KR102490902B1 - 희생 ⅳ족 재료 층들을 이용하여 ⅲ-ⅴ족 재료 나노와이어들을 포함하는 트랜지스터들을 형성하기 위한 기술들 - Google Patents

희생 ⅳ족 재료 층들을 이용하여 ⅲ-ⅴ족 재료 나노와이어들을 포함하는 트랜지스터들을 형성하기 위한 기술들 Download PDF

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찬드라 에스. 모하파트라
글렌 에이. 글래스
아난드 에스. 머씨
카씩 잠푸나탄
윌리 라치마디
길버트 듀위
타히르 가니
잭 티. 카발리에로스
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인텔 코포레이션
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Abstract

희생 Ⅳ족 반도체 재료 층들을 사용하여 하나 이상의 Ⅲ-Ⅴ족 반도체 재료 나노와이어를 포함하는 트랜지스터들을 형성하기 위한 기술들이 개시되어 있다. 일부 경우들에서, 트랜지스터들은 전면-게이트(GAA) 구성을 포함할 수 있다. 일부 경우들에서, 그 기술들은 Ⅳ족 재료 버퍼 층(예컨대, 실리콘, 게르마늄, 또는 실리콘 게르마늄) 상에 형성된 Ⅲ-Ⅴ족 재료 층(예컨대, 인듐 갈륨 비화물, 인듐 비화물, 또는 인듐 안티몬화물)을 포함하는 대체 핀 스택을 형성하는 단계를 포함할 수 있고, 그에 의해 Ⅳ족 버퍼 층은 트랜지스터 채널 내의 나노와이어로서의 사용을 위해 Ⅲ-Ⅴ족 재료를 남기도록 선택적 에칭 프로세스를 사용하여 나중에 제거될 수 있게 된다. 일부 그러한 경우들에서, Ⅲ-Ⅴ족 재료 층은 부적합 전위들을 형성하지 않도록, 기저의 Ⅳ족 재료에 대하여 부정규형으로 성장될 수 있다. 이 기술들은 임의의 수의 나노와이어를 포함하는 트랜지스터들을 형성하기 위해 사용될 수 있다.

Description

희생 Ⅳ족 재료 층들을 이용하여 Ⅲ-Ⅴ족 재료 나노와이어들을 포함하는 트랜지스터들을 형성하기 위한 기술들
반도체 디바이스들은 몇몇 예를 들자면 실리콘(Si), 게르마늄(Ge), 및 갈륨 비화물(GaAs)과 같은 반도체 재료들의 전자적 속성들을 활용하는 전자 컴포넌트들이다. 전계 효과 트랜지스터(FET)는 3개의 단자: 게이트, 소스 및 드레인을 포함하는 반도체 디바이스이다. FET는 전하 캐리어들(예를 들어, 전자들 또는 홀들)이 소스로부터 드레인으로 흐르면서 통과하는 채널의 전기 전도도를 제어하기 위해 게이트에 의해 인가되는 전기장을 사용한다. 일부 FET들은 트랜지스터를 바이어싱하기 위해 사용할 수 있는 본체 또는 기판이라고 지칭되는 제4 단자를 갖는다. 금속 산화물 반도체 FET(MOSFET)는 트랜지스터의 게이트와 본체 사이에 절연체를 갖고서 구성되며, MOSFET들은 전자 신호들을 증폭하거나 스위칭하기 위해 흔하게 사용된다. 일부 경우들에서, MOSFET들은 게이트 양 측에 측벽 또는 소위 게이트 스페이서들을 포함하며, 이것들은 예를 들어 채널 길이를 결정하는 데 도움이 될 수 있고 대체 게이트 프로세스들(replacement gate processes)을 도울 수 있다. 상보형 MOS(CMOS) 구조물들은 전형적으로 논리 게이트들 및 다른 디지털 회로들을 구현하기 위해 p형 MOSFET(p-MOS)과 n형 MOSFET(n-MOS)의 조합을 사용한다.
finFET은 반도체 재료의 얇은 스트립(일반적으로 핀이라고 함) 주위에 구축 되는 트랜지스터이다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는 표준 FET 노드들을 포함한다. 디바이스의 전도성 채널은 게이트 유전체에 인접한 핀의 외측 부분들 상에 존재한다. 구체적으로, 전류는 핀의 양 측벽들(기판 표면에 수직한 면들)을 따라/그러한 측벽들 내에서 흐르는 것은 물론, 핀의 최상부(기판 표면에 평행한 면)를 따라 흐른다. 그러한 구성들의 전도성 채널은 본질적으로 핀의 3개의 상이한 외부 평면 영역을 따라 존재하기 때문에, 그러한 finFET 설계는 때로는 3중 게이트 트랜지스터라고 지칭된다. 3중 게이트 트랜지스터들은 비평면 트랜지스터 구성들의 일례이고, 다른 유형들의 비평면 구성들, 예컨대 전도성 채널이 주로 핀의 2개의 측벽을 따라서만 존재하는(핀의 최상부를 따라서는 존재하지 않는) 소위 이중 게이트 트랜지스터 구성들도 이용가능하다. 또 다른 비평면 트랜지스터 구성은 핀 기반 트랜지스터와 유사하게 구성되지만, 게이트가 3개의 부분 상에 있는(따라서 3개의 유효 게이트가 있는) 핀 채널 영역 대신에, 하나 이상의 나노와이어(또는 나노리본)가 사용되고 게이트 재료가 대체로 각각의 나노와이어를 둘러싸는 전면-게이트 구성(gate-all-around configuration)이다.
도 1a 내지 도 1l'은 본 개시내용의 일부 실시예들에 따라 적어도 하나의 Ⅲ-Ⅴ족 반도체 재료 나노와이어 채널을 포함하는 트랜지스터들을 형성하도록 구성된 방법으로부터 생성된 예시적인 집적 회로 구조물들을 도시한다. 도 1i-도 1l은 일부 실시예들에 따라, 도 1h의 평면 A를 따라 취해진 단면도들이라는 점에 유의해야 한다. 또한, 도 1c' 및 도 1c"은 일부 실시예들에 따라 형성될 수 있는 예시적인 대안적인 트렌치 저부 형상들을 도시한다는 점에 유의해야 한다. 또한, 도 1d', 도 1f', 도 1j', 도 1k' 및 도 1l'은 일부 실시예들에 따라 2개의 Ⅲ-Ⅴ족 반도체 재료 나노와이어를 포함하는 트랜지스터를 형성하기 위해 사용될 수 있는 예시적인 구조물들을 도시하기 위해 제공된다는 점에 유의해야 한다.
도 2는 본 개시내용의 실시예에 따른, 도 1l의 예시적인 구조물의 일부분을 도시하며 일부 변형들을 포함하는 주사 투과 전자 현미경(STEM) 이미지이다. 예를 들어, 하나의 이러한 변형은 나노와이어와 기판 사이에 공극이 존재하는 것이다.
도 3은 본 개시내용의 일부 실시예들에 따라, Ⅲ-Ⅴ족 재료 나노와이어들을 포함하는 전면-게이트 트랜지스터 구성들을 포함하는 집적 회로를 도시한다.
도 4는 본 개시내용의 일부 실시예들에 따라 도 1e의 대체 재료 핀 스택을 포함하는 구조물들과 동일한 다이 상에 포함된 도 3의 구조물을 도시한다.
도 5는 본 개시내용의 일부 실시예들에 따라, 본 명세서에 개시된 기술들을 사용하여 형성된 집적 회로 구조물들 또는 디바이스들로 구현된 컴퓨팅 시스템을 도시한다.
본 실시예들의 이들 및 다른 피처들은 여기에 설명된 도면들과 함께 이하의 상세한 설명을 읽음으로써 더 잘 이해될 것이다. 도면들에서, 다양한 도면들에 도시된 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 참조번호에 의해 표시될 수 있다. 명확하게 하기 위해, 모든 컴포넌트가 모든 도면에서 라벨링되지 않을 수 있다. 또한, 이해되는 바와 같이, 도면들은 반드시 비례에 맞도록 그려지지 않으며, 설명된 실시예들을 도시된 특정 구성들로 한정하도록 의도된 것은 아니다. 예를 들어, 일부 도면들은 일반적으로 직선, 직각 및 매끄러운 표면을 나타내지만, 제조 프로세스들의 현실적인 제한들을 고려하면, 개시된 기술들의 실제 구현은 완전하지 못한 직선 및 직각을 가질 수 있고, 일부 피쳐들은 표면 토포그래피를 갖거나, 그렇지 않으면 매끄럽지 않을 수 있다. 요약하면, 도면들은 단순히 예시적인 구조물들을 보여주기 위해 제공된 것이다.
희생 Ⅳ족 반도체 재료를 사용하여 하나 이상의 Ⅲ-Ⅴ족 반도체 재료 나노와이어를 포함하는 트랜지스터 구조물들을 형성하기 위한 기술들이 개시된다. 일부 경우들에서, 트랜지스터들은 전면-게이트(GAA: gate-all-around) 구성을 포함할 수 있고, 구조물들은 GAA 제조 프로세스를 사용하여 형성될 수 있다. 일부 경우들에서, 기술들은 트랜지스터 채널 내의 나노와이어로서의 사용을 위해 Ⅲ-Ⅴ족 재료를 남기기 위해 Ⅳ족 버퍼 층이 나중에 선택적 에칭 프로세스를 사용하여 제거될 수 있도록, Ⅳ족 버퍼 층(예컨대, 실리콘, 게르마늄, 또는 실리콘 게르마늄) 상에 형성된 Ⅲ-Ⅴ족 재료 층(예컨대, 인듐 갈륨 비화물, 인듐 비화물 또는 인듐 안티몬화물)을 포함하는 대체 핀 스택(replacement fin stack)을 형성하는 것을 포함할 수 있다. 그러한 일부 경우들에서, Ⅲ-Ⅴ족 재료 층은 부적합 전위들(misfit dislocations)을 형성하지 않고서 기저의 Ⅳ족 재료에 등각화(conform)하도록, 기저의 Ⅳ족 재료에 대하여 부정규형으로(pseudomorphically) 성장될 수 있다. 일부 경우들에서, 예를 들어 Ⅲ-Ⅴ족 재료 층을 보호하는 것을 돕기 위해(그러한 재료 층이 트랜지스터 채널에서의 사용을 목표로 하는 것이기 때문임), 희생 Ⅳ족 재료 캡 층이 또한 Ⅲ-Ⅴ족 재료 층보다 위에 형성될 수 있다. 또한, 1개보다 많은 Ⅲ-Ⅴ족 재료 나노와이어를 형성하는 것을 목표로 하는 경우들에서, 2개 이상의 나노와이어를 포함하는 구조물을 달성하기 위해 각각의 Ⅲ-Ⅴ족 층보다 위에 희생 Ⅳ족 캡 층이 형성될 수 있다. 본 개시내용에 비추어 다수의 구성 및 변형들이 명백할 것이다.
일반 개요
트랜지스터 성능을 저하시키지 않으면서 트랜지스터의 서브-핀 또는 서브-채널 영역을 통한 소스-드레인 누설(source to drain leakage)을 제어하는 것은 주된 도전과제이다. 이는 특히 Ⅲ-Ⅴ족 반도체 재료들을 포함하는 트랜지스터들에 있어서 어려운 문제이다. 서브-핀 또는 서브-채널 누설을 처리하는 기술들은 전면-게이트(GAA) 구성으로 트랜지스터들을 형성하는 것을 포함하고, 여기서 트랜지스터는 채널 영역 내에 하나 이상의 나노와이어(또는 나노리본)를 포함한다. 그러나, GAA 구성을 갖는 Ⅲ-Ⅴ족 반도체 재료 트랜지스터들을 형성하기 위한 기술들은, 예를 들어, 트랜지스터 특성의 서브-임계 기울기(sub-threshold slope)에 영향을 주는 채널 인터페이스의 청결도(cleanliness) 또는 표면 품질뿐만 아니라, 다양한 다른 사소하지 않은 문제들로 인해 어려울 수 있다.
따라서, 본 개시내용의 하나 이상의 실시예에 따라, 희생 Ⅳ족 재료를 사용하여 하나 이상의 Ⅲ-Ⅴ족 재료 나노와이어를 포함하는 트랜지스터 구조물들을 형성하기 위한 기술들이 제공된다. 본 명세서에서 "Ⅳ족 재료"의 사용은 Si, Ge, 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC) 등과 같은 적어도 하나의 Ⅳ족 원소(예를 들어, 실리콘, 게르마늄, 탄소, 주석, 납)를 포함한다. 본 명세서에서 "Ⅲ-Ⅴ족 재료"의 사용은 갈륨 질화물(GaN), 갈륨 비화물(GaAs), 인듐 갈륨 질화물(InGaN) 등과 같이, 적어도 하나의 Ⅲ족 원소(예를 들어, 알루미늄, 갈륨, 인듐, 붕소, 탈륨) 및 적어도 하나의 V족 원소(예를 들어, 질소, 인, 비소, 안티몬, 비스무트)를 포함한다. 일부 실시예들에서, 기술들은 트랜지스터 채널 내의 나노와이어로서의 사용을 위해 Ⅲ-Ⅴ족 재료를 남기기 위해 Ⅳ족 버퍼 층이 선택적 에칭 프로세스를 사용하여 나중에 제거될 수 있도록, Ⅳ족 버퍼 층 상에 Ⅲ-Ⅴ족 재료 층을 포함하는 대체 핀 스택을 형성하는 것을 포함할 수 있다. 일부 그러한 실시예들에서, Ⅲ-Ⅴ족 재료 층은 기저의 Ⅳ족 재료에 대해 부정규형으로 성장될 수 있다. 즉, 일부 그러한 실시예들에서, Ⅲ-Ⅴ족 채널 재료는 부적합 전위들을 형성하지 않고서 기저의 Ⅳ족(서브-핀) 재료에 등각화하도록 충분히 얇게(예를 들어, 전위들이 도입되는 임계 두께보다 작게) 성장할 수 있다. 결과적으로, 일부 그러한 실시예들에서, 채널 재료는 부적합 스트레인(misfit strain)을 수용할 수 있는 Ⅳ족 버퍼 층(희생 재료)에 대해 스트레인된(strained) 상태로 남을 수 있다. 또한, 일부 그러한 실시예들에서, 부정규형 에피 성장(pseudomorphic epi growth)으로 인해, Ⅲ-Ⅴ족 채널 재료와 Ⅳ족 서브-핀 재료들 사이의 격자 부정합은 중요하지 않을 수 있고, 그에 의해 Ⅳ족 재료 상의 Ⅲ-Ⅴ족 활성 채널 층들의 성장을 가능하게 한다.
일부 실시예들에서, 트랜지스터들은 전면-게이트(GAA) 구성을 포함할 수 있으며, 본 개시내용에 비추어 명백해지는 바와 같이, GAA 제조 프로세스를 사용하여 구조물들이 형성될 수 있다. 일부 실시예들에서, 예를 들어 Ⅲ-Ⅴ족 재료 층을 보호하는 것을 돕기 위해(그러한 재료 층은 트랜지스터 채널에서의 사용을 목표로 하는 것이기 때문임), 희생 Ⅳ족 재료 캡 층이 또한 Ⅲ-Ⅴ족 재료 층보다 위에 형성될 수 있다. 또한, 1개보다 많은 Ⅲ-Ⅴ족 재료 나노와이어를 형성하는 것을 목표로 하는 일부 실시예들에서, 2개 이상의 나노와이어를 포함하는 구조물을 달성하기 위해 희생 Ⅳ족 재료 캡 층이 각각의 Ⅲ-Ⅴ족 층보다 위에 형성될 수 있다. 일부 실시예들에서, Ⅳ족 재료 핵 형성 층은 예를 들어 핀 트렌치의 저부를 습윤시키고/거나 시드 재료로서 작용하도록 Ⅳ족 버퍼 층 아래에 형성될 수 있다. 일부 실시예들에서, 예를 들어 에어-브레이크(air-break)/평탄화의 부정적인 효과들이 최소화되거나 제거될 수 있도록, 대체 핀 헤테로-에피택셜 스택(예를 들어, 서브-핀 또는 서브-채널 재료 및 채널 재료를 포함함)이 인-시튜(in-situ)로 성장될 수 있다. 일부 그러한 실시예들에서, 더 청결한(예를 들어, 더 양호한 표면 품질의) 채널 인터페이스는 트랜지스터 특성들의 개선된 서브-임계 기울기를 야기할 수 있다.
본 개시내용에 비추어 수많은 이점이 명백해질 것이다. 예를 들어, 일부 실시예들에서, 기술들은 서브-핀(또는 서브-채널)을 통한 소스/드레인 누설을 감소 시키거나 완전히 제거한다. 또한, 일부 실시예들에서, GAA 트랜지스터 구성의 사용은 (예를 들어, 특히 Ⅲ-Ⅴ 재료 채널의 맥락에서) 짧은 채널 효과들을 통한 누설을 억제하는 데 도움을 줄 수 있는 유효 게이트 제어를 증가시킬 수 있다. 일부 실시예들에서, 기술들은 Ⅳ족 재료와 Ⅲ-Ⅴ족 재료 사이의 양호한 에칭 선택성으로 인해 유익하다. 즉, 일부 그러한 실시예들에서, Ⅲ-Ⅴ족 재료들의 제거보다 빠른 속도로(예를 들어, 적어도 1.5-1000배 더 빠르게) Ⅳ족 재료들(예컨대, Ge)을 선택적으로 제거할 수 있는 에천트들(예를 들어, 과산화물 화학반응을 포함하는 에천트들)이 이용가능하다(그리고, 일부 경우들에서, 그러한 에천트들을 사용하는 Ⅲ-Ⅴ 재료의 제거는 전혀 일어나지 않거나 예를 들어 사소한 것일 수 있다). 일부 실시예들에서, 본 명세서에 설명된 기술들은 동일한 에피택셜 재료 스택 내에 Ⅳ족 재료들(예컨대, Ge) 및 Ⅲ-Ⅴ족 재료들을 포함하는 CMOS 집적 방식에서 사용될 수 있다. 일부 실시예들에서, 본 명세서에 설명된 기술들은 보다 양호한 짧은 채널 제어, 더 높은 성능, 및 오프-상태 누설의 부재(또는 최소한의 오프-상태 누설)를 유도할 수 있다. 일부 실시예들에서, Ⅳ족 서브-핀 재료 상의 Ⅲ-Ⅴ족 채널 재료의 인-시튜 성장은 예를 들어 리세스 및 재성장 접근법(recess and regrowth approach)에 비해 더 양호한 서브임계 기울기를 얻는 것을 도울 수 있다. 일부 실시예들에서, 본 명세서에 설명된 기술들은 예를 들어 짧은 채널 트랜지스터 디바이스들의 결과로서 장래의/하위의 기술 노드로의 진보를 허용할 수 있다.
본 명세서에 제공된 기술들 및 구조물들의 사용은 몇몇 적합한 예시적인 분석 도구들을 예로 들자면, 주사/투과 전자 현미경(SEM /TEM), 조성 매핑(composition mapping), X선 결정학 또는 회절(XRD: x-ray crystallography or diffraction), 2차 이온 질량 분석(SIMS: secondary ion mass spectrometry), 비행 시간 SIMS(ToF-SIMS), 원자 프로브 이미징 또는 단층 촬영, 국부 전극 원자 프로브(LEAP: local electrode atom probe) 기술, 3D 단층 촬영, 고해상도 물리 또는 화학 분석과 같은 도구들을 이용하여 검출가능할 수 있다. 구체적으로, 일부 실시예들에서, 그러한 도구들은 적어도 하나의 Ⅲ-Ⅴ족 재료 나노와이어로 구성된 구조물 또는 디바이스를 나타낼 수 있으며, 그러한 적어도 하나의 나노와이어는 트랜지스터의 채널 영역 내에 위치될 수 있다. 일부 그러한 실시예들에서, 트랜지스터는 게이트 스택 재료가 적어도 하나의 나노와이어의 주위를 대부분 감싸도록(예를 들어, 나노와이어의 외부 표면의 적어도 50, 60, 70, 80, 90 또는 95%의 주위를 감싸도록), GAA 구성을 포함할 수 있다. 일부 실시예들에서, 기술들은 적어도 하나의 나노와이어를 포함하는 채널 영역을 포함하는 트랜지스터를 형성할 수 있으며, 여기서 적어도 하나의 나노와이어는 기판보다 위에 형성된다. 또한, 일부 그러한 실시예들에서, 본 개시내용에 비추어 명백해지는 바와 같이, 트렌치형 피쳐는 기판 내에 형성되고 적어도 하나의 나노와이어보다 아래에 위치될 수 있으며, 게이트 스택 재료(예를 들어, 게이트 유전체 및 게이트 전극)는 기판 내의 트렌치형 피쳐 내로 연장될 수 있다. 일부 실시예들에서, 기술들은 Ⅲ-Ⅴ족 재료 나노와이어들을 형성하기 위해 사용되는 대체 핀 구조물들의 잔류부분들(remnants)을 남길 수 있고, 그러한 잔류부분들은 동일한 기판/다이/칩 상에 위치될 수 있다. 일부 그러한 실시예들에서, 나머지 부분들은 공유된 기판/다이/칩(본 명세서에 설명되는 기술들을 사용하여 형성된 트랜지스터와 공유됨) 상에, 그것의 내부에, 및/또는 그것보다 위에 형성된 핀형 구조물(finned structure)을 포함할 수 있으며, 여기서 핀형 구조물은 본 명세서에 설명되는 바와 같이, 버퍼 층, 캡 층 및/또는 핵 형성 층과 같은 하나 이상의 희생 Ⅳ족 재료 층을 여전히 포함할 수 있다. 일부 실시예들에서, 집적 회로 구조물들은 예를 들어 짧은 채널 트랜지스터 성능 향상 및/또는 오프-상태 누설 전류의 제거(또는 감소)와 같은 본 명세서에 설명된 기술들을 사용함으로써 달성되는 이익들을 측정하는 것에 의해 검출될 수 있다. 본 개시내용에 비추어 다수의 구성 및 변형이 명백할 것이다.
방법론 및 아키텍처
도 1a 내지 도 1l'은 본 개시내용의 일부 실시예들에 따라 적어도 하나의 Ⅲ-Ⅴ족 반도체 재료 나노와이어 채널을 포함하는 트랜지스터들을 형성하도록 구성된 방법으로부터 생성된 예시적인 집적 회로 구조물을 도시한다. 따라서, 일부 그러한 실시예들에서, 트랜지스터들은 예를 들어 전면-게이트 구성을 가질 수 있다. 도 1i-도 1l은 일부 실시예들에 따라 도 1h의 평면 A를 따라 취해진 단면도들이라는 점에 유의해야 한다. 또한, 도 1c' 및 도 1c"은 일부 실시예들에 따라 형성될 수 있는 예시적인 대안적인 트렌치 저부 형상들을 도시한다는 점에 유의해야 한다. 또한, 도 1d', 도 1f', 도 1j', 도 1k' 및 도 1l'은 일부 실시예들에 따라 2개의 Ⅲ-Ⅴ족 반도체 재료 나노와이어를 포함하는 트랜지스터를 형성하기 위해 사용될 수 있는 예시적인 구조물들을 도시하기 위해 제공된다는 점에 유의해야 한다. 일부 실시예들에서, 기술들은 p형 MOSFET(p-MOS), n형 MOSFET(n-MOS), p형 터널 FET(p-TFET) 또는 n형 TFET(n-TFET)과 같은 p형 및/또는 n형 트랜지스터 디바이스들을 형성하기 위해 이용될 수 있다. 또한, 일부 실시예들에서, 기술들은 예를 들어, 상보형 MOS(CMOS) 또는 상보형 TFET(CTFET) 디바이스들에 포함된 p형 및 n형 트랜지스터 중 어느 하나 또는 둘 다에 이익을 주기 위해 사용될 수 있다. 또한, 일부 실시예들에서, 기술들은 마이크로미터 범위 또는 나노미터 범위의 임계 치수들을 갖는 트랜지스터 디바이스들(예를 들어, 32, 22, 14, 10, 7 또는 5nm 프로세스 노드들, 또는 그것을 넘어서서 형성된 트랜지스터들)과 같은 다양한 스케일의 디바이스들과 함께 사용될 수 있다.
도 1a는 실시예에 따라, 그로부터 형성된 핀들(102, 104)을 갖는 기판(100)을 포함하는 예시적인 구조물을 도시한다. 일부 실시예들에서, 핀들(102 및 104)은 예를 들어 하나 이상의 패터닝 및 에칭 프로세스와 같은 임의의 적절한 기술들을 이용하여 형성될 수 있다. 일부 경우들에서, 핀들(102 및 104)을 형성하는 프로세스는 예를 들어 얕은 트렌치 리세스라고 지칭될 수 있다. 이러한 예시적인 실시예에서는 핀들(102 및 104)이 기판(100)으로부터 형성되지만, 다른 실시예에서는 (예를 들어, 임의의 적합한 퇴적/성장 및 패터닝 기술들을 사용하여) 기판(100) 상에 핀이 형성될 수 있다. 도 1a는 또한 이러한 예시적인 실시예에서 핀들(102 및 104) 사이에 형성된 트렌치(115)를 도시한다. 일부 실시예들에서, 핀들은 다양한 폭들(Fw) 및 높이들(Fh)을 갖도록 형성될 수 있다. 예를 들어, 종횡비 트랩핑(ART: aspect ratio trapping) 방식에서, 핀들은 특정한 높이 대 폭의 비율들을 갖도록 형성될 수 있고, 그에 의해 핀들이 나중에 제거되거나 리세스될 때, 형성된 결과적인 트렌치들은 비결정질/유전체 측벽들과 같이 재료가 수직으로 성장할 때 퇴적된 대체 재료 내의 결함들이 측면 표면 상에서 종단(terminate)하는 것을 허용하게 되고, 여기서 측벽들은 결함의 전부는 아니더라도 대부분을 트랩핑하도록 성장 영역의 크기에 비해 충분히 높다. 그러한 예시적인 경우에서, 핀들의 높이 대 폭의 비율(h : w)은 1보다 클 수 있으며, 예를 들어, 1.5, 2 또는 3보다 크거나, 임의의 다른 적절한 최소 비율일 수 있다. 도 1a의 예시적인 구조물에서는 예시의 목적으로 2개의 핀만이 도시되어 있지만, 최종 용도 또는 목표 응용에 따라 1, 5, 10, 수백, 수천, 수백만 등과 같은 임의의 개수의 핀이 형성될 수 있음에 유의해야 한다.
일부 실시예들에서, 기판(100)은 최종 용도 또는 목표 응용에 따라 실리콘(Si), 게르마늄(Ge), 실리콘 카바이드(SiC), 또는 실리콘 게르마늄(SiGe)과 같은 Ⅳ족 재료 또는 화합물, 및/또는 적어도 하나의 Ⅲ-Ⅴ족 화합물, 및/또는 사파이어, 및/또는 임의의 다른 적합한 재료(들)를 포함하는 벌크 기판; X가 전술한 재료들(예를 들어, Ⅳ족 및/또는 Ⅲ-Ⅴ족 및/또는 사파이어) 중 하나이고 절연체 재료는 산화물 재료 또는 유전체 재료 또는 소정의 다른 전기 절연성 재료인, 절연체 상의 X(XOI: X on insulator) 구조물; 또는 최상부 층이 전술한 재료들(예를 들어, Ⅳ족 및/또는 Ⅲ-Ⅴ족 및/또는 사파이어) 중 하나를 포함하는 소정의 다른 적절한 다층 구조물을 포함할 수 있다. 본 명세서에서의 Ⅳ족 재료의 사용은 Si, Ge, SiGe, SiC 등과 같은 적어도 하나의 Ⅳ족 원소(예를 들어, 실리콘, 게르마늄, 탄소, 주석, 납)를 포함한다는 것을 상기해야 한다. 또한, 본 명세서에서 사용된 Ⅲ-Ⅴ족 재료의 사용은 갈륨 질화물(GaN), 갈륨 비화물(GaAs), 인듐 갈륨 질화물(InGaN) 등과 같이, 적어도 하나의 Ⅲ족 원소(예를 들어, 알루미늄, 갈륨, 인듐, 붕소, 탈륨) 및 적어도 하나의 V족 원소(예를 들어, 질소, 인, 비소, 안티몬, 비스무트)를 포함한다는 것을 상기해야 한다. 기판(100)의 원래의 두께 또는 높이는 예를 들어 50 내지 950 미크론의 범위, 또는 소정의 다른 적절한 두께 또는 높이일 수 있으며, 이러한 원래의 높이는 기판(100)의 내에서의, 기판 상에서의, 및/또는 기판보다 위에서의 처리의 결과로서 감소될 수 있다. 일부 실시예들에서, 기판(100)은 최종 용도 또는 목표 응용에 따라, 다양한 다이오드들[예를 들어, 발광 다이오드들(LED) 또는 레이저 다이오드들], 다양한 트랜지스터들(예를 들어, MOSFET들 또는 TFET들), 다양한 커패시터들(예를 들어, MOSCAP), 다양한 마이크로 전자기계 시스템들(MEMS: microelectromechanical system), 다양한 나노 전자 기계 시스템들(NEMS: nanoelectromechanical systems), 다양한 센서들, 또는 임의의 다른 적절한 반도체 또는 IC 디바이스들과 같은 하나 이상의 다른 집적 회로(IC) 디바이스를 위해 이용될 수 있다. 따라서, 일부 실시예들에서, 본 명세서에 설명된 트랜지스터 구조물들은 본 개시내용에 비추어 명백한 바와 같이 시스템-온-칩(SoC: system-on-chip) 응용에 포함될 수 있다.
도 1b는 실시예에 따라, 도 1a의 구조물의 트렌치들(115) 내에서 얕은 트렌치 분리(STI: shallow trench isolation)(110) 처리가 수행된 후에 형성된 예시적인 구조물을 도시한다. 일부 실시예들에서, STI 처리는, 예를 들어 임의적(optional) 평탄화 또는 연마 프로세스가 뒤따르는 STI 재료의 퇴적과 같은 임의의 적합한 기술을 포함할 수 있다. 임의의 적합한 퇴적 프로세스가 STI(110) 퇴적에 사용될 수 있고, STI 재료는 일부 실시예들에서 (예를 들어, 적절한 분리 및/또는 패시베이션을 제공하기 위해) 기판(100)의 재료에 기초하여 선택될 수 있다. 예를 들어, Si 기판(100)의 경우, STI 재료(110)는 실리콘 이산화물 또는 실리콘 질화물로 선택될 수 있다.
도 1c는 실시예에 따라 핀들(102 및 104)이 도 1b의 구조물로부터 에칭되어 핀 트렌치들(103 및 105)을 각각 형성한 후에 형성된 예시적인 구조물을 도시한다. 일부 실시예들에서, 예를 들어 핀 트렌치들(103 및 105)을 형성하기 위해, 임의의 적합한 습식 및/또는 건식 에칭 프로세스들이 사용될 수 있다. 일부 그러한 실시예들에서, 핀 트렌치들(103 및 105)은 예를 들어 핀들(102 및 104)의 크기 및 형상에 기초하여, 및/또는 트렌치들(103 및 105)을 형성하기 위한 에칭 동안 사용된 조건들에 기초하여, 요구되는 또는 제어된 크기 및 형상을 포함할 수 있다. 도 1c의 예시적인 구조물에서, 트렌치들의 저부(107 및 109)는 도시된 바와 같은 패시팅(faceting)을 포함하며, 이는 본 명세서에 더 상세하게 설명되는 바와 같이, 후속하여 퇴적되는 재료들의 성장을 용이하게 할 수 있다. 이러한 예시적인 실시예에서, 트렌치들의 저부(107 및 109)에서의 패시팅은 트렌치의 저부에 삼각형 형상을 포함하는 {111} 패시팅으로서 도시된다. 그러한 실시예에서, 트렌치의 저부에서의 {111} 패시팅은 아래에서 더 상세히 설명되는 바와 같이, Ⅲ-Ⅴ족 에피택셜 재료들의 성장을 용이하게 하기 위해 사용될 수 있다. 일부 실시예들에서, 예를 들어, 도 1c'에 도시된 만곡된 패시팅(109') 또는 도 1c"에 도시된 평평한 저부(109")와 같은 임의의 트렌치 저부 기하형상이 형성될 수 있다. 일부 실시예들에서, 트렌치 저부들(107, 109)에서의 기하형상은 예를 들어 요구되는 처리 및/또는 실제 제조 프로세스들에 기초할 수 있다.
도 1d는 일 실시예에 따라, 도 1c의 구조물의 핀 트렌치들(103 및 105) 내에 다수의 재료가 퇴적된 후에 형성된 예시적인 구조물을 도시한다. 일부 실시예들에서, 2 이상의 재료 층이 핀 트렌치들(103 및 105) 내에 퇴적될 수 있다. 일부 그러한 실시예들에서, ART 방식을 사용하고 트렌치의 최하부에 대한 격자 결함들(예컨대, 부적합 전위들, 적층 결함 등)을 처리하기(account for) 위해, 핀 트렌치들(103 및 105)은 다층 구조물의 퇴적 또는 에피택셜 성장을 위해 충분히 좁고 및/또는 충분히 깊을 수 있다(예를 들면, 높이:폭 비율이 적어도 2). 일부 그러한 실시예들에서, ART 방식을 사용하기 위한 좁은 트렌치들(103 및 105)의 사용은 내부에 퇴적된 재료들의 격자 부정합을 처리할 수 있다. 또한, 일부 그러한 실시예들에서, ART 방식을 사용하는 것은 본 개시내용에 기초하여 이해될 수 있는 바와 같이, 채널 영역 내의 격자 결함들을 최소화하거나 제거한다. 일부 실시예들에서, 퇴적은 예를 들어 그것이 오직 또는 주로(예를 들어, 재료의 적어도 60, 70, 80, 90 또는 95%) 핀 트렌치들(103 및 105) 내에 성장하도록 선택적일 수 있다. 일부 그러한 실시예들에서, 재료의 일부는 예를 들어 STI(110) 상과 같은 다른 영역들 내에 성장될 수 있다. 이러한 예시적인 실시예에서, 핀 트렌치들(103 및 105) 내에 퇴적되는 재료들은 핵 형성 층(122), Ⅳ족 버퍼 층(124), Ⅲ-Ⅴ족 재료 층(126), 및 Ⅳ족 캡 층(128)을 포함한다. 층, 피쳐 또는 구조물의 재료를 설명하기 위한 Ⅳ족 또는 Ⅲ-Ⅴ족 재료의 사용은 층, 피쳐 또는 구조물이 대응하는 Ⅳ족 또는 Ⅲ-Ⅴ족 재료를 포함하지만, 본 개시내용에 비추어 명백한 바와 같이 하나 이상의 도펀트 재료와 같은 다른 재료들을 또한 포함할 수 있다는 것을 나타내기 위해 사용된다는 점에 유의해야 한다. 핵 형성 층(122)은 예를 들어 트렌치 저부들(103 및 105)을 습윤시키도록[예를 들어, {111} 패시팅된 트렌치들을 습윤시키도록] 퇴적될 수 있기 때문에, 일부 실시예들에서는 임의적이다(따라서 존재하지 않는다). 핵 형성 층(122)이 존재하는 실시예들에서, 핵 형성 층은 예를 들어, Si, Ge 또는 SiGe와 같은 Ⅳ족 재료를 포함할 수 있다. 일부 실시예들에서, 핵 형성 층(122)이 존재하는 경우, 핵 형성 층은 기판 및/또는 상부 층[예를 들어, Ⅳ족 버퍼 층(124)]의 재료에 기초한 재료를 포함할 수 있다.
도 1d의 예시적인 실시예에서, Ⅳ족 버퍼 층(124)은 핵 형성 층(122) 상에 퇴적되거나 성장된다. 핵 형성 층이 포함되지 않는 실시예들에서, 버퍼 층(124)은 예를 들어 핀 트렌치들(103 및 105)의 저부에 직접 퇴적되거나 에피택셜 성장될 수 있다. 일부 실시예들에서, 버퍼 층(124)은 예를 들어 Si, Ge 또는 SiGe와 같은 Ⅳ족 재료를 포함할 수 있다. 일부 실시예들에서, Ⅲ-Ⅴ족 재료 층(126)은 본 명세서에서 더 상세하게 설명되는 바와 같이, Ⅳ족 버퍼 층(124) 상에 및/또는 그보다 위에 퇴적/에피택셜 성장될 수 있고, 층(126)은 트랜지스터 채널을 위해 사용될 수 있다. 일부 그러한 실시예들에서, 층(126)의 에피택셜 성장은 인-시튜로(에어 브레이크없이) 수행될 수 있고, 이는 예를 들어 리세스 및 재성장 기술과 비교하여 더 양호한 서브임계 기울기를 제공하는 것을 도울 수 있다. 일부 실시예들에서, Ⅲ-Ⅴ족 재료 층(126)은 단지 몇몇 예를 들자면 인듐 갈륨 비화물(InGaAs), 갈륨 비화물(GaAs), 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 인듐 비화물(InAs), 인듐 비화 안티몬화물(InAsSb), 또는 인듐 안티몬화물(InSb)과 같은 재료를 포함할 수 있다. 일부 실시예들에서, Ⅲ-Ⅴ 재료 층(126)은 부정규형 층일 수 있거나, 버퍼 층(124)에 대해 부정규형으로 성장될 수 있다. 일부 그러한 실시예들에서, (트랜지스터 채널을 위해 사용될) Ⅲ-Ⅴ 재료 층(126)은 예를 들어 부적합 전위들을 형성하지 않고서 기저 버퍼 층(124)에 등각화하도록 충분히 얇게(예를 들어, 전위들이 도입되는 임계 두께 미만으로) 성장될 수 있다. 또한, 일부 그러한 실시예들에서, Ⅲ-Ⅴ 재료 층은 버퍼 층(124) 재료에 대해 스트레인된 상태로 남아있을 수 있고, 이는 예를 들어 부적합 스트레인을 수용할 수 있다. 또한, 일부 그러한 실시예들에서, Ⅲ-Ⅴ 재료 층(126)의 부정규형 에피택셜 성장 때문에, Ⅲ-Ⅴ 재료 층(126)과 기저 Ⅳ족 버퍼 층(124) 사이의 격자 부정합은 중요하지 않게 되거나, 최소 내지 제로의 영향(minimal to no impact)을 가질 수 있다. 그러므로, 일부 실시예들에서, Ⅳ족 버퍼 층(124) 재료 및/또는 Ⅲ-Ⅴ족 층(126) 재료는 층(126)의 부정규형 성장을 허용하도록 선택될 수 있고, 그에 의해 디바이스 품질 활성 채널 층(126)을 가능하게 한다.
일부 실시예들에서, 임의적인(optional) Ⅳ족 캡 층(128)은 Ⅲ-Ⅴ족 재료 층(126) 상에 및/또는 그 층보다 위에 퇴적/에피택셜 성장될 수 있다. 도 1d에서 볼 수 있는 바와 같이, 캡 층(128)이 포함되고, 구조물의 STI(110) 평면보다 위로 과다성장(overgrown)되었다. 일부 실시예들에서, 캡 층(128)은 예를 들어 Si, Ge 또는 SiGe와 같은 Ⅳ족 재료를 포함할 수 있다. 일부 실시예들에서는 캡 층(128)이 버퍼 층(124)과 동일한 재료를 포함할 수 있고, 다른 실시예들에서는 층들(124, 128)이 상이한 재료들을 포함할 수 있다. 일부 실시예들에서, Ⅳ족 버퍼 층(124)[및 존재하는 경우에는 Ⅳ족 캡 층(128)]의 재료는 Ⅲ-Ⅴ 층(126)의 재료에 대해 선택적으로 제거될 수 있도록 선택될 수 있다. 이러한 방식으로, 일부 실시예들에서, 아래에 더 설명되는 바와 같이, Ⅳ족 재료 층들(예를 들어, 124 및 존재한다면 122 및 128)은 에칭 프로세스를 사용하여 Ⅳ족 재료 층들을 선택적으로 제거한 결과로서 채널 층(126)을 나노와이어로 형성하는 것을 돕기 위해 사용되는 희생 재료일 수 있다. 일부 실시예들에서, 핀 스택에 포함된 층들 중 하나 이상[예를 들어, 층들(122, 124, 126, 128) 중 하나 이상]은 층 내의 하나 이상의 재료의 함유량을 경사지게 하는 것(grading)(예를 들어, 증가 및/또는 감소시키는 것)을 포함할 수 있다. 또한, 일부 실시예들에서, 핀 스택 내에 포함된 층들 중 하나 이상은 최종 용도 또는 목표 응용에 따라 적어도 2개의 재료 층을 포함하는 다층 구조물일 수 있다.
일부 실시예들에서, 핀 트렌치들(103 및 105) 내에 형성된 재료들의 스택은 예를 들어 적어도 2개의 나노와이어/나노리본을 포함하는 GAA 트랜지스터 구성을 형성하기 위해 스택 내에 하나 이상의 추가의 Ⅲ-Ⅴ 재료 층을 포함할 수 있다. 또한, 일부 그러한 실시예들에서, 희생 Ⅳ족 재료 층들은 선택적 에칭 프로세스를 사용하여 나중에 제거되도록 2개 이상의 Ⅲ-Ⅴ 재료 층 사이에 형성될 수 있다. 예를 들어, 도 1d'은 실시예에 따라 핀 트렌치들(103 및 105)에 형성될 수 있는 대안적인 재료들의 스택을 도시한다. 볼 수 있는 바와 같이, 스택은 앞에서 설명된 바와 같은 핵 형성 층(122) 및 버퍼 층(124)을 포함할뿐만 아니라, 2개의 Ⅲ-Ⅴ 재료 층(126') 및 2개의 Ⅳ족 재료 캡 층(128')도 포함한다. 층들(126 및 128)에 관한 이전의 관련된 개시내용은 각각 층들(126 '및 128')에 동일하게 적용가능하다. 본 개시내용에 기초하여 이해될 수 있는 바와 같이, 이하에 더 상세하게 설명되는 바와 같이, 예를 들어 트랜지스터의 채널 영역 내에 2개의 나노와이어를 형성하기 위해, 2개의 Ⅲ-Ⅴ족 재료 층(126')을 릴리즈하기 위해, 2개의 Ⅳ족 재료 캡 층(128')이 선택적 에칭 프로세스를 통해 후속하여 제거될 수 있다. 본 개시내용에 비추어 재료 스택에 대한 다수의 변형이 명백할 것이며, 본 명세서에 설명된 기술들을 이용하여 임의의 수의 Ⅲ-Ⅴ 재료 층(126/126')이 스택 내에서 사용되어(예를 들어, 1, 2, 3, 4, 5개 등) 대응하는 수의 나노와이어/나노리본(예를 들어, 1, 2, 3, 4, 5개 등)을 형성할 수 있다.
도 1e는 실시예에 따라, 도 1d의 구조물의 STI(110) 재료가 리세스된 후에 형성된 예시적인 구조물을 도시한다. 일부 실시예들에서, STI(110) 재료를 리세스하는 것은 임의의 적절한 기술들을 사용하여 수행될 수 있다. 일부 그러한 실시예들에서, STI 재료(110)를 리세스하기 전에, 연마 또는 평탄화 프로세스가 수행되었을 수 있다. 이러한 예시적인 실시예에서, Ⅳ족 캡 층(128)이 활성 핀 높이 H5[STI(110) 평면보다 위에 있는 핀의 부분의 높이] 내에 있도록 STI(110) 재료가 리세스되었지만; 다른 실시예들에서, STI(110) 재료는 상이한 깊이로 리세스될 수 있다. 예를 들어, 일부 실시예들에서, 리세스 프로세스는 캡 층(128)의 일부분이 STI 재료(110) 사이에 개재되도록, STI 평면(110)의 최상부가 Ⅲ-Ⅴ 층(126)보다 위에 있는 것을 목표로 하여 수행될 수 있다. 일부 실시예들에서, 핵 형성 층(122)은 최종 용도 또는 목표 응용에 따라 10-50nm 범위(예를 들어, 15-30nm) 또는 임의의 다른 적합한 높이의 높이 H1을 가질 수 있다. 일부 실시예들에서, Ⅳ족 버퍼 층(124)은 최종 용도 또는 목표 응용에 따라 20-200nm(예를 들어, 50-100nm)의 범위, 또는 임의의 다른 적절한 높이의 높이 H2를 가질 수 있다. 일부 실시예들에서, Ⅲ-Ⅴ족 재료 층(126)은 최종 용도 또는 목표 응용에 따라 10-100nm 범위(예를 들어, 10-50nm) 또는 임의의 다른 적절한 높이의 높이 H3을 가질 수 있다. 일부 실시예들에서, Ⅳ족 캡 층(128)은 최종 용도 또는 목표 응용에 따라 20-200nm(예를 들어, 50-100nm)의 범위 또는 임의의 다른 적절한 높이의 높이 H4를 가질 수 있다.
도 1f는 실시예에 따라, 도 1e의 구조물 상에 더미 게이트 스택이 형성된 후에 형성된 예시적인 구조물을 도시한다. 이러한 예시적인 실시예에서, 게이트 유전체(132) 및 게이트(134)는 예를 들어 게이트 최종 프로세스 흐름(gate last process flow)에서의 대체 게이트 프로세스에 사용되는 더미 재료들[예컨대, 게이트(134)를 위한 더미 폴리실리콘]이다. 도 1g를 참조하여 논의되는 바와 같이, 더미 재료들은 구조물의 채널 영역에서의 처리가 하나 이상의 나노와이어를 형성하는 것을 허용하도록 제거될 것이다. 더미 게이트 스택의 형성은 더미 게이트 유전체 재료(132), 더미 게이트 전극 재료(134)를 퇴적하는 단계, 더미 게이트 스택을 패터닝하는 단계, 게이트 스페이서 재료(136)를 퇴적하는 단계, 및 예를 들어 도 1f에 도시된 구조물을 형성하기 위해 스페이서 에칭을 수행하는 단계를 포함할 수 있다. 본 실시예의 예시적인 구조물은 또한 게이트 스택에 걸친 하드 마스크(138)를 포함하는데, 이는 예를 들어 후속 처리 동안 더미 게이트 스택을 보호하기 위해 포함될 수 있다. 도 1f'는 프로세스 흐름 내의 이러한 스테이지에서의 도 1d'의 예시적인 대안적인 핀을 도시하기 위해 제공된다.
도 1g는 실시예에 따라, 도 1f의 구조물 상에 절연체 재료의 층(112)이 형성된 후에 형성된 예시적인 구조물을 도시한다. 이러한 예시적인 실시예에서, 절연체 재료(112)는 기저의 피쳐들을 볼 수 있도록 하기 위해 투명하게 도시되어 있다는 점에 유의해야 한다. 일부 실시예들에서, 절연체 재료(112)는 예를 들어 실리콘 이산화물과 같은 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 절연체 재료(112)의 퇴적에 후속하여, 도 1g의 예시적인 구조물을 생성하기 위해, 연마 및/또는 평탄화 프로세스가 수행될 수 있다.
도 1h는 실시예에 따라, 채널 영역(140)을 재노출시키기 위해, 도 1g의 더미 게이트 스택[더미 게이트 유전체(132) 및 더미 게이트 전극(134)을 포함함]이 제거된 후에 형성된 예시적인 구조물을 도시한다. 일부 실시예들에서, 더미 게이트 스택을 제거하는 것은 예를 들어 에칭, 연마 및/또는 세정 프로세스들과 같은 임의의 적절한 기술을 사용하여, 하드 마스크 층(138)을 먼저 제거한 다음, 더미 게이트 스택[이러한 예시적인 경우에서는 층들(134 및 132)]을 제거하는 것을 포함할 수 있다. 도 1h의 A 평면은 아래에서 더 상세하게 설명되는 바와 같은 도 1i-도 1k'의 단면도들을 나타내기 위해 사용된다.
도 1i는 실시예에 따라 도 1h의 평면 A를 따라 취해진 단면도이다. 도 1i는도 1h의 구조물의 채널 영역을 예시하기 위해 제공된다. 볼 수 있는 바와 같이, 구조물은 STI(110) 평면의 최상부 아래에 있는 서브-핀 부분, 및 이러한 예시적인 실시예에서 나타난 바와 같이 높이 H5를 갖는 STI 평면의 최상부보다 위에 있는 부분을 포함한다. 이러한 예시적인 실시예에서, Ⅳ족 재료 층들[층들(122, 124 및 128)]은 아래에 더 상세하게 설명되는 바와 같이, 하나 이상의 나노와이어를 형성하도록 에칭되고 제거될 희생 층들로 의도된다는 점을 상기해야 한다. 또한, 핵 형성 층(122) 및 캡 층(128)은 임의적 층들이며, 따라서 일부 실시예들에서, 그러한 층들 중 하나 또는 둘 다가 존재할 필요는 없다는 점을 상기해야 한다. 일부 실시예들에서, 대체 핀 재료의 일부분[예컨대, 트랜지스터 채널 영역으로서 사용될 부분으로서 본 예시적인 실시예에서는 층(126)]을 STI(110) 평면의 최상부 아래에 유지하는 것은, 예를 들어 서브-핀 또는 서브-채널 재료가 실제로 릴리즈될 때까지 서브-STI 평면 부분의 계면을 청결하게(예를 들어, 더 양호한 표면 품질) 유지하는 것을 도울 수 있다. 이러한 예시적인 실시예에서, 트랜지스터 채널로서 사용되는 것을 목표로 하는 부정규형 Ⅲ-Ⅴ 재료 층(126)은 Ⅳ족 버퍼 층(124)과 캡 층(128) 사이에 개재되고 또한 STI(110) 재료 사이에 개재되므로 보호된다.
도 1j는 실시예에 따라 이전의 서브-핀 영역의 일부가 노출되도록 도 1i의 STI(110)가 리세스된 후의 예시적인 구조물을 도시한다. 이는 실시예에 따라 선택적 에칭(예를 들어, 습식 및/또는 건조)이 수행되어 도 1k의 예시적인 구조물을 형성할 수 있게 한다. 일부 실시예들에서, 선택성 에칭은 주어진 에천트에 대해, Ⅲ-Ⅴ 재료[예를 들어, 층(126)]의 제거에 비해 적어도 1.5, 2, 3, 4, 5, 10, 100 또는 1000배 빠른 속도로 Ⅳ족 재료[예를 들어, 층(124) 및 존재하는 경우 층(122 및 128)]를 제거하는 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 예를 들어, 1회보다 많은 에칭 프로세스가 수행될 수 있음에 유의해야 한다. 또한, 일부 실시예들에서, 도 1j의 핀(활성 핀 높이 H6을 가짐)은 예를 들어 핀형 트랜지스터 구성(finned transistor configuration)에서 사용될 수 있음에 유의해야 한다. 일부 그러한 실시예들에서, 프로세스의 요구되는 선택성을 달성하기 위해 임의의 적절한 에천트 및/또는 에칭 조건들이 사용될 수 있다. 예를 들어, Ⅲ-Ⅴ 재료 층(126)을 최소로 에칭하면서(또는 전혀 에칭하지 않으면서) Ⅳ족 재료 층들[예를 들어, 층(128, 124 및 122)]을 선택적으로 에칭 및 제거하기 위해 과산화물 화학반응이 사용될 수 있다. 과산화물 화학반응과 함께 사용될 수 있는 예시적인 재료 조합들은 Ⅳ족 재료 층들[예를 들어, 층들(128, 124 및 122)]에 대한 Si, Ge 및/또는 SiGe, 및 Ⅲ-Ⅴ족 재료층[예를 들어, 층(126)]에 대한 InGaAs, InAs 및/또는 InAsSb를 포함한다. 도 1k에서 볼 수 있는 바와 같이, Ⅳ족 재료[예를 들어, 층들(128, 124 및 122)]이 선택적으로 제거되어, 예를 들어 층(126) 양 측의 스페이서들(136)에 의해 제자리에 유지될 수 있는 Ⅲ-Ⅴ 재료 층(126)을 남겨둔다.
또한 도 1k에서 볼 수 있는 바와 같이, 트렌치형 피쳐들(153 및 155)은 Ⅳ족 재료 층들의 제거의 결과로서[예를 들어, 본 예시적인 실시예에서 층들(122 및 124)의 제거의 결과로서] STI(110) 및 기판(100) 내에 형성된다. 이러한 예시적인 실시예에서, 트렌치형 피쳐들(153 및 155)은 Ⅲ-Ⅴ 재료 층(126)(트랜지스터 채널로서 사용되는 것을 목표로 함)보다 아래에, 그리고 기판(100) 내에 형성되고, 그에 의해 트렌치형 피쳐들(153 및 155)의 저부들(107, 109)은 도 1k에서 볼 수 있는 바와 같이 STI 재료(110)보다 아래에, 그리고 기판(100)의 최상부/상부 표면[예를 들어, 기판(100)과 STI 재료(110)의 계면에 있는 표면]보다 아래로 연장되게 된다. 트렌치형 피쳐들(153 및 155)의 저부들(107 및 109)은 예를 들어 핀 트렌치들(103 및 105)를 형성하기 위해 사용되는 에칭 프로세스에 의존하여 (예를 들어, 도 1c' 및 도 1c"에 도시된 바와 같이) 여러 상이한 형상들을 가질 수 있다는 점을 상기해야 한다. 추가로, 일부 실시예들에서, 도 1j의 구조물로부터 Ⅳ족 재료 층들을 제거하기 위해 사용되는 에칭 프로세스는 기판(100) 재료의 일부를 또한 제거할 수 있는데, 왜냐하면 기판(100)이 예를 들어 Ⅳ족 재료(또는 에칭 프로세스 동안 사용되는 에천트에 의해 제거될 수 있는 다른 재료)를 또한 포함할 수 있기 때문이다. 따라서, 일부 그러한 실시예에서, 에칭은 트렌치형 피쳐들(153 및 155)의 저부들(107 및 109)에서 일부 기판 재료(100)를 제거할 수 있으며, 따라서 그러한 트렌치형 피쳐들은 핀 트렌치들(103 및 105)에 대해 형성된 것과는 다른 형상을 취할 수 있다. 일부 실시예들에서, Ⅳ족 재료를 제거하기 위한 에칭 프로세스가 트렌치형 피쳐들(153 및 155) 내의 Ⅳ족 재료를 완전히 제거하진 않을 수 있고, 그에 의해 소정의 잔류 Ⅳ족 재료가 트렌치형 피쳐들(153 및 155) 내에, 예컨대 트렌치형 피쳐들의 저부들(107 및 109)에 남아있을 수 있다는 점에 유의해야 한다. 즉, 일부 실시예들에서, 선택적 에칭 프로세스는 희생 재료의 일부가 트렌치형 피쳐들(153, 155) 내에 남아있을 수 있도록 Ⅳ족 재료를 실질적으로 제거할 수 있다. 일부 그러한 실시예들에서, 실질적으로 제거하는 것은, 수행되는 선택적 에칭 프로세스에 의존하여, 최대 50, 40, 30, 20, 10, 5, 2 또는 1nm의 두께, 또는 소정의 다른 적절한 최대 두께를 갖는 희생 Ⅳ족 재료가 남아있는 것을 포함할 수 있다.
본 개시내용에 기초하여 이해될 수 있는 바와 같이, 도 1k는 단일 나노와이어/나노리본(126)이 형성되는 전면-게이트(GAA) 트랜지스터 구성을 도시한다. 도 1j' 및 도 1k'는 예를 들어 도 1d' 및 도 1e'에 도시되고 본 명세서에 설명된 대안적인 대체 재료 핀 스택을 사용하여 형성될 수 있는 2개의 나노와이어/나노리본을 포함하는 실시예를 도시하기 위해 제공된다. 그러한 예시적인 실시예에서, Ⅳ족 재료 층들이 (도 1j'의 구조물로부터) 에칭되고 제거되어 도 1k'의 구조를 형성할 때, 프로세스는 또한 추가의 캡 층들(128')을 제거할 수 있고, 그에 의해 재료(126') 양 측의 스페이서들(136)에 의해 제자리에 매달려 있는 2개의 나노와이어/나노리본(126')을 남겨둔다. 일부 실시예들에서, 임의의 수의 나노와이어/나노리본(예를 들어, 1, 2, 3, 4, 5, 6개 등)이 본 명세서에 설명된 기술들을 사용하여 GAA 트랜지스터의 채널 영역을 위해 형성될 수 있다. 일부 실시예들에서, 계면 층은 최종 구조물에서 도 1j'의 층들(126') 사이의 층(128')과 같이, 형성된 2개 이상의 나노와이어 사이에 남아있을 수 있으며, 그러한 계면 층은 최종 용도 또는 목표 응용에 따라, 예를 들어 절연 재료 또는 임의의 다른 적합한 재료를 포함할 수 있다. 일부 그러한 실시예들에서, 게이트 스택 재료는 예를 들어, 각각의 주위를 개별적으로 감싸는 것과 달리, 2개 이상의 나노와이어 주위를 대부분 감쌀 수 있다.
도 1l은 실시예에 따라, 도 1k의 구조물에 대해 게이트 처리가 수행된 후의 예시적인 구조물을 도시한다. 도 1k에 도시된 바와 같이, 나노와이어들(126)이 제조되고 드러난 후에, 예를 들어, 대체 금속 게이트(RMG: replacement metal gate) 프로세스 흐름과 같은 게이트 스택 처리가 뒤따를 수 있다. 이러한 예시적인 실시예에서, 게이트 스택 처리는 각각의 나노와이어(126) 주위에 얇은(예를 들어, 1-20nm 두께) 게이트 유전체 층(172)을 퇴적하는 것을 포함한다. 이러한 예시적인 실시예에서 볼 수 있는 바와 같이, 게이트 유전체 재료(172)는 등각적으로(conformally) 퇴적되고, 그에 의해 그것이 성장되는 모든 표면들에서 실질적으로 유사한 두께를 가지며 그것이 성장되는 표면의 토포그래피를 따르게 된다. 또한, 도 1l의 예시적인 구조물에서 볼 수 있는 바와 같이, 얇은 게이트 유전체 재료(172)는 또한 도 1k로부터의 구조물의 베이스 부분 상에, 예컨대 STI 재료(110) 및 기판(100) 내의 트렌치형 피쳐들(153, 155)(도 1d-도 1e에서 형성된 핀의 서브핀 부분으로 사용됨)의 저부들(107, 109) 상에, 또는 그것들에 걸쳐서 등각적으로 성장된다. 일부 실시예들에서, 게이트 유전체 재료(172)는 최종 용도 또는 목표 응용에 따라 실리콘 이산화물 및/또는 하이-k 유전체 재료를 포함할 수 있다. 예를 들어, 하이-k 게이트 유전체 재료들의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티탄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 및 납 아연 니오브산염을 포함한다. 일부 실시예들에서, 어닐링 프로세스가 게이트 유전체 층(172) 상에서 수행되어, 예를 들어 하이-k 재료가 사용될 때 그 품질을 향상시킬 수 있다. 일부 실시예들에서, 게이트 유전체 층(172)은 2개 이상의 재료 층의 다층 구조물을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(172)은 게이트 유전체 층(172)의 적어도 일부분에서 하나 이상의 재료의 함유량을 경사지게 하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있다.
도 1l의 구조물을 계속하면, 이러한 예시적인 실시예에서, 게이트 처리는 얇은 게이트 유전체 층(172) 상에 게이트 전극 재료(174)(예를 들어, 10-100 nm 두께)를 퇴적하는 것을 포함한다. 이러한 예시적인 실시예에서 볼 수 있는 바와 같이, 게이트 전극 재료(174)는 등각적으로 퇴적되고, 그에 의해 게이트 유전체 재료(172)에 걸쳐서 실질적으로 유사한 두께를 갖게 되고, 게이트 전극 재료가 성장되는 게이트 유전체 재료(172)의 토포그래피를 따라가게 된다. 또한, 도 1l의 예시적인 구조에서 볼 수 있는 바와 같이, 게이트 전극 재료(174)는 또한 도 1k로부터의 구조물의 베이스 부분 상의 얇은 게이트 유전체 층(172)에 걸쳐서, 예컨대 STI 재료(110)에 걸쳐서, 트렌치형 피쳐들(153, 155) 내에 등각적으로 성장된다. 또한, 이러한 예시적인 실시예에서, 게이트 처리는 게이트 전극 재료 층(174) 상에 게이트 컨택트 재료(176)를 퇴적하는 것을 포함한다. 도 1l의 예시적인 구조물에서 볼 수 있는 바와 같이, 본 실시예에서는 게이트 컨택트 재료(176)가 트렌치형 피쳐들(153, 155)을 채우지만; 일부 실시예들에서, 게이트 컨택트 재료(176)는 도 2를 참조하여 더 상세하게 설명되는 바와 같이, 트렌치형 피쳐들(153, 155) 중 하나 이상을 완전히 채우진 않아도 된다. 일부 실시예들에서, 게이트 전극(174) 및 게이트 컨택트(176)는 폴리실리콘, 실리콘 질화물, 실리콘 카바이드, 또는 여러 적절한 금속들 또는 금속 합금들, 예컨대 몇몇 적절한 재료들을 예로 들자면 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 구리(Cu), 니오븀(Nb), 티타늄 질화물(TiN) 및/또는 탄탈룸 질화물(TaN)과 같은 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 게이트 전극 재료(174)는 TiN 및/또는 TaN일 수 있고, 게이트 컨택트 재료(176)의 재료는 W, Ta 또는 Nb일 수 있다. 일부 실시예들에서, 게이트 전극(174) 또는 게이트 컨택트(176) 중 하나는 게이트 스택에 존재할 필요가 없고, 그에 의해 하나의 다른 게이트 재료 층만이 존재하고 게이트 유전체 층(172)과 접촉하게 된다는 점에 유의해야 한다. 또한, 일부 실시예들에서, 게이트 스택은 층들(172 및 174) 사이 및/또는 층들(174 및 176) 사이에 하나 이상의 재료 층과 같은 추가 재료 층들을 포함할 수 있다는 점에 유의해야 한다. 일부 그러한 실시예들에서, 예를 들어, 층들(172, 174, 및/또는 176) 사이의 계면 품질을 증가시키고 및/또는 층들(172, 174, 및/또는 176) 사이의 전기적 속성들을 향상시키기 위해 일 함수 재료 층들이 포함될 수 있다. 도 1l'은 도 1k'로부터의 2개의 나노와이어(126') 상에 게이트 유전체(172) 및 게이트 전극 재료(174)를 도시하도록 제공된다.
도 2는 본 개시내용의 실시예에 따른, 도 1l의 예시적인 구조물의 일부를 도시하고 일부 변형들을 포함하는 주사 투과 전자 현미경(STEM) 이미지이다. 도 2의 이미지는 도 1l의 구조물의 대략 절반에 있는 것들과 동일한 피쳐들을 포함하는데, 이들 둘 다는 기판(100), STI 재료(110), 나노와이어(126), 게이트 유전체(172), 게이트 전극 재료(174), 및 게이트 컨택트 재료(176)를 포함한다. 그러나, 도 2의 이미지는 또한 도 1k의 트렌치형 피쳐(153)였던 것에 위치된 나노와이어(126) 아래의 공극(180)을 포함한다. 즉, 도 2에 도시된 예시적인 실시예에서, 게이트 컨택트 재료(176)가 퇴적 될 때, 재료는 도 1k의 서브-핀 트렌치형 피쳐 영역(153)을 부분적으로만 채우고, 재료가 없는 공극(180)을 남긴다. 이는 도 1l의 예시적인 실시예와 대조될 수 있는데, 여기서는 도 1k의 서브-핀 트렌치형 피쳐 영역들(153, 155)의 전체가 게이트 컨택트 재료(176)로 완전히 채워졌다. 도 2의 이미지는 또한 다른 변형들을 도시한다. 예를 들어, 도 1l에서 볼 수 있는 바와 같이, 예시적인 구조물의 피쳐들은 도시의 용이함을 위해 주로 직선들, 정렬된 피쳐들 등을 사용하여 도시된다. 그러나, 일부 경우들에서, 구조물의 토포그래피, 정렬 및 다른 기하형상의 변형들은 요구되는 처리에 기초하여 및/또는 실제 제조 프로세스들의 결과에 기초하여 달라질 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 토포그래피는 STI 재료(110)가 게이트 스택 재료들(172, 174 및 176)을 만나는 코너들에서와 같은 일부 영역들에서 훨씬 둥글고 만곡되어 있다. 또한, 도 2의 예시적인 이미지에 도시된 바와 같이, 나노와이어(126)는 물결 모양의 불균일한 외부 표면을 갖는다. 또한, 기판(100) 내에 형성된 트렌치형 피쳐(153, 155)는 도 1l에 도시된 바와 같이 대칭이 아닐 수 있거나, 심지어는 실질적으로 대칭이지도 않을 수 있다. 예를 들어, 도 2에서 볼 수 있는 바와 같이, 피쳐는 일 측에서 다른 측보다 더 높은 위치에서 시작한다(이러한 예시적인 실시예에서는 좌측이 더 높다). 본 개시내용에 비추어 다수의 구조적 변형 및 구성이 명백할 것이다.
도 1l 및 도 2를 계속 참조하면, 나노와이어들(126)의 단면 기하형상은 일반적으로 직사각형으로 도시되어 있지만, 일부 실시예들에서는 나노와이어가 다른 단면 기하형상을 가질 수 있다. 예를 들어, 일부 실시예들에서, 본 명세서에 설명된 기술들을 사용하여 형성된 나노와이어들은 배향에 무관하게 원형, 반원형, 타원형, 반-타원형, 계란형, 반-계란형, 정사각형, 평행사변형, 마름모꼴, 사다리꼴, 다이아몬드형, 삼각형, 오각형, 육각형 등과 훨씬 닮은 단면 기하형상들을 가질 수 있다. 또한, 앞에서 설명된 바와 같이, 트렌치형 피쳐의 저부는 예를 들어 도 1c' 및 도 1c"에 도시된 것들과 같이 다양한 상이한 기하형상들을 가질 수 있다. 일부 실시예들에서, 게이트 스택 재료들은 나노와이어들 각각의 주위를[예를 들어, 각각의 단일 나노와이어(126) 또는 각각의 이중 나노와이어들(126')의 주위를] 적어도 대부분 감쌀 수 있고, 여기서 게이트 유전체 재료(172)는 게이트 전극 재료(174)와 나노와이어/나노리본 재료[예를 들어, 층들(126/126')의 Ⅲ-Ⅴ 재료] 사이에 있다. 일부 그러한 실시예들에서, 적어도 대부분의 주위(at least substantially around)는 최종 용도 또는 목표 응용에 따라 각각의 나노와이어/나노리본의 외부 표면의 적어도 60, 70, 80, 90 또는 95%의 주위, 또는 소정의 다른 적절한 최소량인 것을 포함할 수 있다. 즉, 일부 실시예들에서, 게이트 스택 재료는 각각의 트랜지스터 나노와이어 주위 전체에 있을 필요는 없다.
도 1l 및 도 2의 실시예들에 도시된 바와 같이, 게이트 스택 재료는 도 1k의 트렌치형 피쳐들(153 및 155)의 저부에 위치된다. 더 구체적으로, 그 게이트 스택 재료는 게이트 유전체 재료(172), 게이트 전극 재료(174), 및 게이트 컨택트 재료(176) 모두를 포함한다. 즉, 일부 실시예들에서, 적어도 하나의 게이트 또는 게이트 스택 재료(예를 들어, 게이트 유전체 재료, 게이트 재료, 게이트 컨택트 재료, 및/또는 게이트 스택 내의 다른 재료 층들)는 기판(100)의 최상부 또는 상부 표면(101) 아래에 위치될 수 있다(도 1l에 도시됨). 기판의 그러한 최상부 또는 상부 표면은 또한 STI 재료(110)와의 계면에 있는 표면이다. 따라서, 게이트 스택 재료는 게이트 스택 형성 프로세스 동안 기판(100) 아래로, 및 기판(100) 내로 연장된다. 일부 실시예들에서, 게이트 스택 재료는 예를 들어 기판(100)의 최상부 또는 상부 표면(101) 아래에서 기판(100) 내의 트렌치형 피쳐(153, 155) 내로 적어도 10, 20, 50, 100, 150 또는 200nm, 또는 소정의 다른 적절한 최소량만큼 연장될 수 있다. 또한, 적어도 하나의 게이트 스택 재료는 트렌치형 피쳐들(153, 155)의 저부들(107, 109)에서 기판(100) 상에 있을 수 있고 기판과 물리적으로 접촉할 수 있다. 이러한 예시적인 실시예에서, 게이트 유전체 재료(172)는 기판(100) 상에서 기판과 물리적으로 접촉한다. 일부 실시예들에서, 도 1k의 결과적인 예시적인 구조물을 형성하기 위해 사용되는 에칭은 서브-핀 희생 재료[예를 들어, 층(122)으로부터의 재료]를 완전히 제거하진 않을 수 있고, 그에 의해 재료는 트렌치형 피쳐들(153, 155)의 저부들(107, 109)로부터 완전히 제거되진 않게 된다는 것을 상기해야 한다. 일부 그러한 실시예들에서, 게이트 유전체 층(172)은 그러한 남아있는 Ⅳ족 재료 상에 형성될 수 있고, 기판(100)과 직접 물리적으로 접촉하지 않을 수 있다. 그러나, 일부 그러한 실시예들에서, 게이트 스택 재료는 여전히 기판(100) 내에 형성된 트렌치형 피쳐들(153, 155) 내에 위치될 수 있다.
도 3은 일부 실시예들에 따라, Ⅲ-Ⅴ족 재료 나노와이어들을 포함하는 전면-게이트 트랜지스터 구성들을 포함하는 집적 회로를 도시한다. 도 3의 예시적인 구조물에서 볼 수 있는 바와 같이, 도 1h의 채널 영역(140)은 이러한 예시적인 실시예에서 도 1i-도 1l을 참조하여 설명된 바와 같이 처리되었다. 추가로, 다른 처리 동안, 예컨대 소스/드레인 영역들(160/161 및 162/163)을 형성하기 위해 발생하는 소스/드레인 처리 동안 게이트 스택을 보호하기 위해, 이러한 예시적인 경우에서 게이트 스택 상에 하드 마스크(178)가 형성된다. 도 3에 도시된 바와 같이, 2개의 예시적인 경우를 도시하기 위해, 소스/드레인 영역들(160/161)은 (예를 들어, 도 1k에 도시된 바와 같이) 하나의 나노와이어/나노리본을 포함하는 GAA 채널 영역(126)에 인접하고, 소스/드레인 영역들(162/163)은 (예를 들어, 도 1k'에 도시된 바와 같이) 2개의 나노와이어/나노리본을 포함하는 GAA 채널 영역(126')에 인접하다. 예를 들어 소스/드레인 컨택트들을 형성하고 백-엔드-오브 라인 상호 접속들(back-end-of line interconnections)을 수행하는 것과 같이, 하나 이상의 트랜지스터 디바이스의 형성을 완료하기 위해 임의의 수의 추가 프로세스가 수행될 수 있다. 일부 실시예들에서, 소스/드레인 처리는 소스/드레인 영역들을 패터닝하고, 적절하게 도핑된(또는 일부 경우들에서는 도핑되지 않은) 에피택셜 재료들로 채우는 것을 포함할 수 있다. 일부 실시예들에서, 소스/드레인 에피택셜 영역들은 에치 언더컷(EUC: etch-under-cut) 프로세스를 수행한 후에 성장될 수 있다. 이러한 일부 실시예들에서, 소스/드레인 영역들은 스페이서들(136) 아래로 및/또는 게이트 스택 아래로 연장될 수 있으며, 그러한 연장된 부분들은 예를 들어 소스/드레인 팁들(tips) 또는 연장부들로 지칭될 수 있다. 일부 실시예들에서, 소스/드레인 영역들은 기판 내에 완전히 형성될 수 있거나, 기판의 일부를 포함할 수 있거나(예를 들어, 도핑되거나 다르게 변경되는 것을 포함함), 기판에 걸쳐 형성될 수 있거나, 또는 이들의 임의의 조합일 수 있거나, 또는 임의의 다른 적절한 구성을 가질 수 있다. 일부 실시예들에서, 소스/드레인 영역들(160/161 및 162/163)은 최종 용도 또는 목표 응용에 따라 임의의 적절한 재료들, 및 임의의 적합한 도펀트들을 임의로 포함할 수 있다. 예를 들어, 일부 실시예들에서, 소스/드레인 영역들은 몇몇 예시적인 재료를 예로 들자면, InAs, InGaAs, InSb, InAsSb 또는 InGaSb와 같은 하나 이상의 Ⅲ-Ⅴ 재료를 포함할 수 있다. 또한, 일부 그러한 실시예들에서, 소스/드레인 영역 재료는 최종 용도 또는 목표 응용에 따라 n형 도펀트들 및/또는 p형 도펀트들을 포함할 수 있다. 예를 들어, n-MOS 디바이스의 경우에서, 소스/드레인 영역들은 모두 n형 도핑될 수 있다. 터널 FET(TFET) 디바이스의 또 다른 예시의 경우에, 소스 및 드레인 영역들은 반대 유형으로 도핑될 수 있다(예를 들어, 하나는 n형 도핑되고 다른 것은 p형 도핑됨). 또한, 일부 실시예들에서, 소스/드레인 영역들은 영역들 중 적어도 하나에서 하나 이상의 재료의 함유량을 경사지게 하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있다. 또한, 일부 실시예들에서, 소스/드레인 영역들에 포함되는 층들 중 하나 이상은 최종 용도 또는 목표 응용에 따라 적어도 2개의 재료 층을 포함하는 다층 구조물일 수 있다. 일단 소스/드레인 영역들이 형성되고 나면, 절연체 재료의 퇴적이 구조물에 걸쳐 제공되고 평탄화될 수 있다. 표준 또는 맞춤형 소스/드레인 컨택트 형성 프로세스 흐름이 거기로부터 진행될 수 있다. 하나의 예시적인 경우에서, 절연체 재료 내에, 그리고 소스/드레인 영역들(160/161 및 162/163)에 걸쳐 컨택트 트렌치들을 형성한 후에, 컨택트 구조물이 내부에 제공되며, 이는 일부 예시적인 실시예들에서 저항 감소 금속 및 컨택트 플러그 금속을 포함하고나 컨택트 플러그만을 포함할 수 있다. 예시적인 컨택트 저항 감소 금속들은 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-백금 또는 니켈-알루미늄, 및/또는 다른 그러한 저항 감소 금속 또는 합금을 포함한다. 컨택트 플러그 금속은 예를 들어 알루미늄, 은, 니켈, 백금, 티타늄 또는 텅스텐, 또는 이들의 합금을 포함할 수 있지만, 임의의 적절한 전도성 컨택트 금속 또는 합금이 종래의 퇴적 프로세스들을 사용하여 사용될 수 있다. 다른 실시예들은 원하는 경우 접착층들(예를 들어, 질화 티타늄), 및/또는 라이너 또는 장벽 층들(예를 들어, 탄탈룸 질화물)과 같은 추가 층들을 더 포함할 수 있다.
도 3의 예시적인 구조물에서, 일부 실시예들에서 좌측 트랜지스터[하나의 나노와이어 채널 영역(126)을 포함함]는 p-MOS 디바이스일 수 있고, 소스/드레인 영역들(160/161) 모두 p형 도펀트로 도핑될 수 있다. 다른 예시적인 실시예에서, 우측 트랜지스터[2개의 나노와이어 채널 영역(126')을 포함함]는 n-MOS 디바이스일 수 있고, 소스/드레인 영역들(162/163)은 둘 다 n형 도펀트로 도핑될 수 있다. 또한, 트랜지스터들 중 하나가 p-MOS 디바이스이고 다른 것이 n-MOS 디바이스인 실시예들에서, 이들은 모두 예를 들어 CMOS 디바이스에 포함될 수 있다. 그러한 CMOS 디바이스에서, 트랜지스터들은 도 3에 도시된 것보다 더 멀리 위치될 수 있고/거나 예를 들어 2개의 트랜지스터 사이에 추가의 분리 재료를 포함할 수 있음에 유의해야 한다. 또한, 이러한 CMOS 디바이스 구성 내의 트랜지스터들은 예를 들어 동일한 게이트 스택을 공유하지 않을 수 있음에 유의해야 한다. 일부 실시예들에서, 기술들은 n-MOS 디바이스를 형성하기 위해 사용될 수 있고, 이러한 n-MOS 디바이스는 예를 들어 CMOS 디바이스를 형성하기 위해 p-MOS 디바이스(예를 들어, Si, SiGe 또는 Ge p-MOS 디바이스)와 결합될 수 있다. 일부 실시예들에서, 최종 용도 또는 목표 응용에 따라 임의의 적합한 소스/드레인 재료 및 임의적인 도핑 방식들이 사용될 수 있다. 예를 들어, TFET 구성들에서, 소스/드레인 영역들은 반대 유형으로 도핑될 수 있고(예를 들어, 소스는 p형 도핑되고 드레인은 n형 도핑되거나, 그 반대임), 채널 영역은 최소로 도핑되거나 도핑되지 않는다(또는 진성/i형). 설명을 용이하게 하기 위해, 상이한 채널 기하형상들을 포함하는 2개의 상이한 구성 둘 다가 도 3의 예시적인 구조물에 제공된다. 일부 실시예들에서, 단일 집적 회로는 모두 동일한 구성(및 임의로 다양한 n 또는 p형 구조물들을 가짐) 또는 2개 이상의 상이한 구성(및 임의로 다양한 n 또는 p형 구조물들 가짐)을 갖는 트랜지스터들을 포함할 수 있다.
본 개시내용에 기초하여 이해될 수 있는 바와 같이, 일부 실시예들에서, 본 명세서에 설명된 기술들을 사용하여 형성된 트랜지스터(또는 다른 집적 회로 층들, 구조들, 피쳐물들 또는 디바이스들)는, 트랜지스터(또는 다른 집적 회로 층들, 구조물들, 피쳐들 또는 디바이스들)의 다양한 부분들이 기판 상에 형성될 수 있고[예를 들어, 소스/드레인 영역들(160/161 및 162/163)], 다양한 부분들이 기판보다 위에 형성될 수 있고[예를 들어, 나노와이어(126 및 126')], 다양한 부분들이 기판 상에 및 기판보다 위에 모두 있는 것으로 고려될 수 있을 때, 기판(100)보다 위에 및 기판(100) 상에 중 적어도 하나에 형성될 수 있다. 본 명세서에 사용된 바와 같이 기판(100) 상에 층/구조물/피쳐/디바이스를 형성하는 것은 층/구조물/피쳐/디바이스가 기판 상에도 있을 때 기판(100) 내에 그 층/구조물/피쳐/디바이스를 형성하는 것을 포함한다는 점에 유의해야 한다[예를 들어, 여기서 피쳐는 기판(100) 재료 사이에 적어도 부분적으로 개재됨]. 예를 들어, 도 3의 구조물에서, 소스/드레인 영역들(160/161 및 162/163)은 적어도 부분적으로 기판(100) 내에 있는 것으로 도시되어 있지만[예를 들어, 저부의 패시팅 부분이 기판(100) 재료 내로 연장됨], 소스/드레인 영역들(160/161 및 162/163)은 또한 기판(100) 상에 있다[예를 들어, 영역들의 저부 표면들은 기판(100) 재료 상에 있음].
도 4는 일부 실시예들에 따라 도 1e의 대체 재료 핀 스택을 포함하는 구조물과 동일한 다이 상에 포함된 도 3의 구조물(20)을 도시한다. 도 4는 본 명세서에 설명된 기술들을 사용하여 형성된 GAA 트랜지스터들이 동일한 다이 상에 남아있는 더미 또는 미사용 구조물들에 기초하여 검출될 수 있음을 설명하기 위해 제공되는데, 왜냐하면 GAA 트랜지스터[예를 들어, 층(124) 및 임의로 층들(122 및 128)]를 형성하기 위해 이용되는 Ⅳ족 재료들이 일부 실시예들에서는 희생적이며, 따라서 본 개시내용에 기초하여 이해될 수 있는 바와 같이 최종 트랜지스터 구조물에 존재하지 않을 수 있기 때문이다. 따라서, 여기에 설명되는 기술들 및 구조들의 검출은 제조 프로세스의 다양한 스테이지들 후에 남아있는 구조물들에 기초하여 달성될 수 있다. 예를 들어, 본 명세서에 설명된 기술들을 사용하여 형성된 GAA 트랜지스터들을 포함하고 참조번호 20으로 표시된 도 3의 구조물은 예시적인 집적 회로 구조물(30)에 도시된 것들과 같이 하나 이상의 더미 또는 미사용 구조물과 동일한 기판(100)(또는 더 일반적으로는, 동일한 베이스 다이 또는 칩)을 공유할 수 있다. 예시적인 구조물(30)에 도시된 바와 같이, 좌측 핀은 도 1e에 도시된 구조물의 스테이지까지 처리되었을 수 있고, 그에 의해 최종 산물의 기판(100)(또는 베이스 다이 또는 칩)은 본 명세서에 설명된 기술들을 이용하여 형성된 GAA 트랜지스터들을 포함하고, 본 명세서에 설명된 바와 같이 Ⅲ-Ⅴ 재료 층[예를 들어, 층(126)] 및 하나 이상의 Ⅳ족 재료 층[예를 들어, 버퍼 층(124), 및 임의로 핵 형성 층(122) 및/또는 캡 층(128)]을 포함하는 적어도 하나의 더미 또는 미사용 핀 구조물을 또한 포함한다. 또한, 일부 실시예들에서, 본 명세서에 설명된 기술들의 다양한 다른 구조적 잔류부분들이 동일한 기판(100)(또는 베이스 다이 또는 칩) 상에 존재할 수 있다. 예를 들어, 구조물(30)의 우측은 앞에서 설명된 바와 같이 미사용 핀 구조물을 포함하는 프로세스의 잔류부분들이 도시된 바와 같이 게이트 또는 더미 게이트 구조물[예를 들어, 앞에서 설명된 바와 같이, 층들(132, 134, 136 및 138)을 포함함] 아래에 있을 수 있음을 설명하기 위해 제공된다. 그러한 예시적인 경우에서, 게이트/더미 게이트 구조물의 양 측의 핀 부분들은 또한 구조물(30)의 좌측에 도시된 재료 스택을 포함할 수 있거나, 대체 핀들(164 및 165)로 도시된 바와 같이, 제거되고 대체될 수 있다(예를 들어, 이는 요구되었는지 여부에 상관없이 소스/드레인 처리 동안 발생할 수 있음). 본 개시내용에 비추어 다수의 변형 및 구성이 명백할 것이다.
예시적인 시스템
도 5는 일부 실시예들에 따라, 본 명세서에 개시된 기술을 사용하여 형성된 집적 회로 구조물들 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 도시한다. 도시된 바와 같이, 컴퓨팅 시스템(1000)은 마더 보드(1002)를 하우징한다. 마더 보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 그에 한정되지는 않는 다수의 컴포넌트를 포함할 수 있고, 그러한 컴포넌트들 각각은 물리적으로 및 전기적으로 마더 보드(1002)에 결합되거나 다르게 집적될 수 있다. 알 수 있는 바와 같이, 마더 보드(1002)는 예를 들어, 메인 보드, 메인 보드에 장착된 도터 보드, 또는 시스템(1000)의 유일한 보드 등 어느 것이든, 임의의 인쇄 회로 기판일 수 있다.
그것의 응용에 따라, 컴퓨팅 시스템(1000)은 마더 보드(1002)에 물리적으로 및 전기적으로 결합될 수도 있고 그렇지 않을 수도 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 전지구적 측위 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스[예를 들어, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등]을 포함할 수 있지만 그에 한정되지 않는다. 컴퓨팅 시스템(1000)에 포함되는 컴포넌트들 중 임의의 것은 예시적인 실시예에 따라 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스를 포함할 수 있다. 일부 실시예들에서, 다수의 기능이 하나 이상의 칩에 집적될 수 있다[예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 프로세서에 다르게 통합될 수 있음에 유의해야 한다].
통신 칩(1006)은 컴퓨팅 시스템(1000)에, 그리고 컴퓨팅 시스템으로부터 데이터를 전달하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하지만 그에 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같은 개시된 기술들을 사용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스로 구현되는 온보드 회로를 포함한다. 용어 "프로세서"는 예를 들어 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
또한, 통신 칩(1006)은 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에 다양하게 설명된 바와 같은 개시된 기술들을 사용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스를 포함한다. 본 개시내용에 비추어 이해되는 바와 같이, 다중 표준 무선 능력이 프로세서(1004)에 직접 집적될 수 있다는 점에 유의해야 한다[예를 들어, 여기서 임의의 칩들(1006)의 기능은 별도의 통신 칩들을 갖기보다는 프로세서(1004)에 집적됨]. 또한, 프로세서(1004)는 그러한 무선 능력을 갖는 칩 세트일 수 있다는 점에 유의해야 한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 내부에 집적된 다수의 기능을 가질 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1000)는 랩탑, 넷북, 노트북, 스마트 폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 본 명세서에서 다양하게 개시된 바와 같은 기술들을 사용하여 형성된 하나 이상의 집적 회로 구조물 또는 디바이스를 이용하거나 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
다른 예시적인 실시예들
이하의 예들은 추가 실시예들에 관한 것이고, 그로부터 많은 변형들 및 구성들이 명백해질 것이다.
예 1은 집적 회로이고, 이 집적 회로는 기판; 트랜지스터 - 트랜지스터는 기판보다 위에 형성되고 Ⅲ-Ⅴ족 반도체 재료를 각각 포함하는 하나 이상의 나노와이어를 포함하는 채널, 및 각각의 나노와이어의 대부분의 주위에 있고 게이트 유전체 재료 및 게이트 전극 재료를 포함하는 게이트 스택을 포함함 - ; 및 하나 이상의 나노와이어보다 아래에 위치되고 기판의 일부분 내로 연장되는 트렌치형 피쳐(trench-like feature)를 포함하며, 게이트 유전체 재료 및 게이트 전극 재료는 기판 내로 연장되는 부분을 포함하는 트렌치형 피쳐 내에 있다.
예 2는 예 1의 발명의 주제를 포함하며, 여기서 트랜지스터 채널은 적어도 2개의 나노와이어를 포함한다.
예 3은 예 1 또는 예 2의 발명의 주제를 포함하며, 여기서 트렌치형 피쳐는 {111} 패시팅을 포함하는 저부 부분을 포함한다.
예 4는 예 1 내지 예 3 중 어느 하나의 발명의 주제를 포함하며, 여기서 게이트가 적어도 하나의 나노와이어의 대부분의 주위에 있는 것은, 게이트가 적어도 하나의 나노와이어의 외부 표면의 적어도 90%의 주위에 있는 것을 포함한다.
예 5는 예 1 내지 예 4 중 어느 하나의 발명의 주제를 포함하며, 여기서 게이트 유전체 재료는 게이트 전극 재료와 각각의 나노와이어 사이에 위치된다.
예 6은 예 1 내지 예 5 중 어느 하나의 발명의 주제를 포함하며, 여기서 Ⅲ-Ⅴ족 반도체 재료는 인듐 갈륨 비화물, 갈륨 비화물, 갈륨 질화물, 인듐 갈륨 질화물, 인듐 비화물, 인듐 비화 안티몬화물, 및 인듐 안티몬화물 중 적어도 하나를 포함한다.
예 7은 예 1 내지 예 6 중 어느 하나의 발명의 주제를 포함하며, 기판보다 위에 및 기판 상에 중 적어도 하나에 형성된 핀을 더 포함하고, 핀은 Ⅲ-Ⅴ족 반도체 재료를 포함하는 제1 층 및 Ⅳ족 반도체 재료를 포함하는 제2 층을 포함하고, 제2 층은 제1 층보다 아래에 있다.
예 8은 예 7의 발명의 주제를 포함하며, 여기서 핀은 Ⅳ족 반도체 재료를 포함하고 핀의 제1 층보다 위에 위치되는 캡 층을 더 포함한다.
예 9는 예 8의 발명의 주제를 포함하며, 여기서 제1 층 및 캡 층은 동일한 Ⅳ족 반도체 재료를 포함한다.
예 10은 예 7 내지 예 9 중 어느 하나의 발명의 주제를 포함하며, 여기서 Ⅳ족 반도체 재료는 실리콘, 게르마늄, 및 실리콘 게르마늄 중 하나를 포함한다.
예 11은 예 1 내지 예 10 중 어느 하나의 발명의 주제를 포함하며, 트랜지스터 채널에 인접한 소스 및 드레인 영역들을 더 포함한다
예 12는 예 1 내지 예 11 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터는 전면-게이트 구성을 포함한다.
예 13은 예 1 내지 예 12 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터는 n형 트랜지스터이다.
예 14는 예 1 내지 예 13 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 터널 전계 효과 트랜지스터(TFET) 중 하나이다.
예 15는 예 1 내지 예 14 중 어느 하나의 발명의 주제를 포함하며, 트랜지스터를 포함하는 상보형 금속 산화물 반도체(CMOS) 디바이스를 더 포함한다.
예 16은 예 1 내지 예 14 중 어느 하나의 발명의 주제를 포함하며, 트랜지스터를 포함하는 상보형 터널 전계 효과 트랜지스터(CTFET) 디바이스를 더 포함한다.
예 17은 예 1 내지 예 16 중 어느 하나의 발명의 주제를 포함하는 컴퓨팅 시스템이다.
예 18은 집적 회로이고, 이 집적 회로는 기판; 및 기판보다 위에 및 기판 상에 적어도 하나에 형성된 트랜지스터 - 트랜지스터는, 하나 이상의 나노와이어를 포함하고 Ⅲ-Ⅴ족 반도체 재료를 포함하는 채널, 채널에 인접한 소스 및 드레인 영역들, 및 각각의 나노와이어의 대부분의 주위에 있고 게이트 유전체 재료 및 게이트 전극 재료를 포함하는 게이트 스택을 포함함 - ; 및 기판보다 위에 및 기판 상에 중 적어도 하나에 형성된 핀 - 핀은 Ⅲ-Ⅴ족 반도체 재료를 포함하는 제1 층 및 Ⅳ족 반도체 재료를 포함하는 제2 층을 포함하며, 제2 층은 제1 층보다 아래에 있음 - 을 포함한다.
예 19는 예 18의 발명의 주제를 포함하며, 여기서 적어도 하나의 나노와이어에 포함된 Ⅲ-Ⅴ족 반도체 재료는 핀의 제1 층에 포함된 Ⅲ-Ⅴ족 반도체 재료와 동일하다.
예 20은 예 18 또는 예 19의 발명의 주제를 포함하며, 여기서 Ⅳ족 반도체 재료 층은 기판과 다른 재료를 포함한다.
예 21은 예 18 내지 예 20 중 어느 하나의 발명의 주제를 포함하며, 여기서 핀은 Ⅳ족 반도체 재료를 포함하고 핀의 제1 층보다 위에 위치되는 캡 층을 더 포함한다.
예 22는 예 18 내지 예 21 중 어느 하나의 발명의 주제를 포함하며, 하나 이상의 나노와이어보다 아래에 위치되고 기판의 일부분 내로 연장되는 트렌치형 피쳐를 더 포함하고, 게이트 스택 재료는 기판 내로 연장되는 부분을 포함하는 트렌치형 피쳐 내에 있다.
예 23은 예 22의 발명의 주제를 포함하며, 여기서 트렌치형 피쳐는 {111} 패시팅을 포함하는 저부 부분을 포함한다.
예 24는 예 18 내지 예 23 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터 채널은 적어도 2개의 나노와이어를 포함한다.
예 25는 예 18 내지 예 24 중 어느 하나의 발명의 주제를 포함하며, 여기서 게이트가 적어도 하나의 나노와이어의 대부분의 주위에 있는 것은, 게이트가 적어도 하나의 나노와이어의 외부 표면의 적어도 80%의 주위에 있는 것을 포함한다.
예 26은 예 18 내지 예 25 중 어느 하나의 발명의 주제를 포함하며, 여기서 게이트 유전체 재료는 게이트 전극 재료와 각각의 나노와이어 사이에 위치된다.
예 27은 예 18 내지 예 26 중 어느 하나의 발명의 주제를 포함하며, 여기서 Ⅲ-Ⅴ족 반도체 재료는 인듐 갈륨 비화물, 갈륨 비화물, 갈륨 질화물, 인듐 갈륨 질화물, 인듐 비화물, 인듐 비화 안티몬화물, 및 인듐 안티몬화물 중 적어도 하나를 포함한다.
예 28은 예 18 내지 예 27 중 어느 하나의 발명의 주제를 포함하며, 여기서 Ⅳ족 반도체 재료는 실리콘, 게르마늄, 및 실리콘 게르마늄 중 하나를 포함한다.
예 29는 예 18 내지 예 28 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터는 전면-게이트 구성을 포함한다.
예 30은 예 18 내지 예 29 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터는 n형 트랜지스터이다.
예 31은 예 18 내지 예 30 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 터널 전계 효과 트랜지스터(TFET) 중 하나이다.
예 32는 예 18 내지 예 31 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터를 포함하는 상보형 금속 산화물 반도체(CMOS) 디바이스를 더 포함한다.
예 33은 예 18 내지 예 31 중 어느 하나의 발명의 주제를 포함하며, 여기서 트랜지스터를 포함하는 상보형 터널 전계 효과 트랜지스터(CTFET) 디바이스를 더 포함한다.
예 34는 예 18 내지 예 33 중 어느 하나의 발명의 주제를 포함하는 컴퓨팅 시스템이다.
예 35는 집적 회로를 형성하는 방법이고, 이 방법은 기판 상에 핀을 형성하는 단계; 핀의 양 측에 얕은 트렌치 분리(STI) 재료를 형성하는 단계; 핀의 적어도 일부분을 제거하여 핀 트렌치를 형성하는 단계; 핀 트렌치 내에 대체 핀 스택을 형성하는 단계 - 대체 핀 스택은 Ⅲ-Ⅴ족 반도체 재료를 포함하는 제1 층 및 Ⅳ족 반도체 재료를 포함하는 제2 층을 포함하며, 제2 층은 제1 층보다 아래에 있음 -; STI 재료를 리세스하는 단계; 및 Ⅲ-Ⅴ족 반도체 재료에 대해 Ⅳ족 반도체 재료를 선택적으로 에칭하여 실질적으로 제2 층을 제거하는 단계를 포함한다.
예 36은 예 35의 발명의 주제를 포함하며, 여기서 핀은 기판에 본래 있는 것(native)이다.
예 37은 예 35 또는 예 36의 발명의 주제를 포함하며, 대체 핀 스택 내에 제3 층을 형성하는 단계를 더 포함하고, 제3 층은 Ⅳ족 반도체 재료를 포함하고 제1 층보다 위에 위치된다.
예 38은 예 37의 발명의 주제를 포함하며, 선택적 에칭 프로세스 동안 제3 층을 제거하는 단계를 더 포함한다.
예 39는 예 35 내지 예 38 중 어느 하나의 발명의 주제를 포함하며, 여기서 Ⅲ-Ⅴ족 반도체 재료에 대하여 Ⅳ족 반도체 재료를 선택적으로 에칭하는 단계는 Ⅲ-Ⅴ족 반도체 재료의 제거보다 적어도 5배 빠른 속도로 Ⅳ족 반도체 재료를 제거하는 에천트를 이용하는 단계를 포함한다.
예 40은 예 35 내지 예 39 중 어느 하나의 발명의 주제를 포함하며, 제1 층의 대부분의 주위에 게이트 스택을 형성하는 단계를 더 포함하고, 게이트 스택은 게이트 유전체 재료 및 게이트 전극 재료를 포함한다.
예 41은 예 40의 발명의 주제를 포함하며, 여기서 제1 층의 대부분의 주위에 게이트 스택을 형성하는 것은 게이트가 제1 층의 외부 표면의 적어도 90%의 주위에 형성되는 것을 포함한다.
예 42는 예 35 내지 예 41 중 어느 하나의 발명의 주제를 포함하며, 전면-게이트 구성을 포함하는 트랜지스터를 형성하는 단계를 더 포함한다.
예시적인 실시예들의 전술된 설명은 예시 및 설명의 목적으로 제공되었다. 이는 본 개시내용을 개시된 정확한 형태로 제한하거나 포괄적이도록 의도된 것이 아니다. 본 개시내용에 비추어 많은 수정 및 변형이 가능하다. 본 개시내용의 범위는 이러한 상세한 설명에 의해서가 아니라 오히려 본 명세서에 첨부된 청구항들에 의해 제한되는 것으로 의도된다. 본 출원의 우선권을 주장하면서 향후에 출원되는 출원들은 개시된 발명의 주제를 상이한 방식으로 청구할 수 있으며, 일반적으로 본 명세서에 다양하게 개시되거나 다르게 입증된 하나 이상의 한정사항의 임의의 집합을 포함할 수 있다.

Claims (25)

  1. 적어도 하나의 트랜지스터를 포함하는 집적 회로로서,
    기판;
    상기 기판 위의 본체 - 상기 본체는 III-V 족 반도체 재료를 포함함 -;
    상기 본체 주위를 감싸는 게이트 구조물 - 상기 게이트 구조물은 게이트 전극 및 게이트 유전체를 포함하고, 상기 게이트 유전체는 상기 게이트 전극과 상기 본체 사이에 있음 -;
    하부 평면을 갖는 분리 영역 - 상기 하부 평면은 상기 기판 상에 있음 -; 및
    상기 본체 아래의 트렌치
    를 포함하고, 상기 트렌치는 상기 분리 영역의 상기 하부 평면을 통해 상기 기판 내로 연장되고, 상기 게이트 유전체 및 상기 게이트 전극의 재료는 상기 기판 내로 연장되는 상기 트렌치의 일부에 포함되고, 상기 트렌치의 최하부는 상기 분리 영역의 상기 하부 평면 아래에 있는, 집적 회로.
  2. 제1항에 있어서, 상기 기판은 벌크 실리콘 기판인, 집적 회로.
  3. 제1항에 있어서, 상기 트렌치는 {111} 패시팅(faceting)을 포함하는 저부 부분을 포함하는, 집적 회로.
  4. 제1항에 있어서, 상기 본체는 상기 본체에 포함된 상기 III-V 족 반도체 재료의 임계 두께 미만의 수직 두께를 가지며, 상기 임계 두께는 그 두께를 넘을 경우에 상기 III-V 족 반도체 재료에 전위들이 도입되는 두께인, 집적 회로.
  5. 제1항에 있어서, 상기 본체에 포함된 상기 III-V 족 반도체 재료는 인듐을 포함하는, 집적 회로.
  6. 제1항에 있어서, 상기 본체에 포함된 상기 III-V 족 반도체 재료는 인듐 갈륨 비화물, 갈륨 비화물, 갈륨 질화물, 인듐 갈륨 질화물, 인듐 비화물, 인듐 비화물 안티몬화물, 또는 인듐 안티몬화물 중 적어도 하나를 포함하는, 집적 회로.
  7. 제1항에 있어서, 상기 기판으로부터 연장되는 핀(fin)을 더 포함하고, 상기 핀은 상기 본체에 포함된 상기 III-V 족 반도체 재료를 포함하는 제1 층을 포함하고, 상기 핀은 IV 족 반도체 재료를 포함하는 제2 층을 더 포함하고, 상기 제2 층은 상기 제1 층과 상기 기판 사이에 있는, 집적 회로.
  8. 제7항에 있어서, 상기 핀은 IV 족 반도체 재료를 포함하는 제3 층을 더 포함하고, 상기 제1 층은 상기 제2 층과 상기 제3 층 사이에 있는, 집적 회로.
  9. 제8항에 있어서, 상기 제2 및 제3 층들은 동일한 IV 족 반도체 재료를 포함하는, 집적 회로.
  10. 제1항에 있어서, 상기 트렌치는 상기 분리 영역을 통해 연장되는, 집적 회로.
  11. 제1항에 있어서, 상기 분리 영역은 게이트 스페이서들과 상기 기판 사이에서보다 상기 게이트 구조물과 상기 기판 사이에서 더 작은 두께를 갖고, 상기 게이트 구조물은 상기 게이트 스페이서들 사이에 있는, 집적 회로.
  12. 제1항에 있어서, 상기 본체와 상기 기판 사이에 추가적인 본체를 더 포함하고, 상기 게이트 구조물은 상기 추가적인 본체 주위를 감싸는, 집적 회로.
  13. 제1항에 있어서, 소스 영역 및 드레인 영역을 더 포함하고, 상기 본체는 상기 소스 영역과 상기 드레인 영역 사이에 있고, 상기 소스 영역 및 상기 드레인 영역은 반도체 재료 및 n형 도펀트를 포함하는, 집적 회로.
  14. 제1항에 있어서, 상기 본체 및 상기 게이트 구조물을 포함하는 트랜지스터를 더 포함하고, 상기 트랜지스터는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 및 터널 전계 효과 트랜지스터(TFET) 중 하나인, 집적 회로.
  15. 제1항에 있어서, 상기 본체 및 상기 게이트 구조물을 포함하는 상보형 금속-산화물-반도체(CMOS) 디바이스를 더 포함하는, 집적 회로.
  16. 삭제
  17. 제1항의 집적 회로를 포함하는 컴퓨팅 시스템.
  18. 적어도 하나의 트랜지스터를 포함하는 집적 회로로서,
    기판;
    상기 기판 위의 본체 - 상기 본체는 III-V 족 반도체 재료를 포함함 -;
    상기 본체 주위를 감싸는 게이트 구조물 - 상기 게이트 구조물은 게이트 전극 및 게이트 유전체를 포함하고, 상기 게이트 유전체는 상기 게이트 전극과 상기 본체 사이에 있음 -;
    상기 기판으로부터 연장되는 핀 - 상기 핀은 상기 본체에 포함된 상기 III-V 족 반도체 재료를 포함하는 제1 층을 포함하고, 상기 핀은 IV 족 반도체 재료를 포함하는 제2 층을 더 포함하고, 상기 제2 층은 상기 제1 층과 상기 기판 사이에 있음 -;
    하부 평면을 갖는 분리 영역 - 상기 하부 평면은 상기 기판 상에 있음 -; 및
    상기 본체 아래의 제1 트렌치 및 상기 핀의 적어도 일부가 존재하는 제2 트렌치
    를 포함하고, 상기 제1 및 제2 트렌치들 둘 다는 상기 분리 영역의 상기 하부 평면을 통해 상기 기판 내로 연장되고, 상기 제1 및 제2 트렌치들 각각의 최하부는 상기 분리 영역의 상기 하부 평면 아래에 있는, 집적 회로.
  19. 제18항에 있어서, 상기 게이트 유전체 및 상기 게이트 전극의 재료는 상기 제1 트렌치의 적어도 일부에 포함되고, 상기 제1 트렌치의 상기 일부는 상기 기판 내로 연장되는, 집적 회로.
  20. 제18항에 있어서, 상기 제1 및 제2 트렌치들 각각은 {111} 패시팅을 포함하는 저부 부분을 갖는, 집적 회로.
  21. 제18항에 있어서, 상기 핀은 IV 족 반도체 재료를 포함하는 제3 층을 더 포함하고, 상기 제1 층은 상기 제2 층과 상기 제3 층 사이에 있는, 집적 회로.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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