TW201834184A - 用於ｉｖ族源極／汲極區域的局部互連 - Google Patents

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安拿 莫希
葛蘭 葛雷斯
艾希許 阿格拉瓦
班傑明 朱功
成承訓
凡 雷
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Abstract

揭露用於在局部互連中形成具有減小的界面電阻的電晶體裝置的技術。局部互連可以是具有與源極/汲極材料的成分類似的成分的材料。該組合物可以是諸如鍺化鎳之IV族元素的金屬合金。半導體積體電路的局部互連可以在沒有障壁層和襯墊層的情況下起作用。這些裝置可被用在包括PMOS電晶體的MOS電晶體上。

Description

用於IV族源極/汲極區域的局部互連
本發明關於用於IV族源極/汲極區域的局部互連。
包括電晶體、二極體、電阻器、電容器、及形成於半導體基板上的其他被動及主動電子裝置之電路裝置的提升性能典型地為該些裝置之設計、製造、及作業期間考慮的主要因素。例如，在金屬氧化物半導體(MOS)電晶體半導體裝置之設計及製造或形成期間，除了已知外部電阻(Rext)以外，其通常希望使與源極/汲極接觸相關之寄生電阻最小。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120‧‧‧步驟
200‧‧‧基板
202‧‧‧鰭
203‧‧‧子鰭部分
204‧‧‧子鰭部分
210‧‧‧硬遮罩
215‧‧‧溝槽
220‧‧‧STI(淺溝槽隔離)層
230‧‧‧垂直隔離結構
242‧‧‧假閘極介電質
244‧‧‧假閘極電極
250‧‧‧側壁間隔件/間隔件
262‧‧‧S/D、S/D區域、S/D部分
264‧‧‧接觸
270‧‧‧ILD(層間介電質)層
280‧‧‧溝槽、通孔
282‧‧‧鎳的合金材料層/閘極介電質層
284‧‧‧閘極、閘極電極
286‧‧‧材料層、填充層
286a‧‧‧局部互連(LI)
288‧‧‧合金化層、鎳層
294‧‧‧合金層
302、304、306、307、308、310、312‧‧‧步驟
1000‧‧‧計算系統/計算裝置
1002‧‧‧主機板
1004‧‧‧處理器
圖1A是根據本發明實施例之用於形成具有低電阻局部互連的電晶體結構的方法。
圖1B是根據本發明實施例之用於形成低電阻 局部互連的方法。
圖2A至2H提供根據本發明實施例在執行圖1A的方法時形成的結構的透視圖。
圖3A至圖3G提供根據本發明實施例在執行圖1B的方法中形成的結構的剖面圖。
圖4繪示利用根據本發明實施例配置的一個或多個電晶體結構實施的計算系統。
如將體認到的，圖示不一定按比例繪製或旨在將本發明限制成所示的具體配置。例如，雖然一些圖示一般表示直線、直角和光滑的表面，但是電晶體結構的實際實現可能不具有完美的直線、直角，並且一些特徵可能具有表面拓撲或者不平滑，被給予所使用的加工設備和技術的真實世界的限制。簡而言之，這些圖式的提供僅僅是為了顯示示範結構。
【發明內容】及【實施方式】
揭示用於形成具有用於局部互連的自對準接觸(self-aligned contact)的電晶體裝置的技術，與傳統裝置相比，可以減小源極/汲極(s/d)與局部互連之間的界面電阻(interfacial resistance)。本文描述的技術亦可在相同的空間中提供更大體積的局部互連(LI)，因為可以消除障壁層、襯墊或兩者。此技術可被實施，例如，在半導體製程中，傳統的局部互連處理會採用諸如矽(Si)或矽鍺(SiGe)或鍺(Ge)源極/汲極區域上的一或多種金屬(例如，W、Co 或Ru)的標準接觸堆疊。在一些實施例中，可以使用這些技術來實現MOS電晶體(例如，PMOS或NMOS裝置)的局部互連，其中源極/汲極區域與局部互連之間的接觸電阻減小而不必增加接觸面積或接觸或局部互連的容量。局部互連可以沉積在狹窄且傾斜的溝槽中，溝槽通常會干擾在亞25nm和亞14nm尺寸下的自上而下的金屬沉積。這些技術可用於許多電晶體架構(例如，平面、鰭狀和奈米線電晶體)，包括應變和非應變通道結構。在各種PMOS和NMOS實施例中，局部互連可以提供從半導體裝置的源極/汲極區域到後端互連結構(例如，金屬層M1至M9)的均質路徑。
總體概述
如前所述，接觸電阻是半導體裝置總體電阻的一個組成部分。典型的電晶體接觸堆疊包括例如矽、鍺或SiGe源極/汲極層、矽化物/鍺化物層、氮化鈦附著層(有時稱作襯墊)以及鎢或鈷接觸/局部互連。金屬如鎢和鈷的矽化物和鍺化物可以在局部互連形成之前在源極-汲極區域上形成。在此種配置中，接觸電阻相對較高，並且透過鍺價帶對齊到金屬(例如鎢)中的釘紮能階(pinning level)而被有效地限制。形成接觸的一些可能的方法可採用具有0.5-1.5eV或更高的能帶隙的合金。儘管一些此種接觸形成方法可能適用於n型電晶體結構，但是它們不適用於p型電晶體結構。
因此，根據本發明的實施例，在溝槽中形成金屬和IV族材料合金以提供與源極/汲極或與源極/汲極上的接觸呈現低界面電阻的局部互連。金屬可以是例如可與IV族材料形成合金的任何金屬。在具體實施例中，金屬可以是鎳，鈷和鎢中其中一種或多種。為了清楚起見，本發明通篇使用鎳作為示範實施例。局部互連中不需要襯墊或障壁層，因此相較於例如包括襯墊及/或障壁層的鎢或鈷互連，合金的體積可能相對較大。可以在p型和n型源極/汲極區域上沉積相同的合金材料，以提供包括局部互連的單個連續質量。注意，源極/汲極材料可以是摻雜的或不摻雜的，並且在各種實施例中能包括可以不同方式摻雜的兩個、三個或更多個不同的部分。舉例來說，在一些實施例中，源極/汲極的一部分可以是本徵的(例如，無摻雜物或有小於1E16原子/cm3的摻雜物)，而另一部分可以是非常高度摻雜的(例如，大於1E18原子/cm3)。電晶體結構可以包括p型源極/汲極區域、n型源極/汲極區域或者n型及p型源極/汲極區域。在一些示範實施例中，電晶體結構包括矽、SiGe合金或名義上純的鍺膜(例如，諸如具有小於10%的矽)的摻雜物植入的源極/汲極區域或磊晶(或多晶)替代源極/汲極區域在MOS結構中。在任何此種實施中，根據本發明的實施例，可以直接在源極/汲極區域上方形成鎳合金的層或帽(cap)。
在一些實施例中，局部互連(local interconnect，LI)可以是具有源極/汲極材料或源極/汲極接 觸或兩者的均質成分的。在某些實施例中，局部互連可以包括Ni以及諸如例如矽、鍺及SiGe的材料。局部互連亦可以包括諸如鎳遷移抑製劑的雜質。遷移抑製劑可以包括例如鉑(Pt)、鈀(Pd)及鐽(Ds)的任何組合。此等材料可以單獨或共同存在於LI中，濃度按重量為0.01-20%、0.01-10%、0.01-5%或1-5%。包含這些金屬雜質可以有助於抑制鎳遷移到通道中，在某些情況下，沒有這些雜質可能導致源極/汲極短路。圍繞使用鎳的這個短路問題也被稱為「鎳管(nickel pipe)」現象。
在分析時(例如，具有EDX的SEM或XTEM)，根據本發明組成的示例性實施配置的結構在一些情況下，將有效顯示，包括在源極/汲極上的金屬/IV族接觸以及穿過層間介電質的金屬/IV族局部互連的基本均質的部分。在特定實施例中，連續的金屬/IV族互連將從源極/汲極材料穿過層間介電質變得明顯。在更進一步的實施例中，提供連續的金屬/IV族本體，其包括源極/汲極區域及局部互連的至少一部分或全部。這與例如，鍺化鎳接觸及標準金屬局部互連之間容易檢測的界面形成對比。可以瞭解的是，任何數量的需要高性能接觸的半導體裝置或電路都可以受益於這裡提供的低電阻局部互連技術。
因此，根據本發明實施例配置的電晶體結構相對於較低接觸電阻提供對傳統結構的改進。根據本發明內容，許多程序變化將是明顯的。例如，在絕緣體層沉積在源極/汲極層之上之前，可以在源極-汲極區域上沉積源 極/汲極接觸。或者，可以在絕緣體層沉積在源極/汲極層區域之上並且接觸溝槽已經被蝕刻到源極/汲極層之後來沉積源極-汲極接觸。在一些實施例中，局部互連可以在沉積絕緣層之後形成。
架構和方法
圖1A顯示根據一個或多個本發明實施例形成包括連接到自對準低電阻局部互連(LI)的源極/汲極(S/D)裝置的一個或多個電晶體的積體電路的方法100。圖2A-F顯示根據各種實施例在執行圖1A的方法100時形成的示例積體電路結構。在各種實施例中，方法100可以包括前閘極(gate first)或後閘極(gate last)處理方法流程。為了便於說明，圖2A-F的結構在本文中主要描繪和描述形成鰭電晶體配置(例如，FinFET或三閘極)的情況。然而，取決於最終用途或目標應用，可以使用這些技術來形成任何適合的幾何形狀或配置的電晶體。例如，其他實施例可以採用包括奈米線和平面電晶體裝置的配置。可受益於本文描述之技術的各種示例電晶體包括但不侷限於場效應電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置電晶體、鰭配置電晶體(例如，FinFET、三閘極)以及奈米線(或奈米帶或環繞式閘極(gate-all-around))配置電晶體。此外，可以使用這些技術來使p型裝置(例如，p-MOS和p-TFET)及/或n型裝置(例如，n-MOS和n-TFET)受益。此外，該技術可用於形成互 補MOS(CMOS)及/或互補TFET(CTFET)電晶體/裝置/電路，其中所包括的p型和n型電晶體中的任一者或兩者可在如種種描述於本文之S/D區域中包括單電荷或雙電荷摻雜物。舉例來說，其他示例電晶體裝置包括很少到單電子量子電晶體裝置。此外，此種裝置例如，可採用三維晶體的半導體材料以及二維晶體或奈米管。在一些實施例中，可以使用該技術來使不同尺度的裝置受益，諸如具有微米(micron)範圍及/或奈米(nm)範圍內的臨界尺寸(例如，在22、14、10、7、5或3奈米程序節點、或更高)。在更一般的意義上，本文提供的局部互連結構可以與任何數量的電晶體配置一起使用，並且本發明不旨在侷限於任何特定的此種配置。
圖1A的方法100包括根據一個實施例在基板200上圖案化102硬遮罩210以形成圖2A中所示的示例結果結構。根據本發明內容將顯而易見的是，可以使用任何適合的技術在基板200上形成或者沉積硬遮罩210。例如，可以使用化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、旋塗(spin-on)處理及/或任何其他適合的程序將硬遮罩210毯式沉積或以其他方式生長在基板200上在基板200上形成硬遮罩210。在一些情況下，可以在沉積硬遮罩210材料之前處理其上要沉積硬遮罩210的基板200的頂表面(例如化學處理、熱處理等)。例如，可以使用任何適合的技術(諸如一個或多個光刻和蝕刻程序)來圖案化102硬遮罩210。硬遮罩210可以包括任何適合的材料，諸 如各種氧化物或氮化物材料。具體的氧化物和氮化物材料可以包括氧化矽、氧化鈦、氧化鉿、氧化鋁、氮化矽或氮化鈦，僅舉幾例。在一些情況下，可以基於基板200的材料來選擇硬遮罩210材料。
在一些實施例中，基板200可以包括：包括諸如矽(Si)、鍺(Ge)、矽鍺(SiGe)或碳化矽(SiC)之類的IV族(碳組)半導體材料的塊狀基板及/或至少一種III-V族材料及/或任何其他適合的材料，如根據本發明將是顯而易見者；絕緣體上X(XOI)結構，其中X是前述材料之一(例如IV族及/或III-V族)，並且該絕緣體材料是氧化物材料或介電材料或一些其他電絕緣材料；或其中頂層包括前述材料之一(例如，IV族及/或III-V族)的一些其他適合的多層結構。注意，本文所用的IV族半導體材料(或IV族材料或IV材料)包括至少一種IV族(碳基)元素(例如，碳、矽、鍺、錫、鉛)，例如Si、Ge、SiGe或SiC來舉例說明。注意，如本文所用的III-V族半導體材料(或III-V族材料或III-V材料)包括至少一種III族元素(例如鋁、鎵、銦、硼、鉈)以及至少一種V族元素(例如，氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)及砷化銦鎵(InGaAs)等等。在一些實施例中，如根據本發明內容將顯而易見者，基板200可以包括由[100]、[110]或[111]的米勒指數或其等價物描述的表面晶體取向。儘管為了易於說明，在該示例性實施例中，基板200被顯示為具有類似於其它層的厚度(在Y軸方向上的尺寸)，但是在一些情 況下，基板200可以比其他層厚很多，例如具有例如50至950微米範圍的厚度，或者根據本發明將顯而易見的任何其他適合的厚度。在一些實施例中，取決於最終用途或目標應用，基板200可以用於一或多種其它IC裝置，諸如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)，各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種納機電系統(NEMS)、各種感測器或者任何其它適合的半導體或IC裝置。因此，在一些實施例中，本文所述的結構可以被包括在系統單晶片(SoC)應用中，如將根據本發明而明顯者。
根據實施例，圖1A的方法100繼續執行104淺溝槽凹陷(shallow trench recess，STR)蝕刻以從基板200形成鰭202，從而形成圖2B中所示的所得到的示例性結構。例如，用於形成溝槽215和鰭202的STR蝕刻104可以包括任何適合的技術，諸如各種遮罩程序和溼及/或乾蝕刻程序。在一些情況下，STR蝕刻104可以原位進行/沒有空氣中斷，而在其他情況下，STR蝕刻104可以例如在移位進行。基於本發明可以瞭解，溝槽215可以形成為具有變化的寬度(在X軸方向上的尺寸)和深度(在Y軸方向上的尺寸)。舉例來說，可執行多個硬遮罩圖案化102及STR蝕刻104程序以達成鰭202之間的溝槽215中的變化深度。鰭202可形成為具有變化的寬度Fw(X軸方向上的尺寸)和高度Fh(Y軸方向的尺寸)和間距。例如，在高寬比捕捉(aspect ratio trapping，ART)整合方案中，鰭可以被形成為具有特 定的高寬比，使得當它們稍後被移除或凹陷時，當材料垂直生長時，所形成的鰭溝槽允許沉積的替代材料中的缺陷終止在側表面上，諸如非晶/介電質側壁，如果此種ART方案被使用，其中側壁相對於生長區域的尺寸足夠高以便捕捉大部分(如果不是全部的話)缺陷。
在一些實施例中，如根據本發明內容將顯而易見的，鰭寬度Fw例如可以在5至400nm的範圍內，或者可以是任何其他適合的值。在一些實施例中，如根據本發明內容將顯而易見的，鰭高度Fh可以在例如10至800nm的範圍內或者任何其他適合的值。在採用高寬比捕捉(ART)方案的實施例中，鰭可被形成為具有特定的高寬比，使得當它們稍後被凹陷及/或移除時，當材料垂直生長時，所形成的鰭溝槽允許沉積的替代材料中的缺陷終止在側表面上，例如非晶/介電質側壁，其中側壁相對於生長區域的尺寸足夠高，以便捕捉大部分(如果不是全部)缺陷。在此種示例情況下，鰭的高寬比(Fh：Fw)可以大於1，例如大於1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或者任何其他適合的閾值比率，如將根據本發明而明顯者。注意，為了便於說明，在該示例結構中，溝槽215和鰭202各自顯示為具有相同的寬度和深度/高度；然而，本發明不旨在如此限制。例如，在一些實施例中，鰭202可以被形成為具有變化的高度Fh及/或變化的寬度Fw。進一步注意的是，雖然在圖2B的示例性結構中顯示四個鰭202，但是基於本發明可以瞭解，可以形成任何數量的 鰭，諸如一、二、十、數百、數千、數百萬等等。
在其他實施例中，可以使用諸如美國專利申請公開2014/0027860中所描述的高寬比捕捉(ART)方法來形成鰭。更詳細地說，如上所述，基板可以被圖案化並蝕刻到由基板材料形成的佔位鰭(placeholder fin)中。然後將這些鰭裝入絕緣體或其他適合的材料中。然後可以選擇性地將佔位鰭凹陷或以其它方式移除並用期望的半導體材料代替。在一些此種情況下，替代通道材料可以在包括期望通道材料和犧牲/非活性材料的交替層的多層堆疊的情況下提供，如美國專利申請公開2016/0260802中所述。在任何此種情況下，各種替代鰭材料可以具有一個或多個分級成分。如將體認到的那樣，可以使用分級來促進在晶格不同的材料的情況中期望的晶格匹配方案，如將體認到的。
因此，鰭可以是例如原生基底材料、或者替代(不是基底)材料、或者材料堆疊、或者此等東西的一些組合。要注意，實際的鰭可能並不完美，如圖所示。反而是，鰭可以具有錐形形狀，使得每個鰭隨著鰭高度的增加而逐漸變薄。根據程序節點，但是在一些實施例中，鰭寬度可以變化，如在鰭的有源通道部分的最寬部分處測量的那樣，寬度在3nm至30nm的範圍內。如上所述，可以使用成分的分級。例如，鍺的濃度可以從與矽基板相容的低程度到某更高程度(例如超過50原子百分比的鍺)。
根據一個實施例，圖1A的方法100繼續沉積106淺溝槽隔離(shallow trench isolation，STI)層220並平 坦化以形成圖2C中所示的所得到的示例性結構。在一些實施例中，STI層220的沉積106可以包括本文所述的任何沉積程序(例如，CVD、ALD、PVD)或任何其他適合的沉積程序。STI層220的材料可以包括任何適合的絕緣材料，例如一種或多種介電質氧化物(例如二氧化矽)或氮化物(例如氮化矽)材料。在一些實施例中，STI層220的材料可以基於基板200的材料來選擇。例如，在Si基板的情況下，STI材料可以是二氧化矽或氮化矽，以提供示例。
圖1A的方法100繼續使STI材料220凹陷108以使得鰭202的至少一部分204從STI平面滲出，從而形成根據一個實施例的如圖2D所示的最終的示例性結構。如圖2D中所示，在STI層220的頂部平面之上滲出的鰭202的部分204(表示為204)具有表示為Fah的有效鰭高度，其可以在例如10至750nm的範圍內，或任何其他適合的值，如將根據本發明而明顯者。還如圖所示，位於STI層220的頂部平面下方的鰭202的部分203是子鰭部分(表示為203)。注意，在該示例性實施例中，鰭202(包括部分203和204)對於基板200來說是原生的。換言之，在該示例性實施例中，鰭202由基板200形成並且在圖2D的結構中包括相同的材料，使得鰭202(包括部分203和204)與基板200是一種均質結構。然而，在其他實施例中，例如，如先前所述，可以使用基於ART的程序來移除鰭202中的一些或全部且以替代鰭來取代。在一些此種實施例中，處理可以從圖2C的結構繼續，並且包括蝕刻鰭202(例如，使用任何適合的溼 及/或乾蝕刻程序)以在STI層220之間形成鰭溝槽，其中，蝕刻完全或部分地移除鰭202(例如，分別一路經過/穿過STI層220的底平面或不經過/穿過)。在此種實施例中，鰭溝槽可以用於沉積替代材料，並且繼續進行凹陷程序108會導致圖2D的鰭成為替代鰭(其可以包括與基板200中包括的材料不同的材料)。在一些此種實施例中，替代材料可以包括IV族半導體材料及/或III-V族半導體材料、及/或根據本發明將顯而易見的任何其他適合的材料。例如，可以透過在此種處理期間移除原生Si鰭並且用SiGe材料替代它們來形成包括SiGe的替代鰭，以提供示例。注意，在其中鰭被移除和替代(且因而不是原生鰭)的一些此種實施例中，可以採用ART處理方案，其中鰭溝槽具有高寬橫比(例如，高度：寬度比大於1、1.5、2、3、4、5或更高的值)。例如，可以採用此種ART處理方案來捕捉位錯(dislocation)，由此防止位錯到達磊晶膜表面並且大幅減小溝槽內的表面位錯密度。
無論有源鰭部分204對於基板200是否是原生的，根據一個實施例，圖1A的方法100可以可選地繼續形成110如圖2E所示的垂直隔離結構230。如基於本發明內容可以瞭解的，圖2F顯示包括垂直隔離結構230的圖2D的示例性結構。因此，關於圖2D的示例性結構的先前相關描述同樣適用於圖2F的示例性結構。在一些實施例中，垂直隔離結構230可以形成，例如，以進一步隔離(或電隔離)單個鰭或鰭組。例如，在圖2F的示例性結構中，存在且可以 包括此種垂直隔離結構，以藉由確各自的S/D區域保持分開來保防止一個電晶體裝置的最終S/D區域短路另一個(例如相鄰)電晶體裝置的S/D。因此，可以使用任何適合的技術來形成此種垂直隔離結構230，且當存在時，結構230可以包括例如任何適合的電絕緣體材料，例如介電質、氧化物、氮化物及/或碳化物材料。注意，儘管垂直隔離結構230比鰭204更高(在Y軸方向上的尺寸)，但是本發明不旨在如此限制。此外，因為垂直隔離結構230在一些揭露中不需要存在，因為它們是可選的，所以為了便於描述，方法100將繼續使用沒有垂直隔離結構230的IC結構來描述。
回想本文主要在後閘極電晶體製造程序流程的背景下描述方法100，其中處理包括形成假閘極堆疊、執行S/D處理，然後在S/D區域已被處理之後形成最終閘極堆疊。然而，在其他實施例中，可以使用閘極優先處理流程來執行這些技術。在此種示例情況下，將不執行程序112形成假閘極堆疊，並且因而程序112在一些實施例中是可選的(諸如那些採用前閘極處理流程的處理)。此反映在圖1A的處理流程的右側，其中執行116最後的閘極堆疊處理116可以在例如執行114 S/D處理之前執行。然而，方法100的描述將繼續使用後閘極程序流程，以允許充分描述此種流程(其可以包括附加處理)。
根據一個實施例，圖1A的方法100繼續形成112假閘極堆疊，包括假閘極介電質242和假閘極電極244，由此形成圖2F的示例性結果。如上所述，程序112是 可選的，因為它不需要在所有實施例(例如採用所謂的前閘極程序流程，而不是後閘極或所謂的RMG程序)中執行。在這個使用RMG程序的示例性實施例中，假閘極介電質242(例如，假氧化物材料)和假閘極或假閘極電極244(例如，假多晶矽材料)可以用於替代閘極程序。注意，亦在假閘極堆疊的任一側上形成側壁間隔件250(一般稱為閘極間隔件(或簡稱為間隔件))，且此種間隔件250例如可以幫助決定通道長度且可以幫助取代閘極程序。如基於本發明內容可以瞭解的，假閘極堆疊(和間隔件250)幫助限定每個鰭的通道區域和源極/汲極(S/D)區域，其中通道區域在假閘極堆疊之下(如將位於最後的閘極堆疊之下)，且S/D區域在假閘極堆疊的任一側上。要注意，因為IC結構是描述於形成鰭狀電晶體的環境下，所以最終閘極堆疊也將鄰近鰭的任一側，因為在一些實施例中，閘極堆疊將沿著鰭狀通道區域的三個壁存在。例如，假閘極堆疊的形成可以包括沉積假閘極介電質材料242和假閘極電極材料244、圖案化假閘極堆疊、沉積閘極間隔件材料250並且執行間隔件蝕刻以形成例如圖2F中所示的結構。根據本發明內容將顯而易見的是，間隔件(STI)250可以包括任何適合的材料，諸如任何適合的電絕緣體、介電質、氧化物(例如，氧化矽)及/或氮化物(例如，氮化矽)材料。注意，在一些實施例中，本文描述的技術不需要包括形成假閘極堆疊，使得最終閘極堆疊可以在第一實例中形成。無論如何，根據本發明內容，端部結構將包括端部閘極堆疊，如根據本 發明內容將顯而易見。還要注意的是，在一些實施例中，例如，硬遮罩(未顯示)可以形成在假閘極堆疊(其也可以形成在間隔件250之上)上方，以在後續處理期間保護假閘極堆疊。
根據實施例，圖1A的方法100繼續執行114源極/汲極(S/D)處理以形成圖2G的示例結果結構。如圖2G所示，該結構包括S/D區域262，其可以由例如像是鍺的IV族半導體元件構成。在一些實施例中，S/D區域可以經由子鰭部分203與基板200物理接觸，儘管子鰭部分203也可以不是基板200的一體。S/D區域在一些實施例中可以使用任何適合的技術形成，諸如在待處理的S/D區域之外的遮罩區域，從圖2G的結構蝕刻鰭的一部分(在此示例中，有源部分204被蝕刻並移除，只剩下子鰭部分203，如圖2G所示)，以及形成/沉積/生長S/D區域(例如，使用諸如CVD、ALD、PVD的任何適合的技術)以產生S/D部分262。在一些實施例中，S/D部分262可以在子鰭部分262上磊晶生長。在一些實施例中，原生鰭204材料(即對於基板200是原生的)可以保留在S/D區域中，其中此種原生材料被摻雜以形成最終的S/D區域。在一些此種實施例中，S/D區域可包括或可不包括附加的接觸264。接觸264可以是導電的且可以包括與S/D 262共同的一個或多個元件。S/D部分262的材料可以是原生的或替代材料，使得在子鰭部分203與S/D部分262之間可能有或可能沒有明顯的界面。在此示範實施例中，由於S/D部分262的材料是替代材料，特徵262 與203之間有明顯界面，如圖2G所示。注意，在一些情況下，在S/D部分262包括原生材料的情況下，因為例如引入到S/D部分中的雜質摻雜物，S/D部分262與子鰭203之間可能仍然存在明顯的界面。在一些實施例中，例如，S/D部分262可以具有包括多個材料層的多層結構。在一些實施例中，S/D部分262可以包括一些或全部(一個或多個)部分中的一種或多種材料的含量/濃度的等級(例如增加及/或減少)。注意，如稍後所述，在ILD層270已被沉積之後，接觸264也可以稍後形成。
在一些實施例中，S/D區域可以一次形成一個極性，諸如對n型和p型S/D區域其中一者進行處理，然後對n型和p型S/D區域的另一者進行處理。在一些實施例中，S/D區域可以包括任何適合的材料，諸如IV族材料(例如，Si、SiGe、Ge)，並且可以包括任何適合的摻雜方案，如根據本發明內容將顯而易見者。在通道區域的任一側(例如，閘極堆疊的任一側上)的對應S/D區域將被用於MOSFET裝置的實施例中，例如，在p-n-p(例如，針對p-MOS)或n-p-n(例如，針對n-MOS)的源極-通道-汲極摻雜方案中，S/D區域可以包括相同類型的摻雜物，其中「n」表示n型摻雜且「p」表示p型摻雜。在通道區域的任一側(例如，閘極堆疊的任一側上)的對應S/D區域將被用於TFET裝置的實施例中，例如，在p-i-n(例如，針對p-TFET)或n-i-p(例如，針對n-TFET)的源極-通道-汲極方案中，S/D區域可以包括相反類型的摻雜物，其中「i」表示本徵材料 (例如，未摻雜或相對最低摻雜，諸如摻雜濃度小於每立方厘米1E16原子)。在一些實施例中，可以採用多種電晶體類型，並且因此可以採用S/D方案。例如，在圖2G的結構中，四組S/D區域可以包括基於本發明可以瞭解的全部相同、一些相同或不相同的摻雜配置(注意，在圖中2G，為便於說明僅顯示一個S/D區域組，其是從右側開始的第二組)。
在一些實施例中，如前所述，S/D區域可以被摻雜。此種摻雜故意在半導體材料中引入雜質以便例如調整半導體材料的電氣性質。因此，在一些實施例中，可以使用此種雜質摻雜來改變S/D區域的IV族半導體材料的電氣性質。在一些實施例中，可以使用任何適合的技術來摻雜S/D區域，諸如透過離子植入及/或沉積具有主要IV族半導體材料的摻雜物，及/或任何根據本發明內容將顯而易見的其他適合的技術。在使用植入的實施例中，摻雜物的植入例如可以是原生及/或替代S/D材料。再者，在使用植入的實施例中，例如，可以有或沒有預無定形化(preamorphizing)的情況下植入雜質摻雜物。根據需要可以執行任何數量的摻雜程序，以在一個或多個S/D區域的主要IV族半導體材料中引入雙電荷及/或單電荷摻雜物，如根據本發明內容將顯而易見的。
S/D區域可以以任何所需的濃度摻雜，例如以每立方厘米1E15至1E22個原子(例如，每立方厘米5E19至5E21個原子的範圍)的濃度摻雜，或者根據本發明將顯而 易見的任何其他適合的濃度。在一示範實施例中，非常高的摻雜物濃度可為大約每立方厘米2E20個原子(例如，每立方厘米2E20加/減1E20原子)。回想IV族半導體材料(例如，Si、SiGe、Ge)的摻雜物可包括用於n型摻雜物(施主)的磷(P)、砷(As)、銻(Sb)、鉍(Bi)及鋰(Li)和用於p型摻雜物(受主)的硼(B)、鋁(Al)、氮(N)、鎵(Ga)和銦(In)，儘管其他適合的單電荷摻雜物對於本領域的技術人員來說可能是已知的。然而，對於給定的S/D區域，此種單電荷摻雜物不需要存在於S/D部分262和S/D接觸264兩者中，而是可以僅存在於其中一個部分中，例如帽部分中。此外，在一些實施例中，只有雙電荷摻雜物(例如，S、Se及/或Te)可以存在於給定的S/D區域中。可以以包括最低摻雜濃度(P-)、較高摻雜濃度(P)、甚至更高摻雜濃度(P+)和最高摻雜濃度(P++)的不同濃度來摻雜S/D區域。S/D部分262和S/D帽部分可以包括相同或不同的摻雜物濃度，並且在一個實施例中，基極S/D區域可以是本徵的且帽S/D區域可以為非常高度摻雜的(P)。在一些實施例中，來自一個層的摻雜物將擴散到相鄰層中，導致一個或多個層的部分摻雜。
在一些實施例中，半導體材料中的摻雜程度可能非常高(P++)。例如，在某些情況下，當雜質摻雜物以每立方厘米大於1E18、1E19、1E20、5E20、1E21或5E21個原子或者根據本揭露內容將明顯的一些其他合適的閾值摻雜程度的濃度存在時，IV族半導體材料(例如，Ge)可考慮以P++(或N++)摻雜。在一些實施例中，可期望S/D 區域的P++摻雜，以降低與S/D接觸的接觸電阻，從而提升/增強電晶體的性能。在更一般的意義上，可以在此使用任何S/D摻雜方案，並且本發明不旨在侷限於任何特定者。
圖1A的方法100繼續執行116閘極堆疊處理以形成圖2H的示例性結果結構。如圖2H所示，本示範實施例中的處理包括在圖2F的結構上沉積層間介電質(ILD)層270，隨後進行可選的平面化及/或拋光以顯露假閘極堆疊。注意，在圖2H的示例性結構中沒有顯示ILD層270以允許看到下面的特徵；然而，本發明不旨在如此限制。在該示範實施例中，閘極堆疊處理繼續移除假閘極堆疊(包括假閘極244和假閘極介電質242)以允許形成最終閘極堆疊。回想在一些實施例中，可以使用前閘極流程(也稱為預先hi-k閘極)來執行包括閘極介電質層282和閘極(或閘極電極)284的最終閘極堆疊的形成。在此種實施例中，閘極處理可以在處理108之後或者在可選處理110之後(在執行處理110的實施例中)且在S/D處理114之前執行。然而，在該示範實施例中，使用後閘極流程(也稱為替代閘極或替代金屬閘極(RMG)程序)形成閘極堆疊。在此種後閘極程序中，如前所述，該程序可以包括假閘極氧化物沉積，假閘極電極(例如，多晶矽)沉積，以及可選地，圖案化硬遮罩沉積。不管是採用先閘極還是後閘極處理，最後的閘極堆疊可以包括閘極介電質層282和閘極284，如圖2H所示。
注意，當假閘極被移除時，鰭204(被假閘極 覆蓋)的通道區域被暴露以允許對鰭的通道區域進行任何期望的處理。通道區域的此種處理可以包括各種不同的技術，諸如用移除並以替代材料取代通道區域、如所需要摻雜鰭的通道區域、將鰭形成為一個或多個奈米線(或奈米帶)環繞式閘極(GAA)電晶體配置、清潔/拋光通道區域、及/或任何其他適合的處理，如將根據本發明顯而易見。
如基於本發明可以瞭解的，通道區域至少在閘極堆疊之下。例如，在鰭狀電晶體配置的情況下，通道區域可以在閘極堆疊之下並且在閘極堆疊之間，因為在三個側邊上形成堆疊是本領域已知者。此外，在奈米線(或奈米帶或GAA)電晶體配置的情況下，閘極堆疊可以基本上(或完全)圍繞通道區域中的每個奈米線/奈米帶。再者，在平面電晶體配置的情況下，閘極堆疊可以單純地就在通道區域上方。在一些實施例中，通道區域包括諸如Si、Ge、SiGe、SiGe：C及/或GeSn的IV族半導體材料，以提供一些示例。在一些實施例中，取決於特定配置，通道區域可以被摻雜(例如，使用任何適合的n型及/或p型摻雜物)或不摻雜。注意，S/D區域與通道區域的任一側相鄰，如可以在圖2H中看到者。還要注意，例如，使用本文描述的技術形成的電晶體的配置/幾何形狀可以主要基於該電晶體的對應通道區域的形狀/配置來描述。舉例來說，奈米線(或者奈米帶或者GAA)電晶體可以被如此稱呼，因為它在該電晶體的通道區域中包括一個或者多個奈米線(或者奈米帶)。然而，可以基於源極、汲極和通道的摻雜及/或 操作方案來描述電晶體類型(例如，MOSFET或TFET或其它適合的類型)，並且因此那些各個區域可以用於確定給定電晶體的類型或分類。這對於MOSFET與TFET電晶體來說尤其如此，因為它們可以在結構上相似(或相同)，但包括不同的摻雜方案(例如，分別為p-n-p或n-p-n對p-i-n或n-i-p)。
繼續執行116閘極堆疊處理，在假閘極已經被移除並且已經執行任何期望的通道區域處理之後，根據一個實施例，可以形成最終的閘極堆疊。在此示範實施例中，最終的閘極堆疊包括閘極介電質層282和閘極284，如圖2H所示。如將根據本發明內容顯而易見的是，閘極介電質層282可以包括例如任何適合的氧化物(例如二氧化矽)、高k閘極介電質材料及/或任何其他適合的材料。高k閘極介電材料的示例包括例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶、氧化鋇鈦、氧化鍶氧化鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物、氮化鋁、氮氧化矽、氮氧化鋁及鈮酸鉛鋅，以提供一些實例。在一些實施例中，當使用高k材料時，可以在閘極介電質層282上執行退火程序以改善其品質。閘極284(或閘極電極)可以包括廣泛的材料，諸如多晶矽、氮化矽、碳化矽、或各種適合的金屬或金屬合金，例如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。在一些實施例中，例如，閘極介電質層282及/或閘極284可以包括二或多個材料層的多層結構。 在一些實施例中，閘極介電質層282及/或閘極284可以對包括在至少一部分特徵中的一種或多種材料的含量/濃度進行分級(例如增加及/或減少)。例如，在一些實施例中，附加層可以存在於最終的閘極堆疊中，諸如一個或多個功函數層或其他適合的層。注意，儘管在圖2H的示範實施例中閘極介電質層282僅顯示在閘極284下方，但在其它實施例中，閘極介電質層282也可存在於閘極284的一側或兩側上，使得閘極介電質層282例如在閘極284和間隔件250之間。
圖1A的方法100繼續進行到源極/汲極區域的局部互連的程序118。在圖1B中被分析程序118。圖3A-3G提供用於製造用於半導體積體電路的低電阻局部互連(LI)系統的方法的一個實施例的詳細程序流程。圖3A提供圖2H的裝置的剖面圖，透過一對S/D區域沿著在y-z平面切片上的x軸上查看。圖3A顯示層間介電質(ILD)層270、S/D區域262、基板203和STI 220。在一些實施例中，ILD層270可以包括任何適合的電絕緣體、介電質、氧化物(例如氧化矽)、及/或氮化物(例如，氮化矽)材料，如將根據本發明內容而顯而易見者。在各種實施例中，局部互連和源極/汲極接觸可以彼此獨立地形成或者同時使用單個程序來形成。源極/汲極區域的成分可以透過一個或多個此等程序來改變。在一些實施例中，可以在沉積ILD層270之後完成LI、S/D區域和S/D接觸中的一個或多個的形成。一些實施例中，源極/汲極接觸與局部互連之間的分界線由於接 觸和局部互連可以為相同或類似的成分，因此可以被遮蔽或消除，而且接觸和局部互連可以在單一程序中形成。
在圖3B中顯示形成溝槽302，其中溝槽(或通孔)280已經被蝕刻穿過ILD層270以提供將ILD層270的上平坦表面連接到S/D區域262的開口。在所示的實施例中，溝槽280是圓錐形的，但在其他實施例中可以具有不同的形狀，例如像是圓柱形或橢圓形。在一些實施例中，溝槽的壁不平行，且溝槽壁的相對側例如可以大於2°、大於5°或大於10°不對齊。例如，溝槽280可具有高寬比，大於2：1、大於5：1或大於10：1之在最窄直徑處的高寬比。可以使用諸如可以基於ILD層的成分和S/D區域的成分來選擇的乾蝕刻法和溼蝕刻法的蝕刻程序來形成溝槽280。溝槽280可以是適合於延伸穿過ILD層270的y厚度的任何長度。溝槽280的軸線可以正交於ILD層的表面，或者可以相對於ILD層的表面成角度。在一些實施例中，溝槽可為50至300奈米長。在一些實施例中，溝槽280可以具有直徑小於50、小於25、小於14或小於10nm的區域。在這些直徑處，可能難以均勻地沉積金屬LI，使得它可以與接觸262和S/D區域262形成低電阻界面。由於在溝槽208中包含障壁層或襯墊或兩者所造成的空間限制，可使變得更加困難。然而，已經發現，諸如鍺之類的IV族材料可以均勻地沉積在溝槽280中並且與接觸264或與S/D區域262電接觸，並且可以有作用而不包括屏障或襯墊或兩者。
圖3C顯示程序118的一個實施例的一部分，其 中一層諸如鎳的合金材料層282沉積304在S/D區域262的表面上的溝槽280的基底處。在一些實施例中，S/D區域262可以包括Si、Ge或SiGe中的至少一個。代替Ni或除了Ni以外，合金材料可以被使用並且可以被選擇，例如，基於其能力產生具有降低的界面電阻和提升的導電率的合金層。合金材料的沉積可以透過本文其他地方描述的方法來完成，例如CVD、PVD或ALD，並且在一些實施例中是由下而上(bottom-up)的程序，其中從溝槽280的最低部分開始沉積並向上朝向ILD 270的表面。在已經沉積所需數量的合金材料之後，例如在一些實施例中，在1Å至5nm、5至10nm、10至50nm或10至100nm的範圍內，材料可以退火306與S/D材料262成接觸。儘管程序可以變化，但是在所示的實施例中，S/D材料262提供遷移到合金層294中的IV族原子的來源，例如Ge。在適當的時間和溫度之後，層294變成例如包括NiGe的合金接觸264。此結果顯示於圖3D中，其顯示S/D層262的表面上的接觸264。層264與262之間的界面可能不如圖3D中所示的那樣界定，並且可能顯示Ni含量的連續層次從接觸264的上表面開始自頂向下減少並且進行到S/D區域262的頂表面。在一些情況下，IV族原子或鎳原子或二者可以在層294與S/D區域262之間遷移使得層294和S/D區域變得非常類似或難以區分或均質的。在一些實施例中，相較於S/D區域262中的相同比率，接觸264中的IV族材料與Ni的比率在原子基礎上可以相同、在10%內、在20%內或在50%內。在某些情況下，在完成退 火程序之後，仍然殘留純金屬。在此情況下，可以使用溼或乾蝕刻程序來蝕刻殘留的任何金屬(在此種情況下為鎳)，以確保接觸是純合金，而在接觸264的表面上沒有任何金屬侵入或塗層。注意，可以在各種實施例中改變操作，並且在一些情況下可以在沉積ILD層270之前形成接觸264。
如圖3E的實施例所示，在形成接觸262之後，程序118繼續透過沉積308材料層286，以填充或部分填充溝槽280(圖3D)，該材料層286可以是導電的或稍後改變以使其導電。材料可以是例如諸如Ge、Si或SiGe的IV族材料。填充技術包括例如PVD、CVD和ALD，並且可以是由下而上程序，其中從溝槽280的最低部分開始沉積並向上進行到ILD 270的表面。在所示的實施例中，溝槽280填充有諸如鍺的IV族元素以產生特徵，該特徵可以具有例如50至300nm的長度和在其最窄點處的寬度小於25、小於14、小於10或小於7nm。在一些實施例中，選擇填充層286以匹配S/D區域262或接觸264的組成。在其他實施例中，填充層286的組成是可隨後改變以匹配S/D區域262或接觸264的組成。在一些實施例中，例如，填充層286可以是隨後可以轉換成NiGe或NiSiGe的鍺。在其他實施例中，溝槽280可以直接以在沉積時形成合金的兩個成分(例如NiGe)填充，其不需要額外的化學處理來模擬接觸264或S/D區域262的組成。在圖3F中，溝槽280已被元素IV族材料層286填充。合金材料288的層(在此種情況下為Ni)已遍及層286 的表面上沉積且該結構被退火310以形成例如NiGe。合金層可以任選地包括遷移抑製劑，諸如Pt或Pd。合金化層288的厚度可以至少部分地基於填充層286的組成、深度和體積來選擇。例如，在一些實施例中，合金化層288的厚度被選擇為使得隨後的退火程序驅動鎳充分進入層286，使得接觸264附近的填充層286的部分中的合金元素的濃度包含超過20%、超過50%或超過75%濃度之接觸264中所含的鎳(或其他合金材料)。在各種實施例中，填充層286中的鎳(或其他合金材料)的濃度可以大於、等於或小於接觸264或S/D區域262中的濃度。
在另一組實施例中，圖3B的溝槽280可以用諸如Ge、Si或SiGe的IV族材料填充。在此情況下，不需要如圖3E所示的獨立的接觸264。IV族材料可以在S/D區域262上開始沉積且可持續向上部分地或完全地向ILD 270的表面(或上面)填充溝槽280。填充層286然後可包括IV族材料且可在一些實施例中僅僅是IV族材料。以類似於上述的方式，鎳層可以被沉積在填充層286的頂部之上，並且兩種材料可以被一起退火。鎳層可以包括遷移抑製劑。退火可以將鎳驅動到S/D區域262或進入S/D區域262。在一些情況下，S/D區域262的鎳含量可以是大於20%、大於50%或大於75%之填充層286中平均鎳濃度。在特定實施例中，S/D區域262和填充層286可以是均質的。
圖3G提供填充材料286已被退火310以包括鎳成分之後的圖3F的實施例的視圖。例如透過蝕刻或拋光可 以移除312鎳層288的任何剩餘的殘留。之前是IV族材料的局部互連層286a現在包含Ni，且在退火程序之後可以是IV族/Ni合金。在一些實施例中，如圖3G所示，局部互連286a具有與接觸264類似或相同的組成，並且這些成分是不可區分的。在一些實施例中，局部互連286a和接觸264的組成可以是相同的，但是兩者之間的界面仍然是可檢測的。在其他實施例中，局部互連286a和接觸264的組成並不相同且可以被區分。在進一步的實施例中，S/D區域、接觸264和LI 286a可彼此不可區分。在又其他實施例中，可能存在Ni濃度梯度，其在LI 286a的頂部最高，在接觸264或S/D區域262最低。這些成分的類似或相同的組成可以造成較少的界面電阻，導致降低半導體裝置的外部電阻(Rext)。
根據一些實施例，圖1A的方法100繼續完成120積體電路(IC)處理。例如，完成IC的此種額外處理可以包括後端或後端製程線路(back-end-line，BEOL)處理以形成一個或多個金屬化層及/或互連所形成的電晶體裝置。可以執行任何其他適合的處理，如將根據本發明而明顯者。注意，為了容易描述，方法100的程序102-120在圖1A中以特定順序顯示。然而，程序102-120中的一者或多者可以以不同的順序執行，或者可以根本不執行。舉例來說，框110是如果不需要耐蝕刻的垂直結構則不需要執行的可選程序。此外，框112是例如在採用前閘極處理流程的實施例中不需要執行的可選程序。再者，當執行處理 116時，如所示使用替代的和可選的前閘極流程100’，此種前閘極程序流程改變，由此最後的閘極堆疊處理執行116於執行114 S/D處理之前。方法100和本文描述的技術的許多變化將依本發明內容而明顯。回想可以使用這些技術來形成一或多個電晶體裝置，包括以下任何一種：場效應電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面結構、鰭狀結構(例如，鰭式場效電晶體、三閘極、雙閘極)、及/或奈米線(或奈米帶或環繞式閘極)配置(具有任何數量的奈米線)。此外，形成的裝置可包括p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。再者，裝置可以包括互補MOS(CMOS)或互補TFET(CTFET)或量子裝置(少至單電子)。許多變化及配置將依本發明而明顯。
示範系統
圖4描繪使用依據本發明之示範實施例配置之一或多個電晶體結構實施的計算系統1000。可以看出，計算系統1000容納主機板1002。主機板1002可包括若干組件，包括但不侷限於處理器1004及至少一通訊晶片1006，其每一者可實體及電耦接至主機板1002，或整合於其中。如將理解的，主機板1002可為例如任何印刷電路板，不論是主板或安裝於主板上之子板或僅系統1000板等。根據其應用，計算系統1000可包括一或多個其他組件，可或不可實體及電耦接至主機板1002。此等其他組件可包括但不侷 限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)等)。計算系統1000中所包括之任何組件可包括如本文中所說明之一或多個電晶體結構(例如，具有低電阻Ni為基的局部互連)。可使用此等電晶體結構，例如，以實施板上處理器快取或記憶體陣列。在一些實施例中，多功能可整合到一或多個晶片(例如，請注意，通訊晶片1006可為處理器1004之一部分或整合於其中)。
通訊晶片1006能使無線通訊用於傳輸資料至及自計算系統1000。術語「無線」及其衍生詞可用以說明電路、裝置、系統、方法、技術、通訊通道等，可經由使用調變電磁輻射透過非固態媒體而傳達資料。此術語並非暗示相關裝置未包含任何線路，儘管在一些實施例中可能未包含。通訊晶片1006可實施任何若干無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生、以及指定為3G、4G、5G及超越之任何其他無線協定。計算系統1000可包括複數通訊晶片1006。例如，第一通訊晶片1006可專用於 短距離無線通訊，諸如Wi-Fi及藍牙，且第二通訊晶片1006可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算系統1000之處理器1004包括封裝於處理器1004內的積體電路晶粒。在本發明之一些實施例中，處理器之積體電路晶粒包括板上記憶體電路，其係以本文所述的一或多個電晶體結構予以實施。術語「處理器」可指任何裝置或部分裝置，其處理例如來自暫存器及/或記憶體之電子資料，以將電子資料轉換為可儲存於暫存器及/或記憶體中的其他電子資料。
通訊晶片1006亦可包括封裝於通訊晶片1006內的積體電路晶粒。依據一些此種示範實施例，通訊晶片之積體電路晶粒包括使用如本文描述之一或多個電晶體結構(例如，晶片上處理器或記憶體)實施的一或多個裝置。如將依此揭露而理解的，要注意，多標準無線能力可直接整合進處理器1004(例如，任何晶片1006之功能性被整合進處理器1004，而非具有個別通訊晶片)。進一步要注意，處理器1004可為具有該等無線能力之晶片組。簡言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組可具有整合於其中的多功能。
在種種實施中，計算系統1000可為膝上型電腦、輕省筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、 伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊記錄器。在進一步實施中，系統1000可為任何其他電子裝置，其處理資料或採用如本文所描述之低接觸電阻電晶體裝置(例如，具有p型及n型裝置的CMOS裝置)。
進一步示範實施例
以下示例有關進一步的實施例，其中許多變換和配置將是顯而易見的。
示例1是一種半導體積體電路，其包括電晶體通道、與該電晶體通道相鄰的源極/汲極區域、該源極/汲極區域之上的層間介電質以及在該層間介電質中且與該源極/汲極直接接觸的局部互連，該局部互連包括金屬和IV族材料，且該源極/汲極區域包括IV族材料。
示例2是示例1的積體電路，其中，該IV族材料是矽(Si)、鍺(Ge)或矽鍺(SiGe)的其中一者。
示例3是示例1或2中任一者的積體電路，其中，該局部互連包括在該源極/汲極區域上的接觸。
示例4是示例1、2或3中的任一者的積體電路，其中，該局部互連從該層間介電質的第一表面延伸到該層間介電質的相對的第二表面。
示例5是前述示例中的任一者的積體電路，其中，該局部互連包括Si。
示例6是前述示例中的任一者的積體電路，其 中，該局部互連包括鉑(Pt)、鈀(Pd)及鐽(Ds)中的至少一者。
示例7是前述示例中的任一者的積體電路，其中，該局部互連包括合金。
示例8是前述示例中的任一者的積體電路，其中，該源極/汲極區域是基板中或基板上的至少一者，且該源極/汲極區域包括至少一個從與該基板相容的第一濃度漸次變成與該局部互連相容的第二濃度。
示例9是前述示例中的任一者的積體電路，其中，包括該IV族材料的該源極/汲極區域還包括金屬。
示例10是前述示例中的任一者的積體電路，其中，在該局部互連的近端的金屬濃度係在該局部互連的遠端的金屬濃度的+/- 50%以內。
示例11是前述示例中的任一者的積體電路，其中，該金屬包括Ni、Co或W。
示例12是前述示例中的任一者的積體電路，其中，該積體電路包括選自FinFET電晶體及奈米線電晶體中的至少一者的非平面電晶體架構。
示例13是前述示例中的任一者的積體電路，其中，該源極/汲極區域的該IV族材料的至少一部分以大於1E18原子/cm3的摻雜量被摻雜。
示例14是前述示例中的任一者的積體電路，其中，該源極/汲極區域的該IV族材料的至少一部分以大於1E19原子/cm3的摻雜量被摻雜。
示例15是前述示例中的任一者的積體電路，其中，該源極/汲極區域的第一部分被摻雜且該源極/汲極區域的第二部分未被摻雜。
示例16是前述示例中的任一者的積體電路，其中，該源極/汲極區域是升高的源極/汲極區域。
示例17是前述示例中的任一者的積體電路，其中，該局部互連與該層間介電質之間的界面沒有障壁層和襯墊。
示例18是前述示例中的任一者的積體電路，其中，該源極/汲極區域包括磊晶生長的IV族材料。
示例19是前述示例中的任一者的積體電路，其中，該源極/汲極區域包括多晶IV族材料。
示例20是前述示例中的任一者的積體電路，其中，該源極/汲極區域包括非晶質IV族材料。
示例21是前述示例中的任一者的積體電路，其中，該局部互連具有大於5：1的高寬比。
示例22是前述示例中的任一者的一種電子裝置，其中，該局部互連在該層間介電質中界定實質上圓錐形的特徵。
示例23是示例22的電子裝置，其中，該局部互連包括鎳(Ni)且沒有鎢(W)及鈷(Co)。
示例24是一種電子裝置，包含印刷電路板，該印刷電路板具有如界定於前述示例中的任一者的一或多個積體電路。
示例25是示例24的電子裝置，其中，該一或多個積體電路包括通訊晶片及處理器中的至少一者。
示例26是示例24或25的電子裝置，其中，該裝置是行動計算裝置。
示例27是一種形成局部互連的方法，該方法包含在源極/汲極區域上沉積IV族材料以形成與該源極/汲極區域的電接觸，該源極/汲極區域包含矽(Si)、鍺(Ge)及矽鍺(SiGe)中的至少一者，且使該IV族材料與金屬原位合金化以形成該局部互連。
示例28是示例27的方法，其中，沉積該IV族材料包括由下而上沉積程序，使得該IV族材料從該源極/汲極區域向層間介電質的頂部生長。
示例29是示例27的方法，其中，該沉積的IV族材料與該源極/汲極區域上的接觸介接。
示例30是示例27至29中任一者的方法，包含對與該金屬接觸的該IV族材料退火以形成矽化物及鍺化物中的至少一者。
示例31是示例27至30中的任何一者的方法，其中，該局部互連具有大於5：1的高寬比。
示例32是示例27至31中的任一者的方法，其中，該局部互連在其最窄點處的寬度小於50nm。
示例33是示例27至32中任一者的方法，其中，該IV族材料是Si、Ge和SiGe的其中一者。
示例34是示例27至33中的任一者的方法，其 中，該局部互連是包含鎳及鍺的合金。
示例35是示例27至34中的任一者的方法，其中，該局部互連包括Si、鈀(Pd)、鉑(Pt)及鐽(Ds)中的至少一者。
示例36是示例27至35中的任何一者的方法，其中，該源極/汲極包括該IV族材料。
示例37是示例27至36中的任何一者的方法，包括蝕刻該層間介電質中的溝槽。
示例38是示例27至29中的任何一者的方法，其中，該局部互連在實質上圓錐形的溝槽中形成。
示例39是示例27至38中任一者的方法，其中，進行退火直到靠近該接觸的該IV族材料的一部分含有與該接觸實質上相同的Ni濃度。
示例40是示例27至39中任一者的方法，其中，退火使金屬遷移到該源極/汲極區域中。
示例41是示例27至40中的任一者的方法，其中，該局部互連完全穿過該層間介電質。
示例42是示例27至40中的任何一者的方法，其中，該局部互連被定位在包括彼此不平行的壁的溝槽中。
示例43是示例29至41中的任一者的方法，還包含透過經由該溝槽將鎳層沉積到源極/汲極區域上，以該源極/汲極材料對該鎳層退火來形成接觸，以及形成包括鎳及來自該源極/汲極區域之材料兩者的接觸。
示例44為示例27至43中任一者的方法，包含在任何一種合金化和退火程序之後移除任何殘餘金屬。
示例45是示例27至44中任一者的方法，其中，該IV族材料被沉積在實質上垂直的溝槽的層間介電質壁上。
示例46是示例27至45中任一者的方法，其中，來自該源極/汲極區域的材料包括鍺。
示例47是示例27至45中任一者的方法，包含在將該IV族材料沉積到溝槽中之前，在該層間介電質中形成溝槽。
前述本揭露的實施例的說明已針對說明及描述的目的加以呈現。其並非意圖為耗盡式亦非將本發明侷限在所揭露之特定的形式上。可依據本發露進行許多修改和改變。本發明的範圍並不受到此此詳細說明而是受到所附之申請專利範圍的限制。

Claims (25)

  1. 一種半導體積體電路，包含：電晶體通道；源極/汲極區域，與該電晶體通道相鄰；層間介電質，在該源極/汲極區域之上；以及局部互連，在該層間介電質中且與該源極/汲極區域直接接觸，該局部互連包括金屬和IV族材料，且該源極/汲極區域包括IV族材料。
  2. 如申請專利範圍第1項之半導體積體電路，其中，IV族材料是矽(Si)、鍺(Ge)或矽鍺(SiGe)中的一者，且該金屬包括鎳(Ni)、鎢(W)及鈷(Co)中的至少一者或僅其中一者。
  3. 如申請專利範圍第1項之半導體積體電路，其中，該局部互連包括在該源極/汲極區域上的接觸。
  4. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該局部互連包含鉑(Pt)、鈀(Pd)及鐽(Ds)中的至少一者。
  5. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該局部互連包含合金。
  6. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該源極/汲極區域是基板中或基板上的至少一者，且該源極/汲極區域包含從與該基板相容的第一濃度漸次變成與該局部互連相容的第二濃度的至少一個成分。
  7. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，包含該IV族材料的該源極/汲極區域還包含金屬。
  8. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該金屬是鎳(Ni)。
  9. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該半導體積體電路包括含有FinFET電晶體及奈米線電晶體中的至少一者的非平面電晶體架構。
  10. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該源極/汲極區域的第一部分被摻雜且該源極/汲極區域的第二部分未被摻雜。
  11. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該局部互連與該層間介電質之間的界面沒有障壁層和襯墊。
  12. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該源極/汲極區域包括磊晶生長的IV族材料。
  13. 如申請專利範圍第1至3項中任一項之半導體積體電路，其中，該局部互連具有大於5：1的高寬比。
  14. 一種電子裝置，包含：印刷電路板，具有如界定於申請專利範圍第1至3項中任一項的一或多個積體電路。
  15. 如申請專利範圍第14項之電子裝置，其中，該裝置是行動計算裝置。
  16. 一種形成局部互連的方法，該方法包含：形成溝槽在源極/汲極區域之上的層間介電質中，該源極/汲極區域包含矽(Si)、鍺(Ge)及矽鍺(SiGe)中的至少一者；沉積IV族材料以形成與在下面的該源極/汲極區域的電接觸；以及使該IV族材料與金屬原位合金化以形成該局部互連。
  17. 如申請專利範圍第16項之方法，其中，沉積該IV族材料包含由下而上沉積程序，使得該IV族材料從該源極/汲 極區域向該溝槽的頂部生長。
  18. 如申請專利範圍第16項之方法，包含使與該金屬接觸的該IV族材料退火以形成矽化物和鍺化物中的至少一者。
  19. 如申請專利範圍第16至18項中任一項之方法，其中，該溝槽具有大於5：1的高寬比。
  20. 如申請專利範圍第16至18項中任一項之方法，其中，該溝槽在其最窄點處的寬度小於50nm。
  21. 如申請專利範圍第16至18項中任一項之方法，其中，該IV族材料是Si、Ge和SiGe的其中一者。
  22. 如申請專利範圍第16至18項中任一項之方法，其中，該局部互連是包含鎳及鍺的合金。
  23. 如申請專利範圍第16至18項中任一項之方法，其中，該源極/汲極包括該IV族材料。
  24. 如申請專利範圍第16至18項中任一項之方法，還包含透過以下步驟形成該接觸：經由該溝槽將鎳層沉積到源極/汲極區域上；以該源極/汲極材料使該鎳層退火；以及 形成包括鎳及來自該源極/汲極區域之材料兩者的接觸。
  25. 一種形成局部互連的方法，該方法包含：在源極/汲極區域上沉積IV族材料以形成與該源極/汲極區域的電接觸，該源極/汲極區域包含矽(Si)、鍺(Ge)及矽鍺(SiGe)中的至少一者；以及使該IV族材料與金屬原位合金化以形成該局部互連。
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