CN111033753A - 针对锗nmos晶体管的用以减少源极/漏极扩散的经掺杂的sti - Google Patents

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Abstract

公开了集成电路晶体管结构，其在制造期间降低诸如磷或砷之类的n型掺杂剂从锗n‑MOS器件的源极区域和漏极区域到相邻的浅沟槽隔离（STI）区域中的扩散。该n‑MOS晶体管器件可以包括按原子百分比至少75％的锗。在示例实施例中，该STI在STI的与源极和/或漏极区域相邻的区域中掺杂有n型杂质，以提供掺杂剂扩散降低。在一些实施例中，该STI区域掺杂有包括浓度按原子百分比在1%至10%之间的磷的n型杂质。在一些实施例中，经掺杂的STI区域的厚度可以范围在10至100纳米之间。

Description

针对锗NMOS晶体管的用以减少源极/漏极扩散的经掺杂的STI
背景技术
半导体器件是利用半导体材料的电子属性的电子组件，所述半导体材料诸如硅（Si）、锗（Ge）和硅锗（SiGe）。场效应晶体管（FET）是一种半导体器件，其包括三个端子：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，载荷子（例如，电子或空穴）通过所述沟道从源极流到漏极。在载荷子是电子的情况下，FET称为n沟道器件，并且在载荷子是空穴的情况下，FET称为p沟道器件。用于Si、Ge和SiGe的标准掺杂剂包括用于p型（受体）掺杂剂的硼（B）和用于n型（供体）掺杂剂的磷（P）或砷（As）。一些FET具有称为主体或衬底的第四端子，其可以用于偏置（bias）晶体管。另外，金属氧化物半导体FET（MOSFET）在栅极与沟道之间包括栅极电介质。MOSFET也可以称为金属绝缘体半导体FET（MISFETS）或绝缘栅极FET（IGFET）。互补MOS（CMOS）结构使用p沟道MOSFET（p-MOS）和n沟道MOSFET（n-MOS）的组合来实现逻辑门和其他数字电路。
FinFET是围绕薄的半导体材料条带（通常称为鳍）构建的MOSFET晶体管。FinFET器件的传导沟道驻留在与栅极电介质相邻的鳍的外部部分上。具体地，电流沿着鳍的两个侧壁（垂直于衬底表面的侧）/在鳍的两个侧壁内、以及沿着鳍的顶部（平行于衬底表面的侧）流动。由于具有这样构造的传导沟道基本上沿着鳍的三个不同的外部平面区域驻留，因此这样的FinFET设计有时称为三栅极晶体管。也可获得其他类型的FinFET构造，诸如所谓的双栅极FinFET，其中传导沟道主要仅沿着鳍的两个侧壁（而不沿着鳍的顶部）驻留。
附图说明
随着以下详细描述的进行并参考附图，所要求保护的主题的实施例的特征和优点将变得显而易见，其中，相似的标号描绘相似的部分。
图1A至1B图示了根据本公开的一些实施例的形成集成电路（IC）的方法，该方法包括采用经掺杂的浅沟槽隔离（STI）区域的至少一个富锗（Ge）n-MOS晶体管，特别是以帮助防止源极/漏极（S/D）掺杂剂扩散到周围的STI材料中。
图2A至2N图示了根据一些实施例的在执行图1A至1B的方法时形成的示例IC结构。
图3A图示了根据一些实施例的沿着图2M中的平面A-A的示例横截面视图。
图3B图示了根据一些实施例的沿着图2M中的平面A-A和B-B的示例横截面视图。
图4图示了根据本公开的一些实施例的被实现有使用本文公开的技术形成的集成电路结构和/或晶体管器件的计算系统。
将通过结合本文描述的各图来阅读以下详细描述而更好地理解本实施例的这些和其他特征。在附图中，在各种图中图示的每个完全相同或几乎相同的组件可以由相似的标号来表示。为了清楚起见，可能并未在每张图中都标注出每个组件。此外，如将领会到的，各图不一定是按比例绘制的，也不意图将所描述的实施例限于所示出的特定构造。例如，虽然一些图大致指示了直线、直角和平滑表面，但是鉴于制造工艺的真实世界限制，所公开的技术的实际实施方式可能具有不那么完美的直线和直角，并且一些特征可能具有表面形貌或以其他方式而是不平滑的。仍进一步地，附图中的一些特征可以包括具有图案和/或阴影的填充，其仅被提供以帮助在视觉上区分不同特征。简而言之，提供各图仅仅是为了示出示例结构。
尽管以下的具体实施方式将在参考例证性实施例的情况下进行，但是根据本公开，其许多替换、修改和变化将是显而易见的。
具体实施方式
公开了集成电路晶体管结构，其降低了在具有富锗沟道（例如，75原子百分比或更高、最高达100原子百分比的锗浓度）的n-MOS器件的制造期间n型掺杂剂（诸如磷或砷）从源极和漏极区域到相邻的浅沟槽隔离（STI）区域中的扩散。在示例实施例中，该结构包括与源极和漏极（S/D）区域相邻的STI区域，所述STI区域掺杂有n型杂质，以有效地提供来自S/D区域的掺杂剂扩散的降低。在一些实施例中，n型杂质是磷（P），其是在形成栅极结构之后被注入到靠近源极/漏极区域的STI中的，使得栅极结构防止掺杂剂注入到STI的邻近栅极结构下方的沟道区域的区域中。在一些实施例中，注入到STI材料中的n型杂质的浓度在1至10原子百分比的范围内。在一些实施例中，STI区域的n掺杂部分到源极/漏极区域的任一侧的厚度在10纳米至100纳米的范围内。根据本公开，许多构造和工艺流程将是显而易见的。
总体概览
由于在晶体管的源极/漏极区域中维持相对较高水平的n型掺杂剂的难度，富Ge n-MOS晶体管的制造通常缺乏实用性。这主要归因于Ge的物理属性，其中，典型的n型掺杂剂（诸如磷和砷）在与半导体制造工艺相关联的高温条件下容易从富Ge的源极/漏极区域中扩散出去。例如，富Ge n-MOS器件易于使n型掺杂剂从S/D区域溢出到隔离沟槽材料中，所述隔离沟槽材料使相邻的晶体管分离并绝缘。在与半导体制造工艺相关联的高温条件下，这种溢出特别成问题。由于在金属-半导体界面处的高能势垒，所得到的晶体管器件可能表现出很差的S/D接触电阻，而由于掺杂剂从Ge材料中扩散出去而导致的低掺杂剂水平，该很差的S/D接触电阻不能通过隧穿来克服。这样的高S/D接触电阻能够导致显著的性能降级。随着晶体管器件缩小以包括较小的临界尺寸（例如，使用低于30 nm的技术以及更新的技术），由于掺杂剂扩散而导致的这些问题进一步加剧。
因此，并且根据本公开的许多实施例，提供了用于形成富Ge n-MOS晶体管的技术，所述富Ge n-MOS晶体管包括与源极和漏极（S/D）区域相邻的STI区域，所述STI区域掺杂有n型杂质，以有效地提供来自S/D区域的掺杂剂扩散的降低，如将在后文更详细地描述的那样。如基于本公开可以理解的，靠近源极/漏极区域的经掺杂的STI区域有助于抑制掺杂剂（例如，P或As）从S/D区域到相邻的STI区域中的不期望的扩散。STI掺杂剂n型杂质（例如P）提供了改善的抗扩散属性，这是因为它降低了S/D区域和STI之间的掺杂剂梯度。一般而言，经掺杂的STI区域可以有效地充当掺杂剂反射器，其中，大约相同数量的掺杂剂由于经掺杂的STI区域中的相对高浓度的掺杂剂杂质而沿相反的方向扩散（例如，从S/D区域到经掺杂的STI区域，以及从经掺杂的STI区域回到S/D区域）。例如，在一些实施例中，经掺杂的STI区域可以具有2至10倍的S/D区域的掺杂剂浓度。
在一些实施例中，在靠近源极/漏极区域的STI材料中注入的n型杂质的浓度在1至10原子百分比的范围内。在一些实施例中，STI区域的n掺杂部分到源极/漏极区域的任一侧的厚度在10纳米至100纳米的范围内。
注意，如本文中使用的，“富Ge（的）”包括按原子百分比包括超过50％的Ge的含Ge主体，其中，Ge或Si1-xGex（x > 0.5）可以掺杂有任何合适的（一种或多种）材料和/或与其他IV族元素（例如，按原子百分比最高达2％的碳和/或锡）形成合金。例如，在一些实施例中，富Ge材料可以是n型掺杂的，诸如Ge:As、Ge:P、SiGe:P（具有按原子百分比超过50％的Ge）或SiGe：As（具有按原子百分比超过50％的Ge），仅举几例。此外，在一些实施例中，富Ge材料可以包括碳和/或锡的合金，诸如Ge:C、GeSn、SiGe:C、SiGeSn、GeSn:C、SiGeSn:C。还应注意，在一些实施例中，富Ge可以包括Ge的不同的阈值浓度（按原子百分比），诸如例如，至少55％、60％、65％、70％、75％、80％、85％、90％或95％。例如，在一些应用中，可能期望其中晶体管的富Ge沟道区域包括至少80％原子百分比的Ge的实施例，或者甚至是纯Ge沟道，诸如以实现例如期望的载荷子迁移率。另外应注意，如本文描述的在给定的特征中包括富Ge材料并不排除包括除Ge以外的材料。例如，在一些实施例中，富Ge沟道区域可以包括多层结构，该多层结构包括至少一个富Ge层和至少一个非富Ge层。然而，在其他实施例中，富Ge特征具有基本上贯穿了整个该特征的富Ge材料。此外，富Ge沟道区域可以包括贯穿沟道区域的至少一部分的Ge浓度渐变（grading），使得可以存在该沟道区域的这样的一个或多个部分：其包括按原子百分比小于50％的Ge浓度，并且甚至可能根本不包括Ge含量。
此外，如本文使用的，“IV族半导体材料”（或“IV族材料”，或通常“IV”）包括至少一种IV族元素（例如，硅、锗、碳、锡），诸如硅（Si）、锗（Ge）、硅锗（SiGe）等。注意，IV族元素的合金不应与那些元素的化合物相混淆。因此，当碳与其他IV族元素中的任何形成合金时，所得合金在本文中将表示为“X:C”，其中“X”是IV族元素或合金，并且“:C”指示与碳形成合金。例如，与碳形成合金的硅在本文中可以称为Si:C（从而防止与碳化硅（SiC）相混淆），与碳形成合金的硅锗在本文中可以称为SiGe:C，与碳形成合金的锗在本文中称为Ge:C（从而防止与碳化锗（GeC）相混淆），依此类推。还应注意，可以按照期望调节IV族合金中包括的元素的分子比或原子百分比。此外应注意，本文中的“X:Z”的使用指示掺杂关系，其中“X”是通过“Z”进行掺杂的元素或合金，诸如掺杂了砷的硅锗以SiGe:As来表示，或者与碳形成合金的、掺杂了磷的硅锗以SiGe:C:P来表示，仅举几例。通常，当提及如本文描述的IV族半导体材料时（例如，Si、SiGe、Ge、SiSn、SiGeSn、GeSn、Si:C、SiGe:C、Ge:C、SiSn:C、SiGeSn:C、GeSn:C），该IV族半导体材料具有单晶（或单晶的）结构，除非另有说明，诸如例如，如本文中阐述的那样，其中可以利用多晶硅（或多晶Si）。
在一些实施例中，所述技术可以用于使众多晶体管器件受益。例如，在一些实施例中，所述技术可以用于使一个或多个n沟道晶体管器件（其中载荷子是电子）受益，诸如n沟道MOSFET（n-MOS）器件。在一些实施例中，本文描述的技术可以用于使互补晶体管电路受益，诸如CMOS电路，其中所述技术可以用于使构成给定的CMOS电路的所包括的n沟道晶体管（例如，n-MOS器件）中的一个或多个受益。仍进一步地，在一些实施例中，本文描述的技术可以用于使包括众多晶体管构造的晶体管受益，诸如平面和非平面构造，其中非平面构造可以包括鳍式或FinFET构造（例如，双栅极或三栅极）、全环栅极（GAA）构造（例如，纳米线或纳米带）、或其某种组合，仅举几例。可以从本文描述的技术中受益的其他示例晶体管器件包括例如少至单电子的量子晶体管器件。
如将进一步领会到的，本文提供的富Ge n-MOS晶体管包括一个或多个经掺杂的STI区域，所述一个或多个经掺杂的STI区域被构造成减少从源极/漏极鳍结构到STI区域的扩散，所述富Ge n-MOS晶体管也可以在同一衬底上与其他晶体管器件混杂，所述其他晶体管器件具有不含任何锗的沟道区域，诸如具有硅沟道区域、砷化镓沟道区域、砷化铟沟道区域、砷化铟镓沟道区域或组成多样的沟道区域的某种组合的晶体管。进一步要注意，一些沟道区域可以是衬底原生的（即，由衬底形成的鳍），而其他沟道区域可以被外延地提供在衬底上。
注意，如本文所使用的，表述“X包括A和B中的至少一个”是指X可以包括例如仅仅A、仅仅B或A与B二者。为此，除非明确如此阐述，否则包括A和B中的至少一个的X不应被理解为X必需A和B中的每一个。例如，表述“X包括A和B”是指明确地包括A和B的X。此外，在X中包括那些项目“中的至少一个”的情况下，对于大于2的任何数量的项目都是如此。例如，如本文中使用的，表述“X包括A、B和C中的至少一个”是指X可以包括仅A、仅B、仅C、仅A和B（而不包括C）、仅A和C（而不包括B）、仅B和C（而不包括A）、或者包括A、B和C中的每一个。即使A、B或C中的任何恰巧包括多种类型或变化也依然如此。为此，除非明确如此阐述，否则包括A、B和C中的至少一个的X不应被理解为X必需A、B和C中的每一个。例如，表述“X包括A、B和C”是指明确地包括A、B和C中的每一个的X。同样，表述“被包括在A和B中的至少一个中的X”是指X可以被包括在例如仅A中、仅B中或在A和B二者中。如将领会到的，上述关于“X包括A和B中的至少一个”的讨论在此等同地适用。
本文提供的技术和结构的使用可以是能使用以下工具检测到的，诸如：电子显微镜，包括扫描/透射电子显微镜（SEM/TEM）、扫描透射电子显微镜（STEM）、纳米束电子衍射（NBD或NBED）、以及反射电子显微镜（REM）；组成绘制（composition mapping）；X射线晶体学或衍射（XRD）；能量色散X射线光谱学（EDS）；二次离子质谱（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探针成像或断层扫描；局部电极原子探针（LEAP）技术；3D断层扫描；或者高分辨率物理或化学分析，仅举几个合适的示例分析工具。特别地，在一些实施例中，这样的工具可以指示集成电路（IC）包括至少一个富Ge n-MOS晶体管，所述至少一个富Ge n-MOS晶体管包括掺杂有n型杂质的STI区域，如本文描述的那样。例如，在一些这样的实施例中，可以通过观察到（例如，经由SEM/TEM）P存在于与一个或多个S/D区域相邻的STI区域中而检测到所述技术。在一些实施例中，可以基于从中得到的益处来检测本文描述的技术和结构，诸如通过观察到未展现出由于到相邻的STI区域中的扩撒而导致的降低的掺杂剂水平（例如，P或As）的富Ge n-MOS源极/漏极鳍结构，这是如本文描述的STI掺杂的结果（例如，与不采用本文描述的技术的富Ge n-MOS晶体管相比）。因此，在一些实施例中，本文描述的技术可以使得能够利用低于30 nm的技术以及更新的技术来形成性能增强的富Ge晶体管器件，这也可以被检测和测量到。根据本公开，许多构造和变化将是显而易见的。
方法和架构
图1（1A和1B）图示了根据本公开的一些实施例的形成集成电路（IC）的方法100，该集成电路包括采用掺杂有n型杂质的STI区域的至少一个富Ge n-MOS晶体管，特别是为了帮助防止或以其他方式抑制S/D掺杂剂扩散到相邻的隔离区域或所谓的STI区域中。图2A-N图示了根据一些实施例的在执行图1的方法100时形成的示例IC结构。为了便于例示，本文主要在形成鳍式或FinFET晶体管构造（例如，三栅极晶体管构造）的上下文中描绘和描述图2A-N的结构。然而，在一些实施例中，如基于本公开可以理解的，所述技术可以用于形成具有任何合适的几何形状或构造的晶体管。还应注意，主要在形成金属氧化物半导体场效应晶体管（MOSFET）的上下文中描绘和描述了所述技术和结构。然而，除非另有说明，否则本公开不旨在限于此。还应注意，方法100包括主要路径，该主要路径图示了根据一些实施例可以采用的后栅极晶体管制造工艺流程。然而，在其他实施例中，可以替代地采用栅极优先工艺流程，如本文将描述的那样（并且其在图1中用替换的栅极优先流程100'指示符图示出）。根据本公开，许多变化和构造将是显而易见的。
根据一些实施例，图1的方法100（现在参考图1A）包括在衬底上图案化102硬掩模，诸如在图2A的衬底200上图案化硬掩模210a，以形成图2B的示例结构210b。在一些实施例中，如根据本公开将显而易见的，可以使用任何合适的技术将硬掩模210a沉积或以其他方式形成在衬底200上。例如，可以使用化学气相沉积（CVD）、原子层沉积（ALD）、物理气相沉积（PVD）、旋涂处理和/或任何其他合适的工艺来在衬底200上毯式沉积或以其他方式生长硬掩模210，以在衬底200上形成硬掩模210a。在一些情况下，可以在沉积硬掩模210a材料之前处理（例如，经由化学处理、热处理等）要在其上沉积硬掩模210a的衬底200的顶表面。在被毯式形成在衬底200上之后，硬掩模210a然后可以使用任何合适的技术（诸如一种或多种光刻和蚀刻工艺）而被图案化，例如以产生结构210b。硬掩模210a可以包括任何合适的材料，诸如例如，氧化物材料、氮化物材料和/或任何其他合适的掩蔽材料。特定的氧化物和氮化物材料可以包括氧化硅、氧化钛、氧化铪、氧化铝、氮化硅和氮化钛，仅举几例。在一些情况下，例如，可以基于衬底200的材料来选择硬掩模210a的材料。
在一些实施例中，衬底200可以是：块状衬底，其包括IV族半导体材料（例如，Si、Ge、SiGe）、III-V族半导体材料（例如，GaAs、GaAsSb、GaAsIn）和/或如根据本公开将显而易见的（一种或多种）任何其他合适的材料；绝缘体上X（XOI）结构，其中X是上述材料（例如，IV族和/或III-V族半导体材料）之一，并且绝缘体材料是氧化物材料或电介质材料或某其他电绝缘材料，使得XOI结构在两个半导体层之间包括电绝缘材料层；或者，某其他合适的多层结构，其中顶层包括上述半导体材料（例如，IV族和/或III-V族半导体材料）之一。本文中对“IV族半导体材料”（或“IV族材料”或通常“IV”）的使用包括至少一种IV族元素（例如硅、锗、碳、锡），诸如硅（Si）、锗（Ge）、硅锗（SiGe）等。本文中对“III-V族半导体材料”（或“III-V族材料”或通常“III-V”）的使用包括至少一种III族元素（例如铝、镓、铟）和至少一种V族元素（例如氮、磷、砷、锑、铋），诸如砷化镓（GaAs）、砷化铟镓（InGaAs）、砷化铟铝（InAlAs）、磷化镓（GaP）、锑化镓（GaSb）、磷化铟（InP）等。注意，例如，III族也可以称为硼族或IUPAC第13族，IV族也可以称为碳族或IUPAC第14族，并且V族也可以称为氮家族或IUPAC第15族。在一些实施例中，衬底200可以包括要用在一个或多个晶体管的沟道区域中的富Ge材料。
在一些实施例中，衬底200可以掺杂有任何合适的n型和/或p型掺杂剂。例如，在硅衬底的情况下，可以使用合适的受体（例如硼）对硅进行p型掺杂，或者使用合适的供体（例如磷、砷）对硅进行n型掺杂，仅举几例。然而，在一些实施例中，例如，衬底200可以是未经掺杂的/固有的或相对最低限度地掺杂的（诸如包括每立方厘米小于1E16个原子的掺杂剂浓度）。在一些实施例中，如根据本公开将显而易见的，衬底200可以包括由米勒指数（100）、（110）或（111）或其等价物描述的表面晶体取向。尽管在该示例实施例中，为了便于图示，衬底200被示出为具有与后续结构中示出的其他层类似的厚度（Y轴方向上的尺寸），但是在一些情况下，衬底200可以比其他层厚得多，诸如具有在例如50至950微米范围内的厚度，或如根据本公开将显而易见的任何其他合适的厚度。在一些实施例中，衬底200可以用于一个或多个其他IC器件，诸如各种二极管（例如，发光二极管（LED）或激光二极管）、各种晶体管（例如，MOSFET或TFET）、各种电容器（例如，MOSCAP）、各种微机电系统（MEMS）、各种纳米机电系统（NEMS）、各种射频（RF）器件、各种传感器或任何其他合适的半导体或IC器件，这取决于最终用途或目标应用。相应地，在一些实施例中，如根据本公开将显而易见的，本文描述的结构可以被包括在片上系统（SoC）应用中。
根据一些实施例，图1的方法100继续以执行104浅沟槽凹陷（STR）蚀刻，以从衬底200形成鳍202，从而形成图2C中示出的所得示例结构。在一些实施例中，例如，用于形成沟槽215和鳍202的STR蚀刻104可以包括任何合适的技术，诸如各种掩蔽工艺以及湿法和/或干法蚀刻工艺。在一些情况下，STR蚀刻104可以原位/在没有空气中断的情况下执行，而在其他情况下，STR蚀刻104可以例如非原位地执行。如基于本公开可以理解的，沟槽215可以被形成为具有变化的宽度（在X轴方向上的尺寸）和深度（在Y轴方向上的尺寸）。例如，可以执行多个硬掩模图案化102和蚀刻104工艺以实现鳍202之间的沟槽215中的变化的深度。鳍202可以被形成为具有变化的宽度Fw（在X轴方向上的尺寸）和高度Fh（在Y轴方向上的尺寸）。注意，尽管硬掩模结构210b仍然存在于图2C的示例结构中，但是在一些情况下，由于它们可能例如在STR蚀刻期间已经被消耗掉了，因此它们不必是这种情况。此外注意，尽管为了便于描绘将鳍202示出为本质上相对矩形（具有直的侧面和平坦的顶部），但实际上，鳍可以包括其中鳍的顶部比鳍的基部更窄的逐渐变细的轮廓（如在垂直于鳍截取的横截面中看到的）。此外，鳍的最顶部可能是圆形的，而不是平坦的。将领会到许多其他真实世界的几何形状。
在一些实施例中，鳍宽度Fw（水平或X轴方向上的尺寸）可以是在例如2至400 nm的范围内（或在2至10、2至20、2至50、2至100、2至200、4至10、4至20、4至50、4至100、4至200、4至400、5至20、10至20、10至50、10至100、10至200、10 至400、50至100、50至200、50至400、100至400 nm的子范围内，或任何其他子范围），或如根据本公开将显而易见的任何其他合适的值或范围。在一些实施例中，鳍高度Fh（在竖直或Y轴方向上的尺寸）可以是在例如4至800 nm的范围内（或在4至10、4至20、4至50、4至100、4至200、4至400、10至20、10至50、10至80、10至100、10至200、10 至400、10至800、50至100、50至200、50至400、50至800、100至400、100至800、400至800 nm的子范围内，或任何其他子范围），或如根据本公开将显而易见的任何其他合适的值或范围。在一些实施例中，鳍高度Fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800 nm高，或如根据本公开将显而易见的任何其他期望的高度。在一些实施例中，鳍的高度与宽度之比（Fh:Fw）可以大于1，诸如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或者大于任何其他合适的阈值比，如根据本公开将显而易见的。注意，为了便于图示，在该示例结构中，沟槽215和鳍202均被示出为具有基本相同的大小和形状；然而，本公开不旨在限于此。例如，在一些实施例中，鳍202可以被形成为具有变化的高度Fh、变化的宽度Fw、变化的起始点（或变化的起始高度）、变化的形状和/或任何其他合适的变化，如根据本公开将显而易见的。此外，沟槽215可以被形成为具有变化的深度、变化的宽度、变化的起始点（或变化的起始深度）、变化的形状和/或任何其他合适的变化，如根据本公开将显而易见的。此外注意，尽管为了便于图示在图2C的示例结构中示出了四个鳍202，但是可以形成任何数量的鳍，诸如一个、两个、三个、五个、十个、数百个、数千个、数百万个等等，如基于本公开可以理解的。图2D图示了图2C中示出的示例结构的横截面（二维）视图以供参考。
根据一些实施例，图1的方法100继续以沉积106浅沟槽隔离（STI）材料220，以形成图2E的示例所得结构。STI材料220的沉积106可以包括任何合适的沉积技术，诸如本文描述的那些（例如，CVD、ALD、PVD）或任何其他合适的沉积工艺。在一些实施例中，STI材料220（其可以称为STI层或STI结构）可以包括任何合适的电绝缘材料，诸如一种或多种电介质、氧化物（例如，二氧化硅）和/或氮化物（例如，氮化硅）材料。在一些实施例中，可以基于衬底200的材料来选择STI层220的材料。例如，在Si衬底的情况下，STI材料可以被选择为二氧化硅或氮化硅，仅举几例。根据一些实施例，图1的方法100进一步继续以平坦化/抛光108所述结构，以形成图2F的示例所得结构。在形成STI材料220之后执行的（一个或多个）平坦化和/或抛光工艺可以包括任何合适的技术，诸如例如化学机械平坦化/抛光（CMP）工艺。注意，在该示例实施例中，通过该平坦化去除了硬掩模210b。在其他实施例中，可以保留硬掩模210b。
图1的方法100继续以凹陷110原生鳍材料202。在要去除鳍202并用置换半导体材料来置换鳍202（例如，所述置换半导体材料要用在一个或多个晶体管器件的沟道区域中）的实施例中，图2F的结构使得能够进行这样的处理。例如，从图2F的结构继续到图2G的结构，可以使用选择性蚀刻工艺来凹陷或去除鳍202（例如，对于给定的蚀刻剂，对于STI层220的绝缘体材料选择性地去除鳍202的半导体材料），以在STI材料220之间形成鳍状沟槽209，在其中可以沉积/生长置换半导体材料（例如，使用任何合适的技术，诸如CVD、金属有机CVD（MOCVD）、ALD、分子束外延（MBE）、PVD）。蚀刻的深度可以在一个实施例与下一实施例之间变化。在所示实施例中，留下了原生鳍的一部分，以便提供可以在其上沉积置换鳍材料的基座或鳍根207。在其他实施例中，原生鳍可以被完全去除，以便与衬底200的顶表面齐平以不提供基座或鳍根，或者甚至低于衬底200的顶表面以提供倒置的基座或鳍根。
图1的方法100继续以沉积112置换半导体鳍材料。例如，图2H图示了根据一些实施例的凹陷和置换处理，以形成置换材料鳍230。置换鳍230（以及一般而言所形成的任何置换鳍）可以包括任何合适的半导体材料（例如，IV和/或III-V族半导体材料）。例如，可以通过以下方式来形成包括SiGe或Ge的置换鳍：在这样的处理期间去除原生的Si鳍并用SiGe或Ge材料来置换它们，仅举几例。另外，置换鳍230可以包括任何合适的n型或p型掺杂剂，或者是未经掺杂的或轻度掺杂的。在一些实施例中，可以使用替换的处理来形成置换材料鳍（诸如图2H的置换鳍230）。例如，在一些实施例中，可以通过在衬底上毯式生长置换材料（例如，使用外延沉积处理）并然后将置换材料图案化为置换材料鳍来形成置换材料鳍，以提供示例替换方案。注意，置换鳍230被图示为具有图案/阴影，这仅是为了有助于在视觉上标识该特征。在任何此类情况下，可以对所得结构进行平坦化以提供相对平坦的顶表面，如图2H中大致示出的。
根据一些实施例，图1的方法100继续以凹陷114鳍之间的STI材料220，如图2I中所示，以使鳍230的至少一部分231从STI平面露出（exude），从而形成图2I中所示的所得示例结构。可以使用任何合适的技术来执行凹陷114，诸如使用允许相对于鳍230的材料选择性地凹陷STI材料220的一种或多种湿法和/或干法蚀刻工艺，和/或任何其他合适的处理，如根据本公开将显而易见的。如基于本公开可以理解的，鳍230的暴露部分231可以用于提供一个或多个晶体管的沟道区域，使得鳍部分231（在执行了凹陷114之后的鳍230的在STI层220的顶平面上方的部分）在本文中可以称为例如沟道部分。更具体地，在随后要形成的栅极结构之下的鳍部分231通常称为沟道部分，其中源极和漏极区域要被形成在该沟道部分的任一侧，使得沟道在源极与漏极区域之间。此外，鳍230的在STI层220的顶平面下方的部分被指示为部分232，其中，这样的部分可以称为例如下沟道部分。
如图2I中所示，鳍230的露出STI层220的顶平面上方的部分231具有被指示为Fh的鳍高度，其可以是在例如4至800 nm的范围内（例如，在4至10、4至20、4至50、4至100、4至200、4至400、10至20、10至50、10至80、10至100、10至200、10 至400、10至800、50至100、50至200、50至400、50至800、100至400、100至800、400至800 nm的子范围内，或任何其他子范围），或如根据本公开将显而易见的任何其他合适的值或范围。在一些特定实施例中，鳍高度Fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800 nm高。还应注意，在采用平面晶体管构造的实施例中，由于例如可以如图2H中所示使用半导体主体230的顶表面来形成晶体管，因此不需要执行凹陷工艺114。
注意，在图2I的示例实施例中，所有鳍都被示为被置换；然而，本公开不旨在限于此。在一些实施例中，如图2J中图示的，可以置换仅子集（例如，使得一些置换鳍230可用于后续处理，而一些原生鳍202保留用于后续处理）。图2J'以透视图图示了这一点。
此外，在一些实施例中，可以通过针对每个置换鳍子集处理掩蔽掉不要处理的区域来执行凹陷和置换工艺期望的次数，以形成期望数量的置换鳍子集。例如，这在图2K中图示出，其中示出了两个不同的置换鳍集合230和240。在一些这样的实施例中，可以为n沟道晶体管形成置换鳍的第一子集（例如，其中选择第一置换材料以增加电子迁移率），并且可以为p沟道晶体管形成置换鳍的第二子集（例如，其中选择第二置换材料以增加空穴迁移率）。因此，例如，原生鳍202中的一些被去除并用第一材料230（例如，富Ge材料）来置换，并且其他的原生鳍202被去除并用第二材料240（例如，III-V材料）来置换。图2K'以透视图图示了这一点。在一些实施例中，如后文针对方法100的框120描述的，在掺杂了STI区域之后执行鳍的去除以及用富Ge材料对鳍的置换，以抑制S/D掺杂剂扩散到STI区域中。
仍进一步地，在一些实施例中，可以形成多层置换鳍，以使得能够随后在一个或多个晶体管的沟道区域中形成纳米线或纳米带，其中，所述多层置换鳍中的一些层是牺牲性的并且旨在经由选择性蚀刻被去除（例如，在置换栅极处理期间）。如将显而易见的，可以使用许多这样的鳍置换方案。
根据一些实施例，图1的方法100（现在参考图1B）继续以可选地形成116虚设栅极堆叠（dummy gate stack），以形成图2L的示例所得结构。回想一下，本文主要是在后栅极晶体管制造工艺流程的上下文中描述方法100，其中，处理包括形成虚设栅极堆叠，执行S/D处理，并然后在已处理了S/D区域之后形成最终栅极堆叠。然而，在其他实施例中，可以使用栅极优先工艺流程来执行所述技术。在这样的示例情况下，将不执行工艺116（形成虚设栅极堆叠），因此，在一些实施例中（诸如采用栅极优先工艺流程的那些），工艺116可以是可选的。这反映为执行122最终栅极堆叠处理的替换位置，其在图1中被示出为可选的栅极优先流程100'，其中在采用栅极优先工艺流程的实施例中，执行122最终栅极堆叠处理将替代地在例如框116的位置处发生。然而，方法100的描述将继续使用后栅极工艺流程，以允许充分地描述这样的流程（其通常包括附加处理）。
在该示例实施例中，继续以形成116虚设栅极堆叠，这样的虚设栅极堆叠（如果采用的话）可以包括虚设栅极电介质242和虚设栅电极244，从而形成图2L的示例所得结构。在该示例实施例中，可以使用虚设栅极电介质242（例如，虚设氧化物材料）和虚设栅电极244（例如，虚设多晶硅材料）用于置换栅极工艺。注意，栅极间隔部250也被形成在了虚设栅极堆叠的任一侧上，并且这样的栅极间隔部250可以用于例如帮助确定沟道长度和/或帮助进行置换栅极工艺。如基于本公开可以理解的，虚设栅极堆叠（和栅极间隔部250）可以帮助限定每个晶体管器件的源极/漏极（S/D）区域和沟道区域，其中沟道区域在虚设栅极堆叠下方（因为它将位于最终栅极堆叠的下方），并且S/D区域位于沟道区域的任一侧并与之相邻。注意，由于正在形成鳍式晶体管的上下文中描述IC结构，因此最终栅极堆叠也将与鳍的任一侧相邻，这是因为在采用鳍式（例如，FinFET）构造的实施例中，栅极堆叠将沿着鳍式沟道区域的顶部和相对的侧壁驻留。
虚设栅极堆叠的形成可以包括：沉积虚设栅极电介质材料242和虚设栅电极材料244；图案化虚设栅极堆叠；沉积栅极间隔部材料250；以及执行间隔部蚀刻，以形成例如图2L中所示的结构。栅极间隔部250可以包括任何合适的材料，诸如任何合适的电绝缘体、电介质、氧化物（例如，氧化硅）和/或氮化物（例如，氮化硅）材料，如根据本公开将显而易见的。注意，在一些实施例中，如前所述，本文描述的技术不必包括形成虚设栅极堆叠，使得可以在第一实例中形成最终的栅极堆叠。无论如何，如根据本公开将显而易见的，最后结构将包括最终的栅极堆叠。还应注意，在一些实施例中，例如，可以在虚设栅极堆叠上形成硬掩模（其可以也被形成在栅极间隔部250上或者可以不被形成在其上），以在随后的处理期间保护虚设栅极堆叠。硬掩模210的先前相关描述可等同地适用于这样的硬掩模特征（如果采用的话）。
根据一些实施例，图1的方法100继续以执行STI区域的掺杂118，以形成图2L'的示例所得结构。诸如P或As的n型掺杂剂被注入到邻近将变为富Ge S/D区域的鳍230的区域的STI区域212中。n型杂质是在形成栅极结构之后注入到STI区域212中的，使得栅极结构防止掺杂剂注入到STI的与栅极结构下方的沟道区域相邻的区域中。如基于本公开可以理解的，在STI区域中引入n型掺杂剂有助于抑制（后续将创造的）S/D区域中的n型掺杂剂或杂质（例如，P或As）不期望地扩散到相邻的STI区域中，尤其是在n型富Ge n-MOS器件的上下文中。尽管图2L'中的图示仅示出了与单个鳍230相邻的一对经掺杂的STI区域212的一个示例，但是本公开并不旨在限于此。可以采用经掺杂的STI区域212来限制来自任何数量的S/D区域的不期望的扩散。在一些实施例中，在靠近源极/漏极区域处注入到STI材料中的n型杂质的浓度在1至10原子百分比的范围内。在一些实施例中，n掺杂STI区域的厚度（在图2L'中被示为沿X轴方向的w）在10纳米至100纳米的范围内。注意，并非所有的STI区域都必须进行掺杂；相反，仅与源极区域的任一侧和漏极区域的任一侧相邻的部分进行掺杂。在一些实施例中，可以采用图案化的掩蔽层（例如，旋涂或硬掩膜）来限定要被注入的区域。
一般而言，经掺杂的STI区域212可以是减少或抑制S/D掺杂剂减损的任何材料或组成，若不如此，原本将会允许S/D掺杂剂比其被补充的速度更快地离开S/D。由于原本将会离开S/D区域并移动到邻近的未经掺杂的STI区域220中的掺杂剂（尤其是在n型富Ge沟道器件的上下文中）不再可用于激活S/D中的自由电子并因此导致器件性能降级，因此经掺杂的STI区域212提供了益处。在一些实施例中，与n型Ge S/D相邻的经掺杂的STI区域212中的掺杂剂的浓度将超过每立方厘米2E21个磷和砷原子。在没有经掺杂的STI区域212的情况下，该浓度可与从Ge S/D到相邻的未经掺杂的STI区域的无意的n型掺杂剂扩散区分开，其中，磷和砷原子的浓度将从大约每立方厘米7E20个原子的峰值逐渐下降。
根据一些实施例，图1的方法100继续以执行120源极/漏极（S/D）区域处理，以形成图2L'''的示例所得结构。S/D区域处理120可以包括蚀刻和置换工艺，其中，通过选择性蚀刻（或任何其他合适的蚀刻方案）的方式在S/D区域中去除置换鳍230的部分，从而产生图2L''的示例结构。将领会到的是，尽管图2L''将占据源极/漏极区域的全部置换材料示出为被去除，但是在一些实施例中，该工艺可以仅去除置换材料的一部分。在仍其他实施例中，该工艺可以去除源极/漏极中的全部置换材料以及原生选择鳍的一部分。
在该示例实施例中，该工艺可以继续以进行期望的S/D材料的外延沉积，从而形成块状S/D区域261，从而产生图2L'''的示例结构。在一些实施例中，可以使用任何合适的技术来形成S/D区域261，诸如本文描述的沉积工艺（例如，CVD、ALD、PVD、MBE）中的一种或多种，和/或任何其他合适的工艺，如根据本公开将显而易见的。在一些这样的实施例中，可以使用选择性沉积工艺来形成S/D区域261，例如，使得特征的材料仅或大体上仅从暴露的半导体材料生长（或仅以单晶结构生长），如基于本公开可以理解的。在其他实施例中，S/D区域261是鳍（202、230、240）的注入掺杂部分。
注意，为了便于描述，在本文中这样指代S/D区域261，但是每个S/D区域可以是要么源极区域要么漏极区域，使得对应的S/D区域（在沟道区域的另一侧上，并且因此在虚设栅极堆叠的另一侧上）是源极区域和漏极区域中的另一个，从而形成源极和漏极区域对。例如，如图2L'''中所示，存在四个沟道区域和四个对应的S/D区域261对。
在一些实施例中，如根据本公开将显而易见的，S/D区域261可以包括任何合适的半导体材料，诸如单晶IV族半导体材料。例如，给定的S/D区域可以包括Si、Ge、Sn和C中的至少一种。在一些实施例中，给定的S/D区域可以包括或可以不包括n型和/或p型掺杂剂（诸如在本文描述的方案之一中）。当存在时，掺杂剂可以例如以每立方厘米1E17至5E21个原子的范围或更高的浓度而被包括。在一些实施例中，给定的S/D区域可以包括特征内的一种或多种材料的浓度渐变（例如，增大和/或减小），诸如例如，半导体材料组分浓度的渐变和/或掺杂剂浓度的渐变。例如，在一些这样的实施例中，可以使包括在给定的S/D区域中的掺杂剂浓度渐变，使得其在对应的沟道区域附近较低并且在对应的S/D接触部附近较高，这可以使用任何合适的处理来实现，诸如调整反应剂流中的掺杂剂的量（例如，在原位掺杂方案期间），仅举几例。在一些实施例中，给定的S/D 261区域可以包括多层结构，该多层结构包括至少两个组成不同的材料层。例如，在费米场FET（FFFET）器件的情况下，根据一些实施例，源极区域可以包括多层结构，该多层结构包括p型掺杂区域和n型掺杂区域。在一些实施例中，给定的S/D区域261可以被升高，使得其（例如，在竖直或Y轴方向上）延伸得比对应的沟道区域更高。
在一些实施例中，取决于所使用的形成工艺，S/D区域261可以具有不同的形状和构造，如根据本公开将显而易见的。例如，在图2L'''的示例结构中，S/D区域包括三维菱形形状，如图所示，两个顶表面是刻面的（faceted）（例如，具有{111}刻面）。根据一些实施例，可以形成其他示例结构，包括圆的（或弯曲的）和未刻面的顶部，并且圆的或弯曲的S/D区域可以在X轴方向上延伸超过下面的下鳍部分。如基于本公开可以理解的，包括任何形状（诸如S/D区域261的菱形形状，或圆形形状）的S/D区域都可以受益于本文描述的技术。
在一些实施例中，对应的S/D区域对中的S/D区域之一（诸如虚设栅极堆叠的一侧上的区域261）可以与该对中的另一S/D区域（诸如该虚设栅极堆叠的相对侧上的区域261）分离地进行处理，使得对应的S/D对可以包括不同的材料、掺杂剂类型、掺杂剂浓度、大小、形状和/或任何其他合适的差异，如基于本公开可以理解的。例如，在TFET器件的情况下，S/D区域之一可以包括n型掺杂的半导体材料，并且S/D区域中的另一个可以包括p型掺杂的半导体材料，仅举示例情况，使得n型S/D区域可以与p型S/D区域分离地处理。可以使用任何合适的技术来实现该分离处理，诸如例如，掩蔽掉不要处理的S/D区域以允许处理其他S/D区域，并然后掩蔽掉所述其他S/D区域以允许处理最初被掩蔽掉的S/D区域。在一些实施例中，给定的S/D区域可以包括与对应的/相邻的沟道区域相同或相似（例如，相差1％以内）的材料组成（诸如均包括相同的富Ge材料）。然而，在其他实施例中，例如，给定的S/D区域可以包括相对于对应的/相邻的沟道区域不同的材料组成（例如，至少相差1%、2%、3%、4%、5%或10％）。
根据一些实施例，图1的方法100继续以执行122最终的栅极堆叠处理，以形成图2M的示例所得结构。如图2M中所示，在该示例实施例中，所述处理包括在图2L'''的结构上沉积层间电介质（ILD）层270，然后进行平坦化和/或抛光（例如，CMP）以显露出虚设栅极堆叠。注意，ILD层270可以包括多层结构，即使其被图示为单层。此外注意，在一些情况下，ILD层270和STI材料220可以不包括如图2M中所示的明显界面，特别是在例如ILD层270和STI材料220包括相同的电介质材料的情况下（例如，在二者都包括二氧化硅的情况下）。一般而言，如根据本公开将显而易见的，ILD层270可以包括任何期望的电绝缘体、电介质、氧化物（例如，氧化硅）和/或氮化物（例如，氮化硅）材料。
在该示例实施例中，栅极堆叠处理继续以去除虚设栅极堆叠（包括虚设栅极244和虚设栅极电介质242），以允许形成最终的栅极堆叠。回想一下，在一些实施例中，可以使用栅极优先流程来执行包括栅极电介质282和栅电极284的最终栅极堆叠的形成。在这样的实施例中，可以替换地在框116处执行最终的栅极堆叠处理，而不是形成虚设栅极堆叠。然而，在该示例实施例中，使用后栅极流程（也称为置换栅极或置换金属栅极（RMG）工艺）来形成最终的栅极堆叠。不管采用栅极优先处理还是后栅极处理，最终的栅极堆叠都可以包括如图2M中所示并在本文中描述的栅极电介质282和栅电极284。
注意，当去除虚设栅极时，暴露鳍202（或置换鳍230、240）的沟道区域，所述区域是被虚设栅极堆叠所覆盖的鳍的部分，以允许对那些沟道区域进行任何期望的处理。对给定的沟道区域的这样的处理可以包括各种不同的技术，诸如去除并用置换材料置换沟道区域、按需掺杂沟道区域、针对全环栅极（GAA）晶体管构造将沟道区域形成为一个或多个纳米线（或纳米带）、包覆沟道区域、清洁/抛光沟道区域、和/或任何其他合适的处理，如根据本公开将显而易见的。
在一些实施例中，晶体管器件的给定沟道区域可以包括单晶富Ge IV族半导体材料，诸如具有按原子百分比超过50％的Ge的单晶Ge或单晶SiGe，和/或任何其他合适的材料，如根据本公开将显而易见的。一般而言，给定的沟道区域可以包括硅（Si）和锗（Ge）中的至少一种，仅举几例。在一些实施例中，沟道区域可以是轻度掺杂的（例如，掺杂有任何合适的n型和/或p型掺杂剂）、或者固有的/未经掺杂的（或名义上是未经掺杂的，其掺杂剂浓度小于每立方厘米1E16个原子），这取决于具体构造。在一些实施例中，给定的沟道区域可以包括特征内的一种或多种材料的浓度渐变（例如，增大和/或减小），诸如例如，半导体材料组分浓度的渐变和/或掺杂剂浓度的渐变。在一些实施例中，给定的沟道区域可以包括多层结构，该多层结构包括至少两个组成上不同的材料层。如基于本公开可以理解的，在该示例实施例中，沟道区域至少在栅极堆叠下方。例如，在鳍式晶体管构造的情况下，由于堆叠形成在半导体主体或鳍的顶部和相对侧上，因此沟道区域可以在栅极堆叠下方和之间。然而，如果将晶体管器件倒置并结合到将成为最终衬底的结构上，则沟道区域可以在栅极上方。因此，根据一些实施例，一般而言，栅极结构和沟道区域可以包括贴近的关系，其中栅极结构在沟道区域附近，使得其可以以电学方式对沟道区域施加控制。此外，在纳米线（或纳米带或GAA）晶体管构造的情况下，栅极堆叠可以完全环绕沟道区域中的每个纳米线/纳米带（或至少大体上环绕每个纳米线，诸如环绕每个纳米线的至少70%、80%或90%）。仍进一步地，在平面晶体管构造的情况下，栅极堆叠可以简单地在沟道区域上方。
注意，诸如例如在图2M中可以看到的，S/D区域261与对应的沟道区域的任一侧相邻。还应注意，使用本文描述的技术形成的晶体管的构造/几何形状可能主要是基于该晶体管的相应沟道区域的形状而描述的。例如，纳米线（或纳米带或GAA）晶体管之所以可以这样称呼，是由于它在该晶体管的沟道区域中包括一个或多个纳米线（或纳米带），并且是由于栅极堆叠（包括栅极）围绕（或至少大体上围绕）每个纳米线（或纳米带）。然而，可以基于源极、沟道和漏极区域的掺杂和/或操作方案来描述晶体管类型（例如，MOSFET、TFET、FFFET或其他合适的类型），并且因此那些相应的区域可以用于例如确定给定晶体管的类型或分类。例如，MOSFET和TFET晶体管在结构上可能非常相似（或相同），但它们包括不同的掺杂方案（例如，用于MOSFET的p-p或n-n的源极-漏极掺杂方案，对比用于TFET的p-n或n-p的源极-漏极掺杂方案）。
根据一些实施例，继续以执行122最终的栅极堆叠处理，在去除了虚设栅极并且执行了任何期望的沟道区域处理之后，然后可以形成最终的栅极堆叠。在该示例实施例中，最终的栅极堆叠包括栅极电介质282和栅电极284，如图2M中所示。栅极电介质282可以包括任何合适的电介质（诸如二氧化硅和/或高k电介质材料），如根据本公开将显而易见的。高k电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化铝镧、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅，仅举几例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质282执行退火工艺以改善其质量。栅电极284可以包括各种各样的材料，诸如例如，各种合适的金属或金属合金，诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）和碳化物及其氮化物。在一些实施例中，栅极电介质282和/或栅电极284可以包括例如两个或更多个材料层的多层结构。例如，在一个实施例中，栅极电介质包括在沟道区域上的第一二氧化硅层和在第一层上的第二氧化铪层。该栅电极可以包括例如金属栓状物以及一个或多个功函数层、电阻减小层和/或阻挡层。在一些实施例中，栅极电介质282和/或栅电极284可以包括在（一个或多个）特征的至少一部分中的一种或多种材料的含量/浓度的渐变（例如，增大和/或减小）。注意，尽管在图2M的示例实施例中，栅极电介质282仅被示出在栅电极284下方，但是在其他实施例中，栅极电介质282也可以存在于栅电极284的一侧或两侧上，使得栅极电介质282（在横截面轮廓上）是u形的，也可以例如在栅电极284与栅极间隔部250中的一个或两个之间。根据本公开，许多不同的栅极堆叠构造将是显而易见的。
根据一些实施例，图1的方法100继续以执行124 S/D接触部处理，以形成图2M的示例所得结构。在该示例实施例中，S/D接触部处理124首先包括在S/D区域261上方形成S/D接触部沟槽290，如图2M中所示。在一些这样的实施例中，可以使用任何合适的技术来形成接触部沟槽290，诸如执行一个或多个湿法和/或干法蚀刻工艺以去除如所示的ILD层270的部分，和/或任何其他合适的处理，如根据本公开将显而易见的。这样的蚀刻处理可以称为S/D接触部沟槽蚀刻处理，或者简称为接触部沟槽蚀刻处理。此外，在一些这样的实施例中，例如，可以首先对ILD进行图案化，使得例如掩蔽掉不要经由接触部沟槽蚀刻处理去除的区域。在一些实施例中，可以在执行接触部沟槽蚀刻处理之前已在S/D区域261上形成一个或多个蚀刻停止层，以有助于该处理的可控制性（例如，以帮助停止蚀刻，以有助于防止蚀刻以不期望的方式消耗S/D区域261的材料）。在一些这样的实施例中，（一个或多个）蚀刻停止层可以包括与ILD 270材料相异的绝缘体材料（例如，以提供相对蚀刻选择性）和/或对于接触部沟槽蚀刻可恢复的材料，诸如基于碳的蚀刻停止层（例如，其中碳浓度在1%至80％的范围内）。
根据一些实施例，从图2M的示例结构继续，接触部处理124包括在相应的S/D区域261上方形成S/D接触部291。在图2M的示例结构中，可以理解的是，S/D接触部291电连接到S/D区域261，并且在一些情况下，它们也可以与那些S/D区域261物理接触。在一些实施例中，可以使用任何合适的技术来形成S/D接触部291，诸如在接触部沟槽290中沉积金属或金属合金（或其他合适的导电材料）。在一些实施例中，S/D接触部291的形成可以包括例如硅化、锗化和/或退火工艺，其中例如可以在形成块状接触部金属结构之前执行这样的处理以形成介于中间的接触层。在一些实施例中，S/D接触部291可以包括铝或钨，尽管可以使用任何合适的传导金属或合金，诸如例如，银、镍-铂或镍-铝。通常，在一些实施例中，S/D接触部291中的一个或多个可以包括例如降低电阻的金属和接触栓金属，或者仅包括接触栓。示例性的降低接触电阻的金属包括例如镍、铝、钛、镍-铂、或镍铝、和/或其他这样的降低电阻的金属或合金。示例性的接触栓金属包括例如铝、铜、镍、铂、钛、或钨、或其合金，尽管可以使用任何合适传导的接触部金属或合金。在一些实施例中，取决于具体构造，S/D接触部291可以采用（一种或多种）低功函数金属材料和/或（一种或多种）高功函数金属材料。在一些实施例中，如果期望如此的话，附加层可以存在于S/D接触部区域中，诸如粘附层（例如，氮化钛）和/或衬里或阻挡层（例如，氮化钽）。
图2N图示了根据实施例的图2L'的示例结构的3个维度（x、y、z）的另一视图。在该图中示出的是衬底200、STI区域220和经掺杂的STI区域212。在背景中还示出了栅极间隔部250。示出了在例如外延S/D处理之后的p-MOS 261和n-MOS 262置换S/D材料。另外，在该示例实施例中示出了S/D隔离壁295。
图3A图示了根据一些实施例的沿着图2M中的平面A-A的示例横截面视图。提供图3A的横截面视图以辅助图示出图2M的结构的不同特征。因此，关于每个相似编号的特征的相关描述可等同地适用于图3A。然而，注意，为了便于图示，图3A中所示特征的尺寸可能与图2M中的特征不同。还应注意，在结构之间会发生一些变化，诸如例如，栅极间隔部250的形状和鳍式沟道区域230的形状。还应注意，图3A中所示的沟道区域230不是衬底200原生的；然而，在其他实施例中，沟道区域（以及因此的该沟道区域的材料）可以是衬底200原生的。仍进一步地，注意，在图3A的结构中采用的具体S/D构造是来自图2M的相同的S/D构造。
在一些实施例中，如在图3A中指示为Lg的栅电极284的长度（例如，在Z轴方向上在间隔部250之间的尺寸）可以是任何合适的长度，如根据本公开将显而易见的。例如，在一些实施例中，栅极长度可以是在例如3至100 nm的范围内（例如，3至10、3至20、3至30、3至50、5至10、5至20、5至30、5至50、5至100、10至20、10至30、10至50、10至100、20至30、20至50、20至100或50至100 nm）或更大。在一些实施例中，栅极长度可以小于给定阈值，诸如小于100、50、45、40、35、30、25、20、15、10、8或5 nm，或者小于某其他合适的阈值，如根据本公开将显而易见的。在一些实施例中，如基于本公开可以理解的，所述技术使得能够在缩放至诸如低于50、低于40、低于30、或低于20 nm的阈值以及更新的阈值之类的此类低阈值时维持期望的器件性能。例如，如本文中以各种方式描述的技术可以减小短沟道效应，从而增大有效沟道长度（在Z轴方向上在S/D区域之间的尺寸）。此外，根据一些实施例，本文描述的技术可以允许栅极长度和有效沟道长度相同或近似相同。例如，在一些这样的实施例中，关于有效沟道长度和栅极长度近似相同可以包括：有效沟道长度与栅极长度相差（例如，比栅极长度短）1至10 nm以内（例如，1、2、3、4、5、6、7、8、9或10 nm以内）或1％至10％以内（例如，1%、2%、3%、4%、5%、6%、7%、8%、9%或10％以内）。
根据一些实施例，图3B图示了沿图2M中的平面A-A的示例横截面视图，结合沿着图2M中的平面B-B的STI区域的横截面。提供图3B的横截面视图以辅助图示出经掺杂的212和未经掺杂的220 STI区域相对于图2M的结构的S/D区域和沟道区域的相对对准。特别地，在栅极堆叠处理之后执行STI区域的注入掺杂允许STI区域的与沟道区域相邻的部分保持未掺杂。
根据一些实施例，图1的方法100继续以按需完成126集成电路（IC）处理。完成IC的此类附加处理可以包括后段或后段制程（BEOL）处理，例如，以形成一个或多个金属化层，和/或以使在前段或前段制程（FEOL）处理期间形成的晶体管器件互连。如根据本公开将显而易见的，可以执行任何其他合适的处理。注意，为了便于描述，方法100的工艺102至126是以特定的顺序示出的。然而，工艺102-126中的一个或多个可以以不同的顺序执行或者可以根本不执行。例如，框116是可选工艺，在采用栅极优先工艺流程的实施例中不需要执行。回想一下，所述技术可以用于形成众多不同的晶体管类型和构造。尽管本文主要在采用经掺杂的STI区域以降低具有富Ge沟道区域的给定n-MOS晶体管的n型杂质从源极/漏极结构到STI区域的不期望的扩散的上下文中描绘并描述了所述技术，但是在一些实施例中，本公开不旨在被限制于此，这是因为在一些实施例中，所述技术可以用于使给定沟道区域的仅一侧受益，而不使另一侧受益。根据本公开，许多变化和构造将是显而易见的。
示例系统
图4图示了根据本公开的一些实施例的被实现有使用本文公开的技术形成的集成电路结构和/或晶体管器件的计算系统1000。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括许多部件，包括但不限于处理器1004和至少一个通信芯片1006，它们中的每一个都可以被物理且电气地耦合至母板1002，或者以其他方式集成在其中。如将领会到的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一的板等。
取决于其应用，计算系统1000可以包括一个或多个其他部件，它们可能或者可能没有物理且电气地耦合至母板1002。这些其他部件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、压缩盘（CD）、数字多用盘（DVD）等等）。包括在计算系统1000中的部件中的任何都可以包括使用根据示例实施例的公开技术形成的一个或多个集成电路结构或器件。在一些实施例中，多个功能可以被集成到一个或多个芯片中（例如，举例来说，注意，通信芯片1006可以是处理器1004的一部分或者以其他方式集成到处理器1004中）。
通信芯片1006使得能够实现数据去往和来自计算系统1000的传递的无线通信。术语“无线”以及其派生词可以用来描述可通过经调制电磁辐射的使用经过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包括任何线，尽管在一些实施例中它们可能不包括。通信芯片1006可以实现许多无线标准或协议中的任何，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16家族）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及指定为3G、4G、5G及以上的任何其他无线协议。计算系统1000可以包括许多通信芯片1006。例如，第一通信芯片1006可能专用于较短程无线通信（诸如Wi-Fi和蓝牙）并且第二通信芯片1006可能专用于较长程无线通信（诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他）。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括被实现有使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件的板载电路系统。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件。如根据本公开将领会到的，要指出的是多标准无线能力可以被直接集成到处理器1004中（例如，在那里任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片）。此外注意，处理器1004可以是具有这样的无线能力的芯片集。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片集可以具有集成在其中的多个功能。
在各种实施方式中，计算系统1000可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频记录器、或者处理数据或采用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件的任何其他电子装置或系统。注意，对计算系统的提及旨在包括计算装置、设备、以及被配置用于计算或处理信息的任何其他结构。
另外的示例实施例
以下示例涉及另外的实施例，根据它们，许多变换和构造将是显而易见的。
示例1是一种集成电路（IC），其包括：半导体主体，其包括按原子百分比至少75％的锗；在所述半导体主体上的栅极结构，所述栅极结构包括栅极电介质和栅电极；源极区域和漏极区域，其均与所述栅极结构相邻，使得所述栅极结构处于所述源极和漏极区域之间，所述源极区域和所述漏极区域中的至少一个包括n型杂质；以及浅沟槽隔离（STI）区域，其邻近所述源极区域和所述漏极区域中的所述至少一个，所述STI区域包括所述n型杂质。
示例2包括示例1的主题，其中，所述n型杂质是磷。
示例3包括示例1或2的主题，其中，在所述STI区域中的所述n型杂质的浓度在1至10原子百分比的范围内。
示例4包括示例1至3中的任一项的主题，还包括所述STI区域的延伸，所述STI区域的所述延伸邻近所述半导体主体的在所述栅极结构下方的区域，所述STI区域的所述延伸不包括所述n型杂质。
示例5包括示例1至4中的任一项的主题，其中，所述STI区域的厚度在10纳米至100纳米的范围内，所述厚度是所述源极区域和所述漏极区域中的所述至少一个与第二STI区域之间的距离，所述第二STI区域与相邻的第二半导体主体相关联。
示例6包括示例1至5中的任一项的主题，其中，所述半导体主体还包括硅、铟、镓、砷、锑和氮中的至少一种。
示例7包括示例1至6中的任一项的主题，其中，所述半导体主体的锗浓度为98原子百分比或更高。
示例8包括示例1至7中的任一项的主题，其中，所述半导体主体还包括按原子百分比最高达2％的锡。
示例9包括示例1至8中的任一项的主题，其中，除了所述n型杂质之外，所述源极区域和漏极区域在组成上与所述半导体主体不同，所述源极区域和漏极区域包括硅和锗中的至少一种。
示例10包括示例1至9中的任一项的主题，其中，除了所述n型杂质之外，所述源极区域和漏极区域在组成上与所述半导体主体不同，所述源极区域和漏极区域还包括硅、铟、镓、砷、锑和氮中的至少一种。
示例11包括示例1至10中的任一项的主题，其中，所述源极区域和漏极区域还包括按原子百分比最高达2％的锡。
示例12包括示例1至11中的任一项的主题，其中，所述n型杂质是砷。
示例13包括示例1至12中的任一项的主题，其中，被包括在邻近所述源极区域和所述漏极区域中的所述至少一个的所述STI区域中的n型杂质包括提供抗扩散属性的化学组成。
示例14包括示例1至13中的任一项的主题，其中，所述半导体主体在鳍根上，并且所述STI区域在所述鳍根的相对的侧壁上以及所述半导体主体的相对的侧壁上。
示例15包括示例1至14中的任一项的主题，其中，所述源极区域和所述漏极区域中的所述至少一个在所述鳍根上，并且所述STI区域在所述鳍根的相对的侧壁上以及所述源极区域和所述漏极区域中的所述至少一个的相对的侧壁上。
示例16包括示例1至15中的任一项的主题，其中，所述鳍根是下面的半导体衬底的一部分。
示例17包括示例1至16中的任一项的主题，其中，所述衬底是硅，并且所述半导体主体包括锗、镓、砷、铟、锑和氮中的至少一种。
示例18包括示例1至17中的任一项的主题，其中，所述源极区域和所述漏极区域中的所述至少一个在所述STI区域的最上表面上方延伸。
示例19包括示例1至18中的任一项的主题，还包括层间电介质（ILD）材料，其在所述源极区域和所述漏极区域中的所述至少一个的上部上。
示例20包括示例1至19中的任一项的主题，还包括在所述ILD材料中以及所述源极区域上的第一接触部结构、以及在所述ILD材料中以及所述漏极区域上的第二接触部结构。
示例21包括示例1至20中的任一项的主题，其中，ILD材料在所述STI区域的最上表面上。
示例22包括示例1至21中的任一项的主题，其中，所述半导体主体是鳍。
示例23包括示例1至22中的任一项的主题，其中，所述半导体主体包括一个或多个纳米线。
示例24包括示例1至23中的任一项的主题，其中，所述半导体主体包括一个或多个纳米带。
示例25包括示例1至24中的任一项的主题，其中，所述栅极电介质和所述栅电极中的至少一个在所述STI区域的最上表面上。
示例26包括示例1至25中的任一项的主题，其中，所述栅极结构还包括在所述源极区域和所述栅电极之间的第一栅极间隔部、在所述漏极区域和所述栅电极之间的第二栅极间隔部。
示例27包括示例1至26中的任一项的主题，其中，所述第一栅极间隔部和所述第二栅极间隔部中的至少一个在所述STI区域的最上表面上。
示例28是一种计算系统，其包括权利要求1至27中的任一项的IC。
示例29是一种形成集成电路（IC）的方法，所述方法包括：形成包括按原子百分比至少75％的锗的半导体主体；在所述半导体主体上形成栅极结构，所述栅极结构包括栅极电介质和栅电极；形成均与所述栅极结构相邻的源极区域和漏极区域，使得所述栅极结构处于所述源极和漏极区域之间，所述源极区域和所述漏极区域中的至少一个包括n型杂质；以及形成邻近所述源极区域和所述漏极区域中的所述至少一个的浅沟槽隔离（STI）区域，所述STI区域包括所述n型杂质。
示例30包括示例29的主题，其中，所述n型杂质是磷。
示例31包括示例29或30的主题，其中，在所述STI区域中的所述n型杂质的浓度在1至10原子百分比的范围内。
示例32包括示例29至31中的任一项的主题，还包括在形成所述栅极结构之后执行所述n型杂质到所述STI区域中的注入。
示例33包括示例29至32中的任一项的主题，其中，邻近所述半导体主体的在所述栅极结构下方的区域的所述STI区域不包括所述n型杂质。
示例34包括示例29至33中的任一项的主题，其中，所述STI区域的厚度在10纳米至100纳米的范围内，所述厚度是所述源极区域和所述漏极区域中的所述至少一个与第二STI区域之间的距离，所述第二STI区域与相邻的第二半导体主体相关联。
示例35包括示例29至34中的任一项的主题，其中，所述半导体主体还包括硅、铟、镓、砷、锑和氮中的至少一种。
示例36包括示例29至35中的任一项的主题，其中，所述半导体主体的锗浓度为98原子百分比或更高。
示例37包括示例29至36中的任一项的主题，其中，所述半导体主体还包括按原子百分比最高达2％的锡。
示例38包括示例29至37中的任一项的主题，其中，除了所述n型杂质之外，所述源极区域和漏极区域在组成上与所述半导体主体不同，所述源极区域和漏极区域包括硅和锗中的至少一种。
示例39包括示例29至38中的任一项的主题，其中，除了所述n型杂质之外，所述源极区域和漏极区域在组成上与所述半导体主体不同，所述源极区域和漏极区域还包括硅、铟、镓、砷、锑和氮中的至少一种。
示例40包括示例29至39中的任一项的主题，其中，所述源极区域和漏极区域还包括按原子百分比最高达2％的锡。
示例41包括示例29至40中的任一项的主题，其中，所述n型杂质是砷。
示例42包括示例29至41中的任一项的主题，其中，被包括在邻近所述源极区域和所述漏极区域中的所述至少一个的所述STI区域中的n型杂质包括提供抗扩散属性的化学组成。
示例43包括示例29至42中的任一项的主题，其中，所述半导体主体在鳍根上，并且所述STI区域在所述鳍根的相对的侧壁上以及所述半导体主体的相对的侧壁上。
示例44包括示例29至43中的任一项的主题，其中，所述源极区域和所述漏极区域中的所述至少一个在所述鳍根上，并且所述STI区域在所述鳍根的相对的侧壁上以及所述源极区域和所述漏极区域中的所述至少一个的相对的侧壁上。
示例45包括示例29至44中的任一项的主题，其中，所述鳍根是下面的半导体衬底的一部分。
示例46包括示例29至45中的任一项的主题，其中，所述衬底是硅，并且所述半导体主体包括锗、镓、砷、铟、锑和氮中的至少一种。
示例47包括示例29至46中的任一项的主题，其中，所述源极区域和所述漏极区域中的所述至少一个在所述STI区域的最上表面上方延伸。
示例48包括示例29至47中的任一项的主题，还包括形成层间电介质（ILD）材料，其在所述源极区域和所述漏极区域中的所述至少一个的上部上。
示例49包括示例29至48中的任一项的主题，还包括形成在所述ILD材料中以及所述源极区域上的第一接触部结构、以及在所述ILD材料中以及所述漏极区域上的第二接触部结构。
示例50包括示例29至49中的任一项的主题，其中，ILD材料在所述STI区域的最上表面上。
示例51包括示例29至50中的任一项的主题，其中，所述半导体主体是鳍。
示例52包括示例29至51中的任一项的主题，其中，所述半导体主体包括一个或多个纳米线。
示例53包括示例29至52中的任一项的主题，其中，所述半导体主体包括一个或多个纳米带。
示例54包括示例29至53中的任一项的主题，其中，所述栅极电介质和所述栅电极中的至少一个在所述STI区域的最上表面上。
示例55包括示例29至54中的任一项的主题，其中，所述栅极结构还包括在所述源极区域和所述栅电极之间的第一栅极间隔部、在所述漏极区域和所述栅电极之间的第二栅极间隔部。
示例56包括示例29至55中的任一项的主题，其中，所述第一栅极间隔部和所述第二栅极间隔部中的至少一个在所述STI区域的最上表面上。
本文已经采用的术语和表述是用于描述而不是限制，并且没有意图在使用这些术语和表述时排除所示和所描述的特征（或其部分）的任何等同物，并且要认识到，在权利要求的范围内的各种修改都是可能的。因此，权利要求旨在覆盖所有这样的等同形式。本文已经描述了各种特征、方面和实施例。如根据本公开将领会到的，所述特征、方面和实施例容许彼此组合以及变化和修改。因此，本公开应当被视为涵盖这样的组合、变化和修改。意图在于，本公开的范围不是由该详细描述来限制的，而是相反地由在此所附的权利要求来限制。主张对本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括如本文中以各种方式公开的或以其他方式展示的一个或多个要素的任何集合。

Claims (25)

1.一种集成电路（IC），其包括：
半导体主体，其包括按原子百分比至少75％的锗；
在所述半导体主体上的栅极结构，所述栅极结构包括栅极电介质和栅电极；
源极区域和漏极区域，其均与所述栅极结构相邻，使得所述栅极结构处于所述源极和漏极区域之间，所述源极区域和所述漏极区域中的至少一个包括n型杂质；以及
浅沟槽隔离（STI）区域，其邻近所述源极区域和所述漏极区域中的所述至少一个，所述STI区域包括所述n型杂质。
2.根据权利要求1所述的IC，其中，所述n型杂质是磷。
3.根据权利要求1所述的IC，其中，在所述STI区域中的所述n型杂质的浓度在1至10原子百分比的范围内。
4.根据权利要求1所述的IC，还包括所述STI区域的延伸，所述STI区域的所述延伸邻近所述半导体主体的在所述栅极结构下方的区域，所述STI区域的所述延伸不包括所述n型杂质。
5.根据权利要求1所述的IC，其中，所述STI区域的厚度在10纳米至100纳米的范围内，所述厚度是所述源极区域和所述漏极区域中的所述至少一个与第二STI区域之间的距离，所述第二STI区域与相邻的第二半导体主体相关联。
6.根据权利要求1所述的IC，其中，所述半导体主体还包括硅、铟、镓、砷、锑和氮中的至少一种。
7.根据权利要求1所述的IC，其中，所述半导体主体的锗浓度为98原子百分比或更高。
8.根据权利要求1所述的IC，其中，所述半导体主体还包括按原子百分比最高达2％的锡。
9.根据权利要求1至8中的任一项所述的IC，其中，除了所述n型杂质之外，所述源极区域和漏极区域在组成上与所述半导体主体不同，所述源极区域和漏极区域包括硅和锗中的至少一种。
10.根据权利要求1至8中的任一项所述的IC，其中，除了所述n型杂质之外，所述源极区域和漏极区域在组成上与所述半导体主体不同，所述源极区域和漏极区域还包括硅、铟、镓、砷、锑和氮中的至少一种。
11.根据权利要求1至8中的任一项所述的IC，其中，所述源极区域和漏极区域还包括按原子百分比最高达2％的锡。
12.根据权利要求1至8中的任一项所述的IC，其中，所述n型杂质是砷。
13.根据权利要求1至8中的任一项所述的IC，其中，被包括在邻近所述源极区域和所述漏极区域中的所述至少一个的所述STI区域中的n型杂质包括提供抗扩散属性的化学组成。
14.根据权利要求1至8中的任一项所述的IC，其中，所述半导体主体在鳍根上，并且所述STI区域在所述鳍根的相对的侧壁上以及所述半导体主体的相对的侧壁上。
15.根据权利要求14所述的IC，其中，所述源极区域和所述漏极区域中的所述至少一个在所述鳍根上，并且所述STI区域在所述鳍根的相对的侧壁上以及所述源极区域和所述漏极区域中的所述至少一个的相对的侧壁上。
16.根据权利要求14所述的IC，其中，所述鳍根是下面的半导体衬底的一部分。
17.根据权利要求16所述的IC，其中，所述衬底是硅，并且所述半导体主体包括锗、镓、砷、铟、锑和氮中的至少一种。
18.根据权利要求1至8中的任一项所述的IC，其中，所述源极区域和所述漏极区域中的所述至少一个在所述STI区域的最上表面上方延伸，并且层间电介质（ILD）材料在所述STI区域的最上表面上。
19.一种计算系统，其包括根据权利要求1至18中的任一项所述的IC。
20.一种形成集成电路（IC）的方法，所述方法包括：
形成包括按原子百分比至少75％的锗的半导体主体；
在所述半导体主体上形成栅极结构，所述栅极结构包括栅极电介质和栅电极；
形成均与所述栅极结构相邻的源极区域和漏极区域，使得所述栅极结构处于所述源极和漏极区域之间，所述源极区域和所述漏极区域中的至少一个包括n型杂质；以及
形成邻近所述源极区域和所述漏极区域中的所述至少一个的浅沟槽隔离（STI）区域，所述STI区域包括所述n型杂质。
21.根据权利要求20所述的方法，其中，所述n型杂质是磷。
22.根据权利要求20所述的方法，其中，在所述STI区域中的所述n型杂质的浓度在1至10原子百分比的范围内。
23.根据权利要求20至22中的任一项所述的方法，还包括在形成所述栅极结构之后执行所述n型杂质到所述STI区域中的注入。
24.根据权利要求20至22中的任一项所述的方法，其中，邻近所述半导体主体的在所述栅极结构下方的区域的所述STI区域不包括所述n型杂质。
25.根据权利要求20至22中的任一项所述的方法，其中，所述STI区域的厚度在10纳米至100纳米的范围内，所述厚度是所述源极区域和所述漏极区域中的所述至少一个与第二STI区域之间的距离，所述第二STI区域与相邻的第二半导体主体相关联。
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