CN110943082A - 具有用于应力的不同沟道几何形状的堆叠纳米线晶体管结构 - Google Patents

具有用于应力的不同沟道几何形状的堆叠纳米线晶体管结构 Download PDF

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S·马
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Abstract

纳米线晶体管结构具有第一器件区域，第一器件区域具有包括半导体材料的第一主体，第一主体具有第一横截面形状。第二器件区域具有第二主体，第二主体具有与第一横截面形状不同的第二横截面形状。第一器件部分垂直地位于第二器件部分的上方或下方，其中主体在源极和漏极之间水平延伸。第一栅极结构环绕第一主体，并且第二栅极结构环绕第二主体。可以使用纳米线的几何形状的差异来独立于第二器件部分优化第一器件部分中的性能。

Description

具有用于应力的不同沟道几何形状的堆叠纳米线晶体管结构
背景技术
半导体器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)等半导体材料的电子特性的电子部件。场效应晶体管(FET)是包括三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的导电性，电荷载流子(例如，电子或空穴)通过该沟道在源极和漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道器件，而在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有称为主体或衬底的第四端子，其可用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质。MOSFET也可称为金属绝缘体半导体FET(MISFETS)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实施逻辑门和其他数字电路。
FinFET是围绕薄带半导体材料(通常称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道主要位于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧部)/在鳍状物的两个侧壁内以及沿着鳍状物的顶部(平行于衬底表面的侧部)行进。因为这种配置的导电沟道包括鳍状物的三个不同的平面区域(例如，顶部和两侧)，所以这种FinFET设计有时被称为三栅极晶体管。纳米线晶体管(有时称为全环栅极(GAA)或纳米带晶体管)与基于鳍状物的晶体管被相类似地构造，但是代替鳍式沟道区处的栅极与鳍状物的三个侧部接触，栅极材料通常围绕或包围每个纳米线(因此，全环栅极)。纳米线FET可以具有在源极和漏极之间延伸的一个或多个纳米线。
附图说明
图1A示出了通过根据本公开内容实施例的晶体管结构的栅极结构截取的横截面图，其中晶体管结构具有上部器件部分和下部器件部分，上部器件部分具有第一横截面形状的纳米线，而下部器件部分具有不同的第二横截面形状的纳米线。
图1B示出了根据本公开内容实施例的图1A的晶体管结构的横截面图，其是通过三个器件的沟道截取的并且示出纳米线的不同横截面形状。
图2A示出了通过根据本公开内容实施例的晶体管结构的栅极结构截取的横截面图，其中晶体管结构具有上部器件部分和下部器件部分，上部器件部分具有第一横截面形状的纳米线，而下部器件部分具有不同的第二横截面形状的纳米线。
图2B示出了根据本公开内容实施例的图2A的晶体管结构的横截面图，其是通过三个器件的沟道截取的并且示出纳米线的不同横截面形状以及每个器件部分中的纳米线之间的不同垂直间隔。
图3A示出了通过根据本公开内容的另一实施例的晶体管结构的栅极结构截取的横截面图，其中晶体管结构具有上部器件部分和下部器件部分，上部器件部分具有第一横截面形状的纳米线，而下部器件部分具有不同的第二横截面形状的纳米线。
图3B示出了根据本公开内容实施例的图3A的晶体管结构的横截面图，其是通过三个器件的沟道截取的并且示出纳米线的不同横截面形状以及上部器件部分中的纳米线之间的空隙。
图4A示出了通过根据本公开内容的另一实施例的晶体管结构的栅极结构截取的横截面图，其中上部和下部器件部分中的纳米线具有不同的横截面形状，并且上部器件部分中的功函数材料在纳米线之间是连续的。
图4B示出了根据本公开内容实施例的图4A的晶体管结构的横截面图，其是通过三个器件的沟道截取的并且示出纳米线的不同横截面形状以及功函数层的不同应用。
图5是示出了根据本公开内容实施例的示例性晶体管结构的一部分的透视横截面图，其中晶体管结构具有上部器件部分和下部器件部分，上部器件部分包括具有垂直伸长的横截面形状的纳米线，而下部器件部分包括具有水平伸长的横截面形状的纳米线。
图6是根据本公开内容实施例的制造晶体管结构的方法的工艺流程。
图7是示出了根据本公开内容实施例的牺牲材料和沟道材料的层堆叠体的透视图。
图8是示出了根据本公开内容实施例的在蚀刻以限定鳍状物之后的图7的层堆叠体的透视图。
图9是示出了根据本公开内容实施例的在形成栅极结构之后的图8的鳍状物的透视图。
图10是示出了根据本公开内容实施例的在使鳍状物的暴露区域凹陷之后的图9的结构的透视图。
图11是示出了根据本公开内容实施例的在处理上部和下部器件部分中的源极和漏极之后的图10的结构的透视图。
图12是示出了上部和下部器件部分中的从源极/漏极延伸的沟道区的透视图，其中纳米线具有不同的横截面形状。
图13示出了利用根据本公开内容的一些实施例形成的集成电路结构和/或晶体管器件实施的示例性计算系统。
通过阅读以下具体实施方式并结合本文描述的附图，将更好地理解本实施例的这些和其他特征。在附图中，各个图中示出的每个相同或几乎相同的部件可以由相同的附图标记表示。为清楚起见，没有在每个附图中标记每个部件。此外，如将理解的，图不一定按比例绘制或不旨在将所描述的实施例限于所示的特定配置。例如，虽然一些图大致指示直线、直角和平滑表面，但是考虑到制造工艺的现实限制，所公开技术的实际实施方式可能具有不完美的直线和直角，并且一些特征可能具有表面形貌或者是不平滑的。此外，附图中的一些特征可以包括图案化和/或阴影填充，这被提供仅仅是帮助在视觉上识别不同的特征。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
公开了根据一个实施例的用于制造自对准的堆叠纳米线晶体管结构的技术，其中在下部器件部分和上部器件部分之间具有几何形状的差异。例如，对于包括NMOS沟道区和PMOS沟道区二者的器件，可以使用纳米线的几何形状的差异来独立地针对NMOS和PMOS部分优化应变，因此提供了比NMOS和PMOS纳米线具有相同几何形状的实施例改善的性能。例如，堆叠纳米线晶体管被配置用于上部器件部分中的NMOS操作，并被配置用于下部器件部分中的PMOS操作。在硅(衬底具有(100)取向，而鳍状物被制造为具有(110)侧壁取向)上进行制造的一个这样的实施例中，NMOS硅线的横截面形状垂直伸长以增强垂直晶格应变并减小水平晶格应变，这已经表明有利于NMOS器件的性能。相反，下部器件部分中的PMOS线可以具有比垂直高度更大的水平宽度，以有利于在PMOS器件中有利的水平晶格应变。可以类似地采用一个器件部分的相邻纳米线之间减小的垂直间隔来减小晶格应变的水平分量。在另一实施例中，围绕NMOS沟道中的纳米线的功函数金属在线的顶部和底部上比在线的侧部上减小，以减小水平应变分量。在又一个实施例中，气隙可以设置在器件的NMOS部分的线之间，以减小与栅极结构和纳米线的界面相关联的水平应变。在又一个实施例中，沿NMOS线的侧部沉积附加的功函数材料，从而在器件部分的纳米线周围和之间形成连续的金属结构。功函数材料沿纳米线侧部增加的厚度增强了线中的垂直晶格应变。使用一种或多种前述技术使得能够独立地优化堆叠晶体管的NMOS部分和PMOS部分中的性能以实现整体性能的改善，从而例如用于CMOS应用。鉴于本公开内容，许多配置将是显而易见的。
总体概述
场效应晶体管(FET)已经缩小到越来越小的尺寸，以实现更快的电路操作。这种缩小已经促进了纳米线和纳米带晶体管或全环栅极(GAA)晶体管的发展。例如，GAA沟道区可以具有在源极区和漏极区之间延伸的一个或多个纳米线，例如在源极区和漏极区之间水平延伸的纳米线垂直堆叠体。在一个示例性方法中，硅(Si)和硅锗(SiGe)的交替层形成在具有(100)取向的体硅衬底上。然后蚀刻所得到的结构以限定包括硅子鳍状物与SiGe和Si的交替层的鳍状物。然后，例如通过气相三氟化氯(ClF3)蚀刻去除SiGe，以释放在鳍状物的源极区和漏极区之间延伸并连接鳍状物的源极区和漏极区的硅纳米线。可以使用类似的工艺去除硅以释放SiGe纳米线，以及将类似的工艺用于其他材料组合，例如镓(Ga)和砷化镓(GaAs)。纳米线/纳米带沟道的半导体材料可以包括任何合适的半导体材料，包括IV族半导体材料(例如，硅、锗和硅锗)和III-V族半导体材料(例如，氮化镓、砷化铟镓、砷化镓)。
例如当NMOS晶体管垂直地位于PMOS晶体管上方时，或者反之亦然，可以以堆叠配置制造纳米线晶体管。这种堆叠纳米线晶体管器件配置可用于CMOS应用。纳米线/纳米带可以具有相同的横截面几何形状，其可以是圆形、椭圆形、或扁平椭圆形(其具有比垂直尺寸更大的水平尺寸)。虽然这种几何形状对于PMOS器件是可接受的，但是当线被栅极结构围绕时，产生双轴应变，并且与鳍状物中的迁移率相比，降低了NMOS线中的迁移率。
为了解决这个和其他挑战，线和/或围绕线的功函数金属的形状的变化可以引起应变，其有利于增强例如在硅NMOS器件中的晶格应变的垂直分量。同时，有利于PMOS器件的晶格应变的几何形状可以用于堆叠器件的另一部分中。根据一些实施例，堆叠纳米线器件配置包括下部器件部分和上部器件部分。通过例如在硅基沟道材料中相对于水平应变增加垂直应变，可以改善器件的NMOS部分的性能。在一个这样的实施例中，通过形成具有细长垂直形状的纳米线来实现增强的垂直应变，其近似于在FinFET的沟道中观察到的垂直压缩。例如，硅纳米线的横截面形状具有至少为水平尺寸的1.5倍的垂直尺寸，从而导致增加的垂直压缩应变，这有利于NMOS性能。
在另一个实施例中，围绕NMOS沟道的硅线的功函数金属的几何形状可以被配置为增强有利于NMOS性能的垂直压缩应变。例如，可以减小NMOS器件中相邻线之间的垂直间隔。这样做还可以减少线之间的金属量，从而减小水平应变并加强垂直应变。在另一个示例中，NMOS器件的垂直相邻线之间的气隙或空隙减小了功函数金属与线的水平部件之间的接触，并因此减小了水平应变的影响。在又一个示例中，可以沿着纳米线沟道的侧部沉积额外的功函数材料，以形成环绕并连接多个NMOS线的连续功函数层。在一个这样的实施例中，沿着一组NMOS线的侧部添加额外的功函数金属以限定金属结构，该金属结构在合并配置中同时接触两个或多个线，而不是单独地包围每个线。沿着NMOS器件的沟道(例如，三个纳米线)的侧部添加的金属引起更多的垂直应变，这有利于NMOS性能。
本公开内容的方法和结构可以提供改善的纳米线性能，例如便于用在CMOS结构中。对于纳米线器件中的各种材料，这些方法可用于增强或减小特定平面中的应变，这是改善驱动电流、速度、电压和/或其他器件性能所期望的。鉴于本公开内容，许多变化、实施例和应用将是显而易见的。
如本文所使用的，术语“纳米线”不限于特定横截面形状的结构，而是包括矩形、正方形、梯形、“跑道”(例如由圆形端部连接的平行边)、圆形、椭圆形、细长形和其他横截面形状的结构，其中一些可称为纳米带或纳米片。具体地，根据一些实施例，纳米线是具有数十纳米或更小数量级的厚度或直径以及无约束长度的结构。进一步注意，本文关于纳米线或纳米带使用的术语“端部”不必是给定长度的绝对端部或终止端部。相反，该端部可以仅指代该纳米线/纳米带的包括源极区或漏极区的部分。例如，在源极/漏极区与沟道区连续的情况下，例如在源极/漏极区是形成纳米线的多层结构的掺杂部分的情况下，“端部”可以指代纳米线/纳米带的包括源极/漏极区以及栅极间隔体下面的区域(如果存在栅极间隔体)的部分。在这种情况下，沟道区具有第一横截面形状(圆角)，而纳米线/纳米带的其余部分具有第二形状(例如，尖角)，纳米线/纳米带的所述其余部分包括源极/漏极区、以及纳米线/纳米带的在栅极间隔体(如果存在)内的任何部分。在其他情况下，例如在源极/漏极区是替换或外延源极/漏极区的情况下，端部可以是纳米线/纳米带的在栅极间隔体内和/或在源极/漏极区与沟道区之间的部分。
本文中使用的“IV族半导体材料”(或“IV族材料”或一般性地“IV”)包括至少一种IV族元素(例如，硅、锗、碳、锡)，例如硅(Si)、锗(Ge)、硅锗(SiGe)等。本文中使用的“III-V族半导体材料”(或“III-V族材料”或一般性地“III-V”)包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟铝(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)、氮化镓(GaN)等。注意，例如，III族也可称为硼族或IUPAC13族，IV族也可称为碳族或IUPAC 14族，并且V族也可称为氮族或IUPAC15族。
本文所使用的“组成不同”或“组成相异”的材料指代具有不同化学组成的两种材料。该组成差异可以是例如借助于在一种材料中但不在另一种材料中的元素(例如，SiGe在组成上不同于硅)，或者通过一种材料与第二种材料具有相同的所有元素但是这些元素中的至少一种在一种材料中被有意地以相对于另一种材料中的不同浓度提供(例如，具有70原子百分比的锗的SiGe在组成上不同于具有25原子百分比的锗的SiGe)。除了这种化学组成多样性之外，材料还可以具有不同的掺杂剂(例如镓和镁)或相同的掺杂剂，但浓度不同。在其他实施例中，组成相异的材料还可以指代具有不同结晶取向的两种材料。例如，(110)硅在组成上与(100)硅相异或不同。例如，可以利用毯覆式晶圆层转移来实现创建不同取向的堆叠体。
在一些实施例中，例如，可以在衬底的不同区域上形成组成不同的沟道材料或几何形状的多个沟道层，例如以用于CMOS应用。例如，第一沟道材料层可以形成在衬底的要用于一个或多个p沟道晶体管器件(例如，一个或多个PMOS器件)的第一区域上，并且第二沟道材料层可以形成在衬底的要用于一个或多个n沟道晶体管器件(例如，一个或多个NMOS器件)的第二区域上。如将理解的，可以选择硅或其他半导体材料用于衬底。通过将衬底选择为具有所期望的材料特性(例如，所期望的半导体材料，所期望的掺杂剂浓度和所期望的掺杂剂类型)，衬底可用于生长多个不同的沟道层。
注意，本文中使用的“源极/漏极”或“S/D”仅旨在指代源极区或漏极区或者源极区和漏极区两者。为此目的，除非另有说明，否则本文所使用的正斜杠(“/”)表示“和/或”，并且不旨在暗示针对源极区和漏极区或本文结合正斜杠一起列出的任何其他材料或特征的任何特定结构限制或布置。
在一些实施例中，本文描述的技术可用于使n沟道器件(例如，NMOS)和/或p沟道器件(例如，PMOS)受益。此外，在一些实施例中，根据本公开内容将显而易见的是，本文描述的技术可用于使MOSFET器件、FinFET器件和/或任何其他合适的器件受益。进一步地，在一些实施例中，本文描述的技术可用于形成互补晶体管电路(例如CMOS电路)，其中该技术可用于使构成CMOS电路的所包括的n沟道晶体管和p沟道晶体管中的一个或多个受益。再进一步地，在一些实施例中，本文描述的技术可用于使多种晶体管配置受益，例如平面和非平面配置，其中非平面配置可以包括鳍式配置或FinFET配置(例如，双栅极或三栅极)，全环栅极(GAA)配置(例如，纳米线或纳米带)或其某种组合(例如，串珠鳍状物(beaded-fin)配置)，这提供了几个示例。另外，根据本公开内容将显而易见的是，在一些实施例中，该技术可用于各种源极/漏极(S/D)配置，例如替换材料S/D，包覆的S/D，和/或任何其他合适的S/D配置。本文描述的技术可用于使用于其他合适应用(例如，放大、切换等)的逻辑晶体管器件或基于晶体管的器件受益。因此，本文描述的技术可用于使多种晶体管器件受益。
通常，该技术允许晶体管在各种沟道材料下进一步缩小，同时确保更高的工作电压、更高的驱动电流，从而改善性能。此外，例如，任何这样的器件可以采用以下半导体材料，即三维晶体以及二维晶体或纳米管。在一些实施例中，该技术可用于使各种尺寸的器件受益，例如具有在微米(μm)范围和/或纳米(nm)范围(例如，以22、14、10、7、5或3nm工艺节点或更小工艺节点形成的)内的临界尺寸的IC器件。
可以使用工具来检测本文提供的技术和结构的用途，工具例如为：电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)，扫描透射电子显微镜(STEM)，纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)；组成映射；x射线晶体学或衍射(XRD)；能量色散x射线光谱(EDX)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或高分辨率物理或化学分析，这仅列举了几个合适的示例性分析工具。特别地，在一些实施例中，这些工具可以指示具有纳米线沟道区的晶体管，其中栅极或主体部分与接触栅极间隔体的端部相比具有不同的横截面几何形状。例如，TEM可用于显示器件结构的横截面形状。在另一个示例中，x射线晶体学可用于示出有源沟道材料的晶体质量，包括晶格中的弛豫和应变。在一些实施例中，本文描述的技术是可以基于从对其使用而得到的益处来检测的，这包括具有改善的载流子迁移率，相对较高的工作电压，相对较高的驱动电流和/或其他改善的器件性能的沟道材料。鉴于本公开内容，许多配置和变化将是显而易见的。
架构与方法
图1A和图1B示出了根据本公开内容实施例的在硅衬底110上制造的CMOS晶体管结构100的横截面图。图1A示出了通过栅极结构140并沿着沟道130和S/D 120(例如图9的线A-A所示)截取的横截面图。图1A示出了上部器件部分106和下部器件部分108中的在源极区和漏极区120之间延伸的纳米线132。图1B是通过三个器件的沟道130并沿着三个器件的栅极结构140(例如沿着图9的B-B线)截取的横截面图。图1B示出了堆叠纳米线晶体管结构100中的上部器件部分106和下部器件部分108的沟道130中的纳米线132的示例性横截面。
在图1A-1B的示例性实施例中，晶体管结构100具有纳米带或纳米线132配置。晶体管结构100形成在衬底110(例如单晶硅或其他合适的半导体材料)上。例如，硅在衬底的水平平面中具有(100)晶格结构，并且沿着纳米线132的侧壁(例如，在垂直平面中)具有(110)晶格结构。上部器件部分106和下部器件部分108中的每一个中的栅极结构140环绕在纳米线132周围，纳米线132在源极和漏极(S/D)120之间延伸并连接源极和漏极(S/D)120。例如，栅极结构140包括栅极电介质142、功函数层145、栅电极144和栅极间隔体146。栅极电介质142、功函数层145和栅电极144环绕栅极间隔体146之间的每个纳米线132的主体，栅极电介质位于纳米线132的主体和栅电极144之间。如图1B所示，功函数层145位于栅极电介质142和栅电极144之间。栅极间隔体146接触栅电极144的相对面并将S/D 120与栅电极144电隔离。栅极间隔体146接触并环绕每个纳米线132的端部。在该示例中，沟道区130被示出为在下部器件部分108中具有三个纳米线132并且在上部器件部分106中具有两个纳米线132。例如，在其他实施例中，一个或两个器件部分106、108的沟道区130可以是鳍状物，一个或多个纳米带，或一个或多个纳米片。此外，如将理解的，可以使用一个或多个纳米线/纳米带/纳米片132。隔离层150位于上部器件部分106和下部器件部分108的S/D 120之间。在该示例性实施例中，沟道区130被描述为具有纳米线配置，但是所示的几何形状仅仅是示例并且可以不代表这种结构的实际几何形状。在一些实施例中，上部器件部分106或下部器件部分108中的沟道130可以称为纳米带或纳米片。
栅极结构140被示出为由上部器件部分106和下部器件部分108所共用；然而，在其他实施例中，每个器件部分106、108可以具有不同的栅极结构140。在一些这样的实施例中，隔离层150可以在上部器件部分106和下部器件部分108的相应沟道区130之间延伸。此外，尽管上部器件部分106和下部器件部分108在图1A中示出为具有相同的总宽度，但晶体管结构100的各种实施例可以在S/D 120中配置有不同的几何形状，以便于与适当的器件部分形成接触。例如，下部器件部分108的S/D 120可以延伸超过上部器件部分106的S/D 120，以使得能够从上方与S/D接触。如将理解的，在其他实施例中，可以从S/D的顶部、底部或侧部与S/D 120电接触(未示出)。鉴于本公开内容，许多变化和实施例将是显而易见的。
图1B示出了通过多个器件的上部器件部分106和下部器件部分108的栅极结构140并垂直于沟道区130截取的截面。栅极结构140包括栅极电介质142和栅电极144，其中栅极电介质142位于纳米线132和栅电极144之间。层间电介质(ILD)152形成在每个器件的栅电极上方。诸如功函数金属等功函数层145在栅极电介质142和栅电极144之间围绕每个纳米线132。栅电极144在上部器件部分106和下部器件部分108二者中的纳米线132之间延伸并且由纳米线132共用。浅沟槽隔离(STI)材料115的区域在每个沟道区130之间延伸到衬底110中。尽管上部器件部分106和下部器件部分108的纳米线132在图1B中示出为垂直对准，但在一些实施例中，上部器件部分106的纳米线与下部器件部分108的纳米线132未垂直对准。
上部器件部分106的沟道区130包括纳米线132a，并且下部器件部分的沟道区130包括纳米线132b。上部器件部分106的纳米线132a的横截面形状与下部器件部分108中的纳米线132b的横截面形状不同。尽管纳米线132a和132b都具有大致椭圆形的横截面形状，但是几何形状的不同之处在于上部器件部分106中的纳米线132a具有垂直伸长的形状，而下部器件部分108中的纳米线132b具有水平伸长的形状。在一些这样的实施例中，具有垂直伸长形状的纳米线132(例如，NMOS部分)的高度是纳米线主体的宽度的至少1.5倍，包括至少2倍、至少3倍、至少5倍、至少10倍，或其他量。相对于水平尺寸增大垂直尺寸加强了与纳米线132主体和栅电极144之间的晶格常数差异相关联的垂直压缩应变。垂直伸长形状近似于鳍状物的几何形状，从而为NMOS器件提供了增加电子迁移率的垂直应变的益处。减少晶格应变的水平分量在一些材料中是有益的。如将理解的，例如，在硅器件中，垂直压缩应变有利于增加驱动电流。
下部器件部分108中的纳米线132b具有成比例或水平伸长的形状，例如圆形、正方形、椭圆形、扁平椭圆形或水平矩形。例如，下部器件部分108中的纳米线132b具有等于或小于宽度的高度。在一些这样的实施例中，例如，横截面高度与宽度大致相同。在其他实施例中，高度与宽度的比率不大于1.0、不大于0.5、不大于0.2、不大于0.1、或不大于0.05。例如，对于在硅基沟道材料(例如，Si、SiGe)中的PMOS操作，水平应变的分量对性能不是有害的，因此纳米线或纳米带可以具有水平伸长的横截面形状。
在其他实施例中，纳米线132的几何形状(横截面几何形状)可以在其他方面不同，包括不同的面积，不同的形状(例如，矩形相比于椭圆形)，不同的周长，和/或相邻纳米线132之间不同的垂直间隔。如将理解的，通过在上部器件部分106和下部器件部分108中使用不同几何形状的纳米线132，可以独立地针对NMOS和PMOS器件操作优化应变。注意，虽然将上部器件部分106示出并描述为具有与NMOS器件一致的特征，但这不是必需的，并且晶体管结构100可以使上部器件部分106和下部器件部分108的极性相比于以上所讨论的相反。而且，如将理解的，上部器件部分106和下部器件部分108可以具有相同的极性(NMOS或PMOS)。
现在参考图2A和图2B，横截面图示出了根据本公开内容另一实施例的晶体管结构100。图2A示出了通过栅极结构140并沿着沟道130和S/D120截取的截面图。图2B是通过沟道130并沿着栅极结构140截取的横截面图，示出了上部器件部分106和下部器件部分108中的器件的沟道130中的纳米线132的横截面。此处的示例性结构与图1A和图1B的结构共有一些特征。因此，对该实施例的描述将集中于差异。
在图2A和图2B的示例性晶体管结构100中，上部器件部分106中的相邻纳米线132之间的垂直间隔133与下部器件部分108中的相邻纳米线132之间的垂直间隔133相比是不同的。例如，相邻纳米线132之间的垂直间隔133可以减小，使得相邻纳米线132的功函数层145紧密相邻(例如，间隔小于5nm、小于3nm、小于2nm或小于1nm)。在其他实施例中，一个纳米线132上的功函数层145与相邻纳米线132的功函数层145接触或合并。通过沿纳米线132的水平部分减小或消除功函数层145与栅电极144的接触面积，可以减小晶格应变的水平分量。类似地，沿着纳米线132的大致水平部分减小功函数层145的垂直厚度减小了与功函数层145和栅电极144之间的界面相关联的晶格应变的水平分量。如将理解的，在堆叠晶体管配置中使用这些技术能够独立地优化NMOS器件和PMOS器件中的晶格应变。
在一些实施例中，下部器件部分108中的纳米线132之间的垂直间隔133是上部器件部分106中的纳米线132之间的垂直间隔133的至少1.5倍(或反之亦然)，包括至少2倍、至少3倍、至少4倍、至少5倍、至少10倍和其他量。在其他实施例中，给定器件部分106、108的相邻纳米线132之间的垂直间隔133可以小于纳米线132的垂直高度。例如，当相邻纳米线132的功函数层145不合并或不接触时，上部器件部分106中的垂直间隔可以是纳米线132的垂直尺寸的至多一半、三分之一、四分之一、五分之一、十分之一、二十分之一、五十分之一、百分之一或其他量。注意，在一些实施例中，给定器件部分106、108的纳米线132可以在垂直或水平尺寸上具有不一致性。在这种情况下，如将理解的，可以将平均值用作代表，以用于比较目的。器件部分106、108中的纳米线132之间的垂直间隔133的差异可以单独使用或者与上面参考图1A和图1B所讨论的横截面形状的差异(或其他几何形状差异)组合使用。
现在转到图3A和图3B，横截面图示出了根据本公开内容另一实施例的晶体管结构100。图3A示出了通过栅极结构140并沿着沟道130和S/D120截取的截面图。图3B是通过沟道130并沿着栅极结构140截取的横截面图，示出了上部器件部分106和下部器件部分108中的器件的沟道130中的纳米线132的横截面。同样，对该实施例的描述将集中于与上面讨论的实施例相比的差异。除了其他差异之外，将图3A和图3B的实施例示出为包括在上部器件部分106和下部器件部分108的栅极结构140之间延伸的隔离层150。此外，上部器件部分106和下部器件部分108的S/D 120的延伸量(extent)不同以示出有利于处理S/D接触部122(图5中所示)的一个示例性配置。
在图3A和图3B的实施例中，采用另一种方法来减小上部器件部分106中的晶格应变的水平分量。此处，在上部器件部分106中的垂直相邻纳米线132的功函数层145之间存在空隙或气隙147。气隙147沿着相邻纳米线132的顶部和/或底部消除或减少功函数层145和栅电极144之间的接触。当一种材料的晶格占据较高能量状态时，产生晶格应变，以适应它接触的另一种材料的晶格。当给定材料不接触另一种这样的结构时，晶格是自由的以占据较低能量状态或在该位置是松弛晶格。因此，通过沿着纳米线132的顶部和/或底部放置气隙147，减小晶格应变的水平分量。
在一些实施例中，气隙147由沉积栅电极144的方法与垂直相邻纳米线132之间的垂直间隔133的结合所产生。例如，当垂直间隔133与纳米线132的水平宽度相比足够小时，积聚在纳米线侧部上的材料可以比在相邻表面上的材料更快地积聚，从而使得材料能够在其自身上堆积并闭合。因此，功函数层145或栅电极144可能无法占据一个纳米线132的顶部与其上方的纳米线132的底部之间的区域。这样，空隙或气隙147被栅极结构包封在在垂直相邻的纳米线132之间。在一些实施例中，气隙147的宽度(例如，如图3B所示)等于或小于纳米线132的横截面宽度。当气隙147的形成取决于纳米线132之间的垂直间隔133时，纳米线132的更矩形的横截面形状可以促进形成延伸了纳米线的横截面形状的大部分或全部宽度的气隙，特别是当垂直间隔133相对较小时。在这样的实施例中，气隙可以更有效地减小与气隙147相邻的纳米线132中的晶格应变的水平分量。存在于垂直相邻的纳米线132之间的气隙147可以单独使用或者与形状、尺寸、间隔或其他特征的其他差异结合使用，以独立地改善或优化上部器件部分106和下部器件部分108中的性能。根据本公开内容，许多变化和实施例将是显而易见的。
在另一实施例中，对于n沟道纳米线和p沟道纳米线而言，纳米线的横截面形状可以相同或不同，其中一个或多个纳米线层包括沿纳米线的顶部和/或底部部分的空隙或气隙147。例如，给定n沟道纳米线层沿着纳米线的底部部分限定空隙147。
注意，虽然在本说明书中称为“气隙”，但是气隙可以包含与通常关联于空气及其组成的气体不同的气体。因此，气隙147也可以称为空隙、气泡或其他术语。而且，空隙或气隙147能够与可遍及材料随机定位的小缺陷有区别，空隙或气隙147基于具有明显更大的尺寸并且在垂直相邻的纳米线之间对准。例如，在一些实施例中，空隙或气隙147具有至少1nm宽×1nm高的横截面尺寸。在其他实施例中，空隙或气隙147的水平尺寸至少是纳米线132的水平尺寸的一半。此外，尽管示出为具有矩形横截面形状，但是这种形状可以不代表实际形状，并且空隙或气隙147可以具有其他横截面形状，包括圆形、具有圆角的矩形、梯形、椭圆形和不规则形状。
现在转向图4A和图4B，横截面图示出了根据本公开内容另一实施例的晶体管结构100。图4A示出了通过栅极结构140并沿着沟道130和S/D120截取的横截面图。图4B是通过沟道130并沿着栅极结构140截取的横截面图，示出了上部器件部分106和下部器件部分108中的器件的沟道130中的纳米线132的横截面。同样，对该实施例的描述将集中于与上面讨论的实施例相比的差异。
在图4A和图4B的实施例中，功函数层145在相邻的纳米线132之间接触或合并，以在上部器件部分106中的纳米线132周围和之间限定连续结构。例如，可以沿着纳米线132的侧部沉积额外的功函数材料145以形成连续层，该连续层环绕器件部分106中的多个(或全部)纳米线132并填充相邻纳米线132之间的空间。例如，功函数层145填充垂直相邻纳米线132之间的区域，并且作为一个整体沿着器件部分的纳米线132延伸。在一个实施例中，功函数层145覆盖最顶部纳米线的顶表面和最底部纳米线的底表面，但是与沿着纳米线132的侧部的功函数层相比，在这些位置具有减小的厚度(例如，厚度是垂直于表面测量的)。在一些实施例中，最顶部或最底部的纳米线132可以分别沿顶表面或底表面呈现不完全覆盖。在一些实施例中，功函数层145的厚度沿着给定纳米线132的侧部比沿着纳米线132的顶表面或底表面更大。例如，功函数层的厚度沿顶表面或底表面具有1-2nm的厚度，并且沿着纳米线132的侧部具有5nm或更大的厚度。因此，可以增强晶格应变的垂直分量，并且减小应变的水平分量。如将理解的，这样的条件在NMOS器件中可以是有利的，这在一些情况下受益于垂直压缩应变。
在所示的一些实施例中，纳米线132的横截面形状在上部器件部分106和下部器件部分108中是不同的。例如，上部器件部分106中的纳米线132的横截面形状是成比例或垂直伸长的，而横截面形状在下部器件部分108中是水平伸长的(或反之亦然)。采用沿多个纳米线132连续的功函数层145可以被单独使用或与上面讨论的一个或多个其他特征结合使用，以独立地优化上部器件部分106和下部器件部分108中的器件性能。
现在转向图5，透视截面图示出了根据本公开内容实施例的具有上部器件部分106和下部器件部分108的晶体管结构100的一部分。图5的示例性结构示出了四个器件对的一部分，每个器件对包括上部器件部分106和下部器件部分108。图5中省略了栅极结构140以更好地示出沟道区。上部器件部分106和下部器件部分108垂直堆叠并且包括沟道130中的纳米线132。下部器件部分108中的每个器件包括三个纳米线132b，其具有水平伸长的横截面形状，例如可用于硅基材料中的PMOS操作。上部器件部分106中的每个器件包括两个纳米线132a，其具有垂直伸长的横截面形状，例如可用于硅基材料中的NMOS操作。下部器件部分108中的器件的S/D 120b的长度比上部器件部分106中的S/D 120a的长度更大(在Y轴方向上)，从而便于处理S/D接触部122。上部器件部分106中的器件与下部器件部分108中的器件通过在它们之间延伸的隔离层150分离并电隔离。
虽然将上部器件部分106的纳米线132a和下部器件部分108的纳米线132b示出为垂直对准，但这并非在所有实施例中都是必需的。例如，上部器件部分106的纳米线132a可以在X轴方向上偏离下部器件部分108的纳米线132b，以便于一次对一个器件部分106、108中的纳米线132进行垂直处理(例如，蚀刻、沉积)。
现在转到图6，流程图示出了根据本公开内容实施例的形成具有晶体管结构100的集成电路的方法600的工艺流程，晶体管结构100具有上部器件部分106和下部器件部分108。方法600中的工艺包括毯覆式沉积技术、原子层沉积(ALD)、湿法和干法蚀刻工艺和/或根据本公开内容显而易见的任何其他合适的技术。尽管在形成堆叠CMOS纳米线晶体管结构的背景下描述了方法600中的工艺，但是方法600的变化可以用于制造其他纳米线或纳米带结构，包括平面晶体管配置、垂直晶体管结构、FinFET、TFET等。
在一个实施例中，方法600开始于提供605半导体衬底110。衬底110可以包括任何合适的材料，例如单晶半导体材料，其包括硅(Si)、锗(Ge)、碳(C)、锡(Sn)、磷(P)、硼(B)、砷(As)、锑(Sb)、铟(In)和镓(Ga)中的至少一种，这仅列举了几个示例。在一些实施例中，衬底110是体硅，例如晶圆形式的单晶硅。在其他实施例中，衬底110可以是任何合适的半导体材料，包括硅、碳化硅(SiC)、氮化镓(GaN)和砷化镓(GaAs)，这仅列举了几个示例。在一些实施例中，可以从III-V族材料和IV族材料中选择衬底110。此外，衬底110可以包括在结构支撑介质上沉积或生长的半导体材料层。在一个特定实施例中，衬底110被选择为在衬底的水平平面(例如，如图5中所示的XY平面)中具有(100)晶格结构和在形成纳米线132的侧壁的垂直平面(例如，如图5所示的YZ平面)中具有(110)晶格结构。
在一些实施例中，衬底110可以包括：绝缘体上硅(SOI)结构，其中绝缘体/电介质材料(例如，氧化物材料，例如二氧化硅)夹在两个硅层之间(例如，在掩埋氧化物(BOX)结构中)；或任何其它合适的衬底，其中顶层包括单晶硅。在一些实施例中，衬底110可以掺杂有任何合适的n型和/或p型掺杂剂，掺杂剂浓度在例如每立方厘米1E16至1E22个原子的范围内。例如，硅衬底可以是使用合适的受体(例如硼)进行p型掺杂的，或者使用合适的施主(例如，磷、砷)进行n型掺杂的，掺杂浓度为每立方厘米至少1E16个原子。然而，在一些实施例中，例如，衬底110可以是未掺杂的/本征的或相对最低程度地掺杂(例如包括小于每立方厘米1E16个原子的掺杂剂浓度)。在一些实施例中，衬底110是基本上由硅组成的衬底，例如电子级硅。在其他实施例中，衬底110可以主要包括硅，但也可以包括其他材料(例如，给定浓度的掺杂剂)。而且，注意，衬底110可以包括相对高质量或器件质量的单晶硅或提供合适的模板或晶种表面的其他材料，由其可以形成其他单晶半导体材料特征和层。因此，除非另有明确说明，否则本文所述的衬底110不旨在限于仅包括硅的衬底。
如根据本公开内容将显而易见的，在一些实施例中，衬底110可以具有由米勒指数(100)、(110)或(111)或其等同要件描述的结晶取向。尽管为了便于图示在该示例性实施例中将衬底110示出为具有与图中的其他层的厚度类似的厚度(Z轴方向上的尺寸)，但是衬底110可以比其他层相对厚得多，例如，具有1至950微米范围(或在20至800微米子范围内)的厚度，或根据本公开内容将显而易见的任何其他合适的厚度或厚度范围。在一些实施例中，衬底110可以包括多层结构，该多层结构包括两个或多个不同的层，这些层可以在组成上不同或相同。在一些实施例中，衬底110可以包括在材料的至少一部分中渐变(例如，增加和/或减少)的一种或多种材料浓度。在一些实施例中，取决于最终用途或目标应用，衬底110可以用于一个或多个其他IC器件，例如二极管(例如，发光二极管(LED)或激光二极管)、晶体管(例如，MOSFET或TFET)、电容器(例如，MOSCAP)、微机电系统(MEMS)、纳机电系统(NEMS)、射频(RF)器件、传感器或任何其他合适的半导体器件或IC器件。因此，在一些实施例中，本文描述的结构可以包括在片上系统(SoC)应用中，如根据本公开内容将显而易见的。
方法600任选地包括在衬底110上沉积610缓冲区112。缓冲区112可以被配置为调节衬底110和随后作为层堆叠体134的一部分生长的沟道材料之间的晶格失配。在一些这样的实施例中，沟道材料是具有与衬底110存在大晶格失配的III-V族材料。缓冲区112可以沉积在衬底110上，具有在沟道材料138和衬底110之间的晶格常数的中间值，从而实现了沟道130中的晶体质量改善。在一个实施例中，缓冲区112包括第一缓冲材料(例如磷化镓(GaP))层。磷化镓与硅的晶格失配仅为0.36％。磷化镓也可用于克服从非极性材料(Si)到极性材料(III-V族)的过渡而没有大的晶格常数差异。
根据一些实施例，可以在第一缓冲材料层上生长额外的缓冲层，具有阶梯式或渐变的一种或多种元素浓度。例如，缓冲区112具有1到n个额外的缓冲材料层，其中第一层相对于衬底具有约2％或更小的晶格失配，并且其中第n缓冲材料层与要生长的沟道材料138具有约2％或更小的晶格失配。在一个实施例中，缓冲材料具有渐变的一种或多种元素浓度。例如，缓冲区112包括InGaP层，其具有随着厚度增加的渐变铟浓度。在一些这样的实施例中，铟浓度可以从低水平(例如，0至10原子％)开始和/或可以增加到更高水平(例如，增加到75原子％)。
在其他实施例中，为了实现晶格常数差异的渐变，缓冲区112可以包括以阶梯式浓度的特定物质沉积的多个缓冲材料层。在用于磷化铟(InP)沟道的一个这样的实施例中，使用InxGa1-xP层，并且InxGa1-xP层包括两个或多个缓冲材料层，每层中铟的浓度增加。例如，每个缓冲材料层与其上沉积该层的层相比具有相差不超过约2％的晶格常数。如将理解的，根据可接受的缺陷限制和各种材料的晶格常数，可以使用更多或更少的缓冲层。在一些实施例中，缓冲区112的厚度不大于500nm，包括400nm或更小，300nm或更小，以及200nm或更小。在一些实施例中，一个或多个缓冲材料层可以掺杂有合适的掺杂剂(例如，硼、磷和/或砷)。在缓冲材料被掺杂的实施例中，它可以是n型掺杂的(例如，用磷或砷)或p型掺杂的(例如，用硼)，掺杂剂浓度例如在每立方厘米1E16到1E22个原子的范围内。
方法600继续，以在衬底110上(或当存在缓冲区112时在缓冲区112上)沉积615层堆叠体134。根据一些实施例。层堆叠体134具有牺牲材料136和沟道材料138的交替层。图7示出了具有硅衬底110、缓冲区112和层堆叠体(具有牺牲材料136和沟道材料138的交替层)的示例性结构的透视图。
在一个实施例中，可以使用逐层外延生长来形成牺牲材料136和沟道材料138的交替毯覆层，其中随后可以去除牺牲材料136以释放沟道材料138的纳米线、纳米带或纳米片。在一个实施例中，直接在衬底110上形成第一层牺牲材料136，然后直接在第一层牺牲材料136上形成第一层沟道材料138，并且随后以类似方式沉积牺牲材料136和沟道材料138的附加层对，并且最后接着沉积顶层牺牲材料136。例如，当层堆叠体134的第一(底部)层和最后(顶部)层是牺牲材料136时，沟道材料138的层夹在牺牲材料136的层之间。在一个示例性实施例中，牺牲材料136是硅锗(SiGe)，并且沟道材料138是硅(Si)，反之亦然。在采用缓冲区112的另一实施例中，牺牲材料是砷化铟镓(InGaAs)，并且沟道材料138是磷化铟(InP)。如将理解的，可以使用其他对的牺牲材料136和沟道材料138。任选地，如将理解的，可以在外延期间用合适的掺杂剂以期望的浓度掺杂沟道材料138。
如根据本公开内容将理解的，可以使用任何合适的技术来形成层堆叠体134，例如一个或多个沉积或外延生长工艺(例如，CVD、PVD、ALD、VPE、MBE、LPE)、熔化再生长和/或任何其他合适的处理。在一些实施例中，牺牲材料136和沟道材料138沉积为毯覆层。根据需要在沉积每层之后可以进行额外的处理，例如在沉积下一种材料之前清洁和抛光一种材料。在一些实施例中，例如，层堆叠体134的给定材料具有在2nm至50nm范围内(或者在2-20、5-45、5-40、5-35、5-30、5-25、5-20、5-15、5-10、10-40、10-30、10-20、15-40、15-30、15-20、20-40、20-30和30-40nm的子范围内)的垂直厚度(Z轴方向上的尺寸)和/或至多为50、40、30、25、20、15或10nm的最大垂直厚度。
如根据本公开内容将显而易见的，可以使用其他垂直厚度要求或阈值。可以选择每层的垂直厚度以提供随后形成的纳米线、纳米带或纳米片的期望几何形状。层堆叠体134中的材料不需要在层与层之间以及给定材料的各层中具有相同的垂直厚度。例如，可以控制给定层的厚度(在Z轴方向上)以在要形成的纳米线132之间提供期望的几何形状或垂直间隔133。如图7所示，与下部器件部分108中的沟道材料138相比，沟道材料138在上部器件部分106中具有更大的层厚度。因此，如将理解的，例如，随后形成的纳米线可以具有对于每个纳米线而言相同或不同的垂直间隔和垂直纳米线尺寸。
在一些实施例中，例如，多种不同的沟道材料138可以沉积在衬底的不同区域上，例如以用于CMOS应用。例如，第一沟道材料138可以形成在衬底的要用于一个或多个PMOS器件的第一区域上，并且第二沟道材料138可以形成在衬底的要用于一个或多个NMOS器件的第二区域上。例如，在一些这样的实施例中，第一沟道材料可以包括n型III-V族或IV族材料，并且第二沟道材料可以包括p型III-V族或IV族材料。
在采用多种不同沟道材料的一些实施例中，第一沟道材料138可以包括IV族半导体材料(例如，Si、SiGe、Ge等)，并且第二沟道材料138可以包括III-V族半导体材料(例如，GaAs、InGaAs、InP等)。通常，给定的沟道材料可以包括单晶IV族半导体材料和/或III-V族半导体材料。例如，在串珠鳍状物晶体管配置中，沟道区可以包括IV族半导体材料(例如，用于更宽或更窄的部分)和III-V族半导体材料(例如，用于更宽或更窄部分中的另一个)二者。注意，可以使用任何合适的技术来形成多种不同的沟道材料，例如掩模、沉积，并根据需要去除掩模，以形成任何数量的组成不同的沟道材料。鉴于本公开内容，许多不同的沟道材料配置和变化将是显而易见的。
根据一些实施例，方法600继续，以利用层堆叠体134限定620鳍状物160。在一个示例中，对层堆叠体134的要被处理620成鳍状物的区域进行掩蔽，然后蚀刻周围区域以限定一个或多个鳍状物160。例如，基本上垂直地(例如，±5°)通过层堆叠体134进行各向异性蚀刻以限定相邻鳍状物160之间的隔离沟槽。在一些实施例中，蚀刻工艺进行到衬底110中以限定包括衬底材料和/或缓冲材料(当存在时)的子鳍状物部分162的鳍状物。在子鳍状物部分162上方，鳍状物160具有沉积在层堆叠体134中的牺牲材料136和沟道材料138的交替层。
在一些实施例中，蚀刻工艺限定了从衬底110垂直向上延伸的平行鳍状物160的组。图8示出了一个示例性结构的透视图，示出了从衬底110向上延伸的鳍状物160。每个鳍状物160包括子鳍状物部分162。每个鳍状物160具有层堆叠体134中的牺牲材料136和沟道材料138的交替层。在其他实施例中，蚀刻限定了具有H形的平面或3D晶体管结构，其中沟道区130对应于在源极区和漏极区120之间延伸的H的水平横梁，该源极区和漏极区120由在其间延伸的沟道区130所连接的矩形形状来进行表示。
在一些实施例中，例如，每个鳍状物160可以包括在20-500nm范围内(或者在20-50、20-100、20-200、20-300、20-400、50-100、50-200、50-300、50-400、50-500、100-250、100-400、100-500、200-400或200-500nm的子范围内)的垂直鳍状物高度(Z轴方向上的尺寸)和/或至多为500、450、400、350、300、250、200、150、100或50nm的最大垂直鳍状物高度。在一些实施例中，例如，每个鳍状物可以包括在2-50nm范围内(或者在2-5、2-10、5-10、5-20、5-30、5-50、10-20、10-30、10-50、20-30、20-50或30-50nm的子范围内)的水平鳍状物宽度(X轴方向上的尺寸)和/或至多为50、30、20、10或5nm的最大水平鳍状物宽度。如根据本公开内容将显而易见的，在一些实施例中，鳍状物高度与鳍状物宽度的比率可以大于1，例如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、15、20，或大于任何其他合适的阈值比率。根据本公开内容，其他合适的材料和厚度值/范围/阈值将是显而易见的。
在一些实施例中，衬底110(或缓冲材料，当缓冲材料存在时)可以相对于上方沟道材料138被相反类型地掺杂，以提供隧道二极管配置，从而帮助减少或消除寄生泄漏(例如，亚阈值泄漏)。例如，在一些实施例中，如果上方材料将被n型掺杂，则衬底可以被有意p型掺杂(例如，掺杂浓度为每立方厘米至少1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子)，反之亦然。
方法600继续，以限定625与每个鳍状物160的顶部和侧部接触的栅极结构140。在一个实施例中，过程625包括首先用浅沟槽隔离(STI)材料152填充鳍状物160之间的沟槽。这种处理可以包括沉积STI材料152，平坦化/抛光该结构(例如，通过CMP)，以及使被抛光的STI材料凹陷以暴露鳍状物160的在子鳍状物部分162上方的层堆叠体134部分。在一些实施例中，沉积STI材料152可以包括任何合适的沉积技术，例如本文所述的那些沉积技术(例如，CVD、ALD、PVD)，或任何其他合适的沉积工艺。在一些实施例中，STI材料152可以包括任何合适的电绝缘体材料，例如一种或多种电介质、氧化物(例如，二氧化硅)和/或氮化物(例如，氮化硅)材料。在一些实施例中，可以基于衬底110的材料来选择STI材料152。例如，可以基于使用硅衬底110，从二氧化硅或氮化硅中选择STI材料152。
根据一些实施例，栅极结构140是形成在鳍状物160的沟道区130上的虚设栅极结构。在一个实施例中，栅极结构140包括虚设栅电极142、栅极间隔体146和可选的硬掩模148。在该示例中，根据栅极最后工艺流程来执行限定625栅极结构140。在一些实施例中，如将理解的，虚设栅电极142由多晶硅或其他合适的材料制成。栅极最后制造工艺可以采用虚设栅极结构140以允许替换栅极处理，而栅极最先制造工艺可以首先形成最终栅极结构；可以在已经处理S/D区120之后形成最终栅极结构。在其他实施例中，可以使用栅极最先工艺流程来执行技术。在栅极最后或栅极最先工艺流程中，最终结构将包括最终的栅极堆叠体，如根据本公开内容将显而易见的。虚设栅极结构可以限定每个鳍状物160的沟道区130和源极/漏极(S/D)区120，其中沟道区130位于栅极结构140下方(无论是虚设栅极堆叠体还是最终栅极堆叠体)，并且源极区和漏极区120位于栅极结构140的两侧并连接到沟道区130。
过程625包括在虚设栅电极144的相对侧上形成栅极间隔体146。如根据本公开内容将显而易见的，栅极间隔体146可以包括任何合适的材料，例如任何合适的电绝缘体、电介质、氧化物(例如，氧化硅)，和/或氮化物(例如，氮化硅)材料。在一个实施例中，栅极间隔体146由氮化硅(Si3N4)形成。注意，在一些实施例中，例如，可以在虚设栅极结构140上方形成硬掩模148，以在后续处理期间保护虚设栅电极144和栅极间隔体146。在一些实施例中，硬掩模148形成在栅极间隔体146之间的虚设栅电极的顶部上。
图9示出了具有从衬底110向上延伸的鳍状物160和在相邻鳍状物160的子鳍状物部分162之间的STI材料152的示例性结构的透视图。虚设栅极结构140形成为与每个鳍状物160的顶部和侧部接触，从而限定位于其下方的沟道区130并在栅极结构140的相对侧上限定源极和漏极120区。栅极结构140包括虚设栅电极144、在栅电极144的相对侧面上的栅极间隔体146、以及硬掩模148。
根据本公开内容的实施例，方法600继续，以使用任何合适的技术处理645源极/漏极120。在一个实施例中，根据替换S/D方案来执行处理645源极和漏极120。在一个这样的实施例中，处理645开始于使鳍状物160的暴露的源极和漏极120区的至少一部分凹陷630。在一些实施例中，除了一些量的衬底110或层堆叠体134下方的其他材料之外，在鳍状物160的源极和漏极120区中去除所有层堆叠体134。在其他实施例中，蚀刻工艺在没有完全去除整个层堆叠体134的情况下停止，从而在S/D 120区中留下层堆叠体的残余部或残留部分。例如，残余部是底部或第一层牺牲材料136的一部分。S/D蚀刻在栅极间隔体146的外表面处暴露纳米线/纳米带沟道材料138的端部。可以按需要掩蔽所得到的结构，以便于沉积或生长替换源极/漏极材料，如在以下更详细讨论的。在其他实施例中，处理645源极和漏极120不会使在鳍状物的源极/漏极120区中的层堆叠体134凹陷或完全凹陷；相反，例如，通过用源极/漏极材料掺杂、注入和/或包覆或进行其他合适的处理，将源极/漏极区120处的层堆叠体134中的材料转换为最终的源极/漏极120。
图10示出了在使源极和漏极120区中的层堆叠体134凹陷之后的示例性结构的透视图。S/D 120区中的层堆叠体134已经凹陷到缓冲区112中。在一些实施例中，S/D区120可以进一步凹陷，例如凹陷到衬底110的顶表面或凹陷到衬底110中。对于上部器件部分106和下部器件部分108二者，在栅极间隔体146的表面处暴露出沟道材料138。
对于具有上部器件部分106和下部器件部分108的堆叠晶体管结构100，例如，可以首先执行处理645下部器件部分108的源极和漏极120，然后处理645上部器件部分106的源极和漏极120。例如，过程645包括沉积640一层STI材料(例如，氧化物(例如，SiO2))，然后使STI凹陷到下部器件部分108的顶部。然后，可以在STI材料和上部器件部分106的暴露部分上方共形地沉积另一隔离材料(例如，氮化物(例如，Si3N4))。然后例如通过湿法蚀刻工艺在下部器件部分108中去除STI材料，从而将隔离材料(例如，Si3N4)留在栅极间隔体146的表面上以及沟道材料138的端部上方。通过去除下部器件部分108中的STI材料，现在暴露出在栅极间隔体146的表面处的沟道材料138，以便于替换S/D材料的外延生长。
例如，过程645继续，以使用任何合适的技术来外延生长640替换S/D材料，例如气相外延(VPE)、分子束外延(MBE)或液相外延(LPE)。在堆叠晶体管配置中，例如，下部器件部分108中的源极区和漏极区120的材料可以从在栅极间隔体146处暴露的沟道材料138横向外延生长。例如，单晶材料从沟道材料138的暴露端部半球状地向外生长。在处理下部器件部分108中的S/D 120之后，可以在下部器件部分108的S/D 120上方沉积一层STI材料152，以为处理上部器件部分106中的S/D 120做准备。可选地，可以在STI材料152上沉积隔离材料154，例如氧化物(例如，SiO2)、氮化物(例如，Si3N4)、低k电介质(例如，多孔SiO2或介电常数低于3.9的材料)、氧化铝、氮氧化合物、氮氧碳化合物、旋涂富碳玻璃或某种其它电绝缘材料。沉积在下部器件部分108的顶部上的隔离材料154通常不同于在上部器件部分106中使用的隔离材料，以允许选择性蚀刻隔离材料之一。去除上部器件部分106中的栅极间隔体146上的隔离材料(例如，Si3N4)以暴露上部器件部分106中的沟道材料138。然后可以从上部器件部分106中的沟道材料138的暴露端部外延生长替换S/D 120材料。
图11示出了在下部器件部分108和上部器件部分106中外延生长替换S/D 120材料之后的示例性晶体管结构100的透视图。一层STI材料152填充下部器件部分108中的S/D120之间的空隙，并将上部器件部分106的S/D 120与下部器件部分108隔离。注意，与上部器件部分106的源极和漏极120a相比，下部器件部分108的源极和漏极120b从栅极结构140延伸的程度更大。这种配置不是必需的，但可以使用这种配置来有助于形成垂直向下延伸到每个器件部分106、108的S/D 120的S/D接触部。
在一些实施例中，源极和漏极120可以一次一个极性地形成，例如处理n型和p型S/D中的一个，并且然后处理n型和p型S/D中的另一个。在一些实施例中，源极和漏极120可以包括任何合适的掺杂方案，例如包括合适的n型和/或p型掺杂剂(例如，浓度在每立方厘米1E16至1E22个原子的范围内)。然而，例如，在一些实施例中，至少一个源极或漏极120可以是未掺杂的/本征的或相对最低程度地掺杂的，例如包括小于每立方厘米1E16个原子的掺杂剂浓度。
在一些实施例中，例如，S/D 120中的一个或多个可以具有包括两个或多个不同层的多层结构。在一些这样的实施例中，S/D 120的一个或多个层可以在一些或全部S/D中包括含量/浓度渐变(例如，增加和/或减少)的一种或多种材料。例如，在一些实施例中，可以期望在形成给定的S/D 120时逐渐增加给定掺杂剂或元素的浓度，从而减小掺杂剂扩散。例如，S/D在沟道区130附近具有相对较低的掺杂浓度，并且在相应的S/D接触部附近具有相对较高的掺杂浓度，以改善接触电阻。可选地，可以在S/D区120中形成虚设电极。随后可以去除这种虚设电极以进一步处理替换S/D材料，如下所述。
方法600继续，以在沟道区中释放650纳米线。可以同时针对上部器件部分106和下部器件部分108二者执行过程650。如将理解的，在其他实施例中，在多步骤过程中执行释放650纳米线，其中下部器件部分108与上部器件部分106被分开处理。此处讨论过程650，其中同时处理上部器件部分106和下部器件部分108的纳米线132。
过程650可以开始于去除栅极间隔体146之间的虚设栅电极144，以暴露每个鳍状物160的沟道区130。如将理解的，例如，可以使用湿法蚀刻工艺(例如，硝酸/氢氟酸)、各向异性干法蚀刻或其他合适的蚀刻工艺去除多晶硅的虚设栅电极144。在去除虚设栅电极144之后，在栅极间隔体146之间的沟道区130中暴露沟道材料138和牺牲材料136的交替层的鳍状物形状的层堆叠体134。层堆叠体134的沟道区130在源极和漏极120之间延伸并接触源极和漏极120，其中层堆叠体134的端部由栅极间隔体146保护。可以通过蚀刻处理来去除牺牲材料136，例如通过选择性地去除层堆叠体中的牺牲材料(例如，SiGe)的蚀刻处理来去除牺牲材料136，同时留下完整的沟道材料138(例如，Si)以限定纳米线132。
可以使用任何合适的湿法或干法蚀刻工艺来执行蚀刻牺牲材料136，使得蚀刻工艺选择性地去除牺牲材料136并留下完整的沟道材料138。在去除牺牲材料136之后，所得到的沟道区130包括在源极和漏极120的外延材料之间延伸的纳米线132，其中纳米线132(例如，Si)的端部接触源极和漏极120并且保持至少部分地由环绕它们的栅极间隔体146保护。
如将理解的，可任选地，可以使用一系列氧化物形成和回蚀刻来对释放的纳米线132或纳米带进行清洁和/或整形。例如，可以使用热氧化，氧化物沉积加退火，或其他合适的工艺来形成薄表面氧化物。然后可以使用湿法或干法蚀刻工艺来去除氧化物。该一系列的氧化和氧化物去除可以去除沟道材料138上的残余量的牺牲材料136和其他杂质。这种清洁和整形工艺也可用于将纳米线横截面的角变圆，从而减小电荷积累面积。
图12示出了在释放沟道材料138的纳米线132之后的图11的示例性结构的一部分。已经去除了图11中示出的栅极结构140和S/D 120的一部分，以便更清楚地示出沟道130中的纳米线132。纳米线132的端部接触S/D 120。栅极间隔体146环绕每个纳米线132的端部，其由与S/D 120相邻的虚线表示。上部器件部分106中的纳米线132a与下部器件部分108中的纳米线132b对准。上部器件部分106中的纳米线132a的横截面形状和纳米线132a之间的垂直间隔133不同于下部器件部分108中的纳米线的横截面形状和纳米线之间的垂直间隔。如上所述，这种几何形状的差异可用于独立地优化堆叠晶体管结构100中的器件性能。
方法600继续，以进行最终栅极处理660。根据一些实施例，栅极处理660包括在释放的纳米线/纳米带132上沉积栅极电介质142，接着在栅极电介质142上方沉积功函数层145和栅电极144。在一个示例性实施例中，使用栅极最后制造流程形成栅极堆叠体，栅极最后制造流程可以被认为是替换栅极或替换金属栅极(RMG)工艺。在采用纳米线沟道结构的实施例中，栅极堆叠体基本上(或完全)围绕每个纳米线主体部分，例如环绕每个纳米线主体的至少80％、85％、90％、95％或更多。如上面针对一些过程所讨论的，可以对上部器件部分106和下部器件部分108二者同时执行栅极处理660。在其他实施例中，例如在上部器件部分106将与下部器件部分108分开控制的实施例下，在两部分过程中执行栅极处理660，以在下部器件部分108和上部器件部分106中限定不同的栅极结构140。
栅极处理660包括在沟道区130中的暴露的纳米线132主体上沉积栅极电介质142。栅极电介质142可以包括例如任何合适的氧化物(例如二氧化硅)、高k电介质材料，和/或根据本公开内容将显而易见的任何其他合适的材料。高k电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸锌铅，这提供了一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质142进行退火以改善其质量。
功函数层145(例如，功函数金属或含功函数金属的化合物)可以以围绕纳米线132主体的相对薄的层的方式沉积在栅极电介质142上方。在一些实施例中，功函数层145的厚度为1nm至15nm(例如，2nm至6nm、2nm至5nm、4nm至8nm，或5nm至10nm)。例如，功函数层145的厚度为1至5nm并且功函数层145限定了环绕每个纳米线132的层，例如图1B所示和在上面讨论的。在其他实施例中，以更大的量沉积功函数层145，以在相邻纳米线132周围和之间限定连续层，例如图4B中所示和在上面讨论的。可以使用原子层沉积工艺或任何其他合适的工艺来形成功函数层145。当纳米线132之间的垂直间隔133足够小时，可以执行原子层沉积或其他沉积技术的工艺条件，使得功函数层145自身闭合并包围空隙或气隙。这种方案可用于在垂直相邻纳米线之间限定空隙或气隙147，例如图3B所示和在上面讨论的。
随后可以在功函数层145上方形成栅电极144。可以使用任何合适的技术，包括例如旋涂或CVD沉积。例如，栅电极144可以包括各种各样的材料，例如多晶硅或各种合适的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。
在一些实施例中，栅极电介质142和/或栅电极144可以包括由例如两个或多个材料层构成的多层结构。例如，在一些实施例中，可以采用多层栅极电介质142来提供从沟道材料138到栅电极144的更渐进的电过渡。在一些实施例中，栅极电介质142和/或栅电极144可以在(一个或多个)特征的至少一部分中包括含量或浓度渐变(例如，增加和/或减少)的一种或多种材料。在一些实施例中，一个或多个附加层也可以存在于最终栅极堆叠体中，例如一个或多个相对高或低功函数层和/或其他合适的层。注意，例如，栅极电介质142还可以用于在纳米线主体的一侧或两侧上形成替换栅极间隔体146，使得栅极电介质142位于栅电极144和一个或两个栅极间隔体146之间。鉴于本公开内容，许多不同的栅极堆叠体配置将是显而易见的。
方法600继续，以形成670源极/漏极接触部122。在一些实施例中，可以使用任何合适的技术形成670源极和漏极接触部122，例如在ILD层中形成垂直向下延伸到相应源极/漏极120区的过孔，然后在过孔中沉积金属或金属合金(或其他合适的导电材料)。在一些实施例中，形成670源极/漏极接触部122可以包括例如硅化、锗化、III-V-化和/或退火工艺。
例如，在一些实施例中，源极和漏极接触部122可以包括铝或钨，尽管可以使用任何合适的导电金属或合金，例如银、镍-铂或镍-铝。在一些实施例中，源极和漏极接触部中的一个或多个可以例如包括电阻减小金属和接触插塞金属，或仅包括接触插塞。示例性接触电阻减小金属包括例如镍、铝、钛、金、金-锗、镍-铂、镍-铝和/或其他这样的电阻减小金属或合金。示例性接触插塞金属包括例如铝、铜、镍、铂、钛或钨或其合金，尽管可以使用任何合适的导电接触金属或合金。在一些实施例中，如果需要，附加层(例如，粘附层(例如，氮化钛)和/或衬层或阻挡层(例如，氮化钽))可以存在于源极和漏极接触部区域中。在一些实施例中，例如，接触电阻减小层可以存在于给定的源极或漏极区与其对应的源极或漏极接触部126之间，接触电阻减小层例如为相对高掺杂(例如，掺杂剂浓度大于每立方厘米1E18、1E19、1E20、1E21或1E22个原子)的中间半导体材料层。在一些这样的实施例中，接触电阻减小层可以包括半导体材料和/或杂质掺杂剂，该半导体材料和/或杂质掺杂剂例如基于相应的源极或漏极区120所包括的材料和/或掺杂剂浓度。上面讨论的图5示出了根据一些实施例的具有形成在S/D 120上的S/D接触部122的示例性晶体管结构100的一部分的透视图。
根据一些实施例，根据需要，方法600继续，以完成680通用集成电路(IC)。例如，用于完成IC的这种附加处理可以包括后段或后段制程(BEOL)处理，以形成与所形成的晶体管器件接触的一个或多个金属化层和/或互连。如根据本公开内容将显而易见的，可以执行任何其他合适的处理。注意，为了便于描述，以特定顺序示出了方法600中的过程。然而，根据一些实施例，一个或多个过程可以以不同的顺序执行或者可以根本不执行(并因此是可选的)。鉴于本公开内容，方法600和本文描述的技术的许多变化将是显而易见的。
示例性系统
图13示出了根据本公开内容的一些实施例的计算系统1000，计算系统1000是利用通过使用本文公开的技术形成的集成电路结构和/或晶体管器件实施的。如可以看出的，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006，每个部件可以物理和电气地耦合到母板1002，或以其他方式集成在其中。如可以理解的，母板1002可以是例如任何印刷电路板，无论是主板，安装在主板上的子板，还是系统1000的唯一板，等等。
取决于其应用，计算系统1000可以包括一个或多个其他部件，该一个或多个其他部件可以或可以不物理地和电气地耦合到母板1002。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。根据示例性实施例，包括在计算系统1000中的任何部件可以包括使用所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，举例而言，注意，通信芯片1006可以是处理器1004的一部分或以其他方式集成到处理器1004中)。
通信芯片1006实现无线通信，以便于传送往来于计算系统1000的数据。术语“无线”及其派生词可以用于描述可通过非固态介质、借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施多个无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被命名为3G、4G、5G及后续代的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，该板载电路是利用通过使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件实施的。术语“处理器”可以指代任何设备或设备的部分，其例如处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片1006的集成电路管芯包括通过使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件。如根据本公开内容将理解的，注意，多标准无线能力可以直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算系统1000可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数码摄像机或处理数据或采用通过使用如本文中以各种方式描述的所公开技术形成的一个或多个集成电路结构或器件的任何其他电子设备或系统。注意，对计算系统的引用旨在包括被配置用于计算或处理信息的计算设备、装置和其他结构。
其他示例性实施例
以下示例涉及其他实施例，根据这些其他实施例，许多置换和配置将是显而易见的。
示例1是一种集成电路，包括：第一晶体管器件区域，包括：具有第一横截面形状的第一主体，所述第一主体包括半导体材料、以及第一栅极结构，环绕第一主体，其中，第一栅极结构包括栅电极和栅极电介质，栅极电介质位于第一主体和栅电极之间；以及第二晶体管器件区域，包括：具有第二横截面形状的第二主体，所述第二主体包括半导体材料、以及第二栅极结构，环绕第二主体，其中，第二栅极结构包括栅电极和栅极电介质，栅极电介质位于第二主体和栅电极之间；其中，第一晶体管器件区域和第二晶体管器件区域以垂直堆叠配置进行布置，第一主体和第二主体水平延伸；并且其中，第一横截面形状与第二横截面形状不同。
示例2包括示例1的主题，其中，第一主体是具有垂直伸长形状的多个第一主体中的一个，并且第二主体是具有水平伸长形状的多个第二主体中的一个。
示例3包括示例1或2的主题，其中，第一横截面形状的高度与宽度的比率至少为1.5。
示例4包括示例1-3中任一项的主题，其中，第二横截面形状的高度与宽度的比率不大于1.0。
示例5包括示例4的主题，其中，高度与宽度的比率不大于0.5。
示例6包括示例4的主题，其中，高度与宽度的比率不大于0.2。
示例7包括示例1-6中任一项的主题，还包括在第一主体的栅极电介质和栅电极之间环绕第一主体的第一功函数层和在第二主体的栅极电介质和栅电极之间环绕第二主体的第二功函数层。
示例8包括示例7的主题，其中，第一功函数层包括金属，并且第二功函数层包括金属。
示例9包括示例7或8的主题，其中，第一功函数层沿第一主体的侧部具有比沿第一主体的顶部或底部更大的厚度。
示例10包括示例7-9中任一项的主题，其中，第一主体是包括第一纳米线和第二纳米线的多个纳米线中的一个，并且其中，功函数层是第一纳米线和第二纳米线周围和之间的单个连续层。
示例11包括示例7-9中任一项的主题，其中，第一主体是包括第一纳米线和第二纳米线的多个纳米线中的一个，并且其中，环绕第一纳米线的功函数层与环绕第二纳米线的功函数层合并。
示例12包括示例1-11中任一项的主题，其中，第一主体是包括第一纳米线和第二纳米线的多个纳米线中的一个，第一栅极结构限定在第一纳米线和第二纳米线之间垂直对准的空隙。
示例13包括示例1-9中任一项的主题，其中，第一主体是垂直堆叠的多个第一纳米线中的一个，多个第一纳米线其间具有第一垂直间隔，并且第二主体是垂直堆叠的多个第二纳米线中的一个，多个第二纳米线其间具有第二垂直间隔，第二垂直间隔与第一垂直间隔不同。
示例14包括示例13的主题，其中，多个第一纳米线包括第一纳米线和第二纳米线，并且其中环绕第一纳米线的功函数层与环绕第二纳米线的功函数层合并。
示例15包括示例1-14中任一项的主题，其中，第一主体的横截面积大于第二主体的横截面积。
示例16包括示例1-15的主题，其中，第二主体的横截面形状的周长小于40nm。
示例17包括示例1-16中任一项的主题，其中，第一主体和第二主体包括(i)IV族半导体材料或(ii)III-V族半导体材料。
示例18包括示例17的主题，其中，第一主体和第二主体包括(i)镓或(ii)镓和砷。
示例19包括示例17的主题，其中，第一主体和第二主体包括(i)硅或(ii)硅和锗。
示例20包括示例19的主题，其中，第一主体或第二主体包括Si1-xGex，其中，x≤0.3。
示例21包括示例19或20的主题，其中，第一主体和/或第二主体包括在水平面中具有(100)晶格结构的硅。
示例22包括示例21的主题，其中，第一主体和/或第二主体的侧壁具有(110)晶格结构。
示例23包括示例1-22中任一项的主题，其中，第一主体的晶格表现出比第二主体的晶格更大的垂直应变。
示例24包括示例23的主题，其中，垂直应变是压缩应变。
示例25包括示例1-24中任一项的主题，还包括衬底，该衬底包括硅并且在水平平面中具有(100)晶体结构。
示例26包括示例1-25中任一项的主题，其中，第一晶体管器件区域包括一个或多个NMOS器件，并且第二器件区域包括一个或多个PMOS器件。
示例27是一种晶体管结构，包括：在第一源极和第一漏极之间水平延伸并连接第一源极和第一漏极的至少一个第一主体，其包括半导体材料；在第二源极和第二漏极之间水平延伸并连接第二源极和第二漏极的至少一个第二主体，其包括半导体材料，至少一个第二主体与至少一个第一主体以间隔开的垂直堆叠体的方式进行布置；第一栅极结构，环绕至少一个第一主体，第一栅极结构包括栅电极和栅极电介质，其中，栅极电介质位于栅电极与至少一个第一主体中的每一个之间；以及第二栅极结构，环绕至少一个第二主体，第二栅极结构包括栅电极和栅极电介质，其中，栅极电介质位于栅电极和至少一个第二主体中的每一个之间；其中，至少一个第一主体具有第一横截面形状，并且至少一个第二主体具有第二横截面形状，第一横截面形状具有比宽度更大的高度，并且第二横截面形状具有比高度更大的宽度。
示例28包括示例27的主题，其中，第一栅极结构包括在栅极电介质和栅电极之间环绕至少一个第一主体的功函数层。
示例29包括示例28的主题，其中，功函数层沿着至少一个第一主体的侧部具有比沿着至少一个第一主体的顶部更大的厚度。
示例30包括示例28或29的主题，其中，至少一个第一主体包括第一纳米线和第二纳米线，并且其中环绕第一纳米线的功函数层与环绕第二纳米线的功函数层合并。
示例31包括示例27-30中任一项的主题，其中，至少一个第一主体和至少一个第二主体选自纳米线、纳米片和纳米带。
示例32包括示例27-31中任一项的主题，其中，第一横截面形状的高度与宽度的比率至少为1.5。
示例33包括示例32的主题，其中，该比率至少为2。
示例34包括示例32的主题，其中，该比率至少为5。
示例35包括示例32的主题，其中，该比率至少为10。
示例36包括示例32-35中任一项的主题，其中，第二横截面形状的高度与宽度的比率为0.5或更小。
示例37包括示例36的主题，其中，第二横截面形状的高度与宽度的比率为0.25或更小。
示例38包括示例36的主题，其中，第二横截面形状的高度与宽度的比率为0.1或更小。
示例39包括示例27-38中任一项的主题，其中，第一横截面形状和第二横截面形状选自圆形、椭圆形、矩形、具有圆角的矩形、以及梯形。
示例40包括示例27-39中任一项的主题，其中，第一栅极结构与第二栅极结构不同。
示例41包括示例27-40中任一项的主题，其中，至少一个第一主体和至少一个第二主体垂直对准。
示例42包括示例27-41中任一项的主题，其中，至少一个第一主体包括在第二纳米线上方垂直间隔开的第一纳米线，并且其中，第一栅极结构限定在第一纳米线和第二纳米线之间的空隙。
示例43包括示例42的主题，其中，空隙的横截面宽度至少为2nm。
示例44包括示例43的主题，其中，空隙的横截面高度至少为1nm。
示例45是包括权利要求27-44中任一项的晶体管结构的CMOS晶体管结构。
示例46包括示例45的主题，其中，至少一个第一主体是PMOS晶体管的一部分，并且至少一个第二主体是NMOS晶体管的一部分。
示例47是一种形成具有至少一个晶体管的集成电路的方法，该方法包括：提供包含单晶硅的衬底；在缓冲结构上沉积超晶格，超晶格具有第一半导体材料和第二半导体材料的交替层，第二半导体材料在组成上不同于第一半导体材料，超晶格包括第一部分和第二部分，在第一部分中第一半导体材料的层具有第一厚度，在第二部分中第一半导体材料的层具有不同于第一厚度的第二厚度，第二部分垂直地位于第一部分的上方或下方；利用超晶格限定鳍状物；在鳍状物上形成栅极结构，栅极结构与每个鳍状物的侧部和顶部接触，其中，栅极结构限定位于栅极结构下方的沟道区；使栅极结构的相对侧部上的鳍状物凹陷，以在栅极结构的侧部暴露第一半导体材料的端部；从下部中的第一半导体材料的端部外延生长第一源极和第一漏极；从上部中的第一半导体材料的端部外延生长第二源极和第二漏极；从鳍状物的沟道区去除第二半导体材料以在第一部分中限定第一半导体材料的纳米线，其横截面高度与宽度的比率至少为1.5，并且在第二部分中限定第一半导体材料的纳米线，其高度与宽度的比率不大于1.0；以及形成环绕纳米线的栅极结构，栅极结构包括栅电极、功函数层和栅极电介质，其中，栅极电介质位于每个纳米线和栅电极之间，并且其中，功函数层在栅极电介质和栅电极之间环绕纳米线。
示例48包括示例47的主题，其中，第一部分中的纳米线的晶格表现出垂直压缩应变。
示例49包括示例47或48的主题，其中，提供衬底包括选择硅以在衬底的水平面中具有(100)晶格结构。
示例50包括示例49的主题，其中，硅沿着纳米线的侧壁具有(110)晶格结构。
示例51包括示例47-51中任一项的主题，其中，形成环绕纳米线的栅极结构包括沉积功函数层以在第一部分中的多个纳米线周围和之间限定连续结构。
示例52包括示例51的主题，其中，形成环绕纳米线的栅极结构包括沉积功函数层，功函数层沿着纳米线的侧部具有比沿着纳米线的顶部或底部更大的厚度。
示例53包括示例47-52中任一项的主题，其中，形成环绕纳米线的栅极结构包括在第一部分中的垂直相邻纳米线之间限定空隙。
示例54包括示例44-53中任一项的主题，还包括处理第一部分中的纳米线以具有垂直伸长的横截面形状，并且将第二部分中的纳米线限定为具有水平伸长的横截面形状。
示例55包括示例47-54中任一项的主题，还包括处理第一部分中的纳米线以具有第一横截面形状，并且将第二部分中的纳米线限定为具有不同于第一横截面形状的第二横截面形状。
示例56是包括权利要求27-44中任一项的晶体管结构的集成电路。
示例57包括示例56的主题，其中，晶体管结构包括n沟道晶体管和p沟道晶体管，n沟道晶体管包括至少第一主体，p沟道晶体管包括至少一个第二主体。
示例58包括示例57的主题，还包括互补金属氧化物半导体(CMOS)电路，其包括n沟道晶体管和p沟道晶体管。
示例59是一种计算系统，包括权利要求1-26中任一项的集成电路或权利要求27-44中任一项的晶体管结构。
示例60包括示例59的主题，还包括处理器。
示例61包括示例59-60中任一项的主题，还包括存储器结构。
示例62包括示例59-61中任一项的主题，还包括通信芯片。
示例63包括示例59-62中任一项的主题，还包括触摸屏控制器。
示例64包括示例59-63中任一项的主题，还包括动态随机存取存储器。
已经出于例示和说明的目的呈现了对示例性实施例的前述说明。其并非旨在是穷举的或将本公开内容限制于所公开的精确形式。鉴于本公开内容，许多修改和变化都是可能的。其意图是，本公开内容的范围不受该具体实施方式的限制，而是受所附权利要求的限制。要求本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括本文中以各种方式公开或以其他方式展示的一个或多个限制的任何集合。

Claims (20)

1.一种集成电路，包括：
第一晶体管器件区域，包括：具有第一横截面形状的第一主体，所述第一主体包括半导体材料；以及第一栅极结构，所述第一栅极结构环绕所述第一主体，其中，所述第一栅极结构包括栅电极和栅极电介质，所述栅极电介质位于所述第一主体和所述栅电极之间；以及
第二晶体管器件区域，包括：具有第二横截面形状的第二主体，所述第二主体包括半导体材料；以及第二栅极结构，所述第二栅极结构环绕所述第二主体，其中，所述第二栅极结构包括栅电极和栅极电介质，所述栅极电介质位于所述第二主体和所述栅电极之间；
其中，所述第一晶体管器件区域和所述第二晶体管器件区域以垂直堆叠配置进行布置，所述第一主体和所述第二主体水平延伸；并且
其中，所述第一横截面形状与所述第二横截面形状不同。
2.根据权利要求1所述的集成电路，其中，所述第一主体是具有垂直伸长形状的多个第一主体中的一个，并且所述第二主体是具有水平伸长形状的多个第二主体中的一个。
3.根据权利要求2所述的集成电路，其中，所述第一横截面形状的高度与宽度的比率至少为1.5。
4.根据权利要求1所述的集成电路，还包括在所述第一主体的栅极电介质和栅电极之间环绕所述第一主体的第一功函数层和在所述第二主体的栅极电介质和栅电极之间环绕所述第二主体的第二功函数层。
5.根据权利要求4所述的集成电路，其中，所述第一功函数层包括金属，并且所述第二功函数层包括金属。
6.根据权利要求4所述的集成电路，其中，所述第一主体是包括第一纳米线和第二纳米线的多个纳米线中的一个，并且其中，环绕所述第一纳米线的所述功函数层与环绕所述第二纳米线的所述功函数层合并。
7.根据权利要求4所述的集成电路，其中，所述第一功函数层沿所述第一主体的侧部具有比沿所述第一主体的顶部或底部更大的厚度。
8.根据权利要求1-7中的任一项所述的集成电路，其中，所述第一主体是包括第一纳米线和第二纳米线的多个纳米线中的一个，所述第一栅极结构限定在所述第一纳米线和所述第二纳米线之间垂直对准的空隙。
9.根据权利要求1-7中的任一项所述的集成电路，其中，所述第一主体是垂直堆叠的多个第一纳米线中的一个，所述多个第一纳米线之间具有第一垂直间隔，并且所述第二主体是垂直堆叠的多个第二纳米线中的一个，所述多个第二纳米线之间具有第二垂直间隔，所述第二垂直间隔与所述第一垂直间隔不同。
10.根据权利要求9所述的集成电路，其中，所述多个第一纳米线包括第一纳米线和第二纳米线，并且其中，环绕所述第一纳米线的所述功函数层与环绕所述第二纳米线的所述功函数层合并。
11.根据权利要求1-7中的任一项所述的集成电路，其中，所述第一主体和所述第二主体包括(i)IV族半导体材料或(ii)III-V族半导体材料。
12.根据权利要求11所述的集成电路，其中，所述第一主体和所述第二主体包括(i)硅或(ii)硅和锗。
13.根据权利要求12所述的集成电路，其中，所述第一主体或所述第二主体包括Si1- xGex，其中，x≤0.3。
14.根据权利要求11所述的集成电路，其中，所述第一主体和所述第二主体包括在水平面中具有(100)晶格结构的硅。
15.一种晶体管结构，包括：
至少一个第一主体，其在第一源极和第一漏极之间水平延伸并连接所述第一源极和所述第一漏极，所述至少一个第一主体包括半导体材料；
至少一个第二主体，其在第二源极和第二漏极之间水平延伸并连接所述第二源极和所述第二漏极，所述至少一个第二主体包括半导体材料，所述至少一个第二主体与所述至少一个第一主体以间隔开的垂直堆叠体进行布置；
第一栅极结构，其环绕所述至少一个第一主体，所述第一栅极结构包括栅电极和栅极电介质，其中，所述栅极电介质位于所述栅电极与所述至少一个第一主体中的每一个之间；以及
第二栅极结构，其环绕所述至少一个第二主体，所述第二栅极结构包括栅电极和栅极电介质，其中，所述栅极电介质位于所述栅电极和所述至少一个第二主体中的每一个之间；
其中，所述至少一个第一主体具有第一横截面形状，并且所述至少一个第二主体具有第二横截面形状，所述第一横截面形状具有比宽度更大的高度，并且所述第二横截面形状具有比高度更大的宽度。
16.根据权利要求15所述的晶体管结构，其中，所述第一栅极结构包括在所述栅极电介质和所述栅电极之间环绕所述至少一个第一主体的功函数层，所述功函数层沿着所述至少一个第一主体的侧部具有比沿着所述至少一个第一主体的顶部更大的厚度。
17.根据权利要求16所述的晶体管结构，其中，所述至少一个第一主体包括第一纳米线和第二纳米线，并且其中，环绕所述第一纳米线的所述功函数层与环绕所述第二纳米线的所述功函数层合并。
18.根据权利要求15所述的晶体管结构，其中，所述至少一个第一主体和所述至少一个第二主体选自纳米线、纳米片和纳米带。
19.根据权利要求15所述的晶体管结构，其中，所述第一横截面形状的高度与宽度的比率至少为1.5。
20.根据权利要求15-19中的任一项所述的晶体管结构，其中，所述至少一个第一主体包括在第二纳米线上方垂直间隔开的第一纳米线，并且其中，所述第一栅极结构限定在所述第一纳米线和所述第二纳米线之间的空隙。
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