CN110660739A - 使用牺牲源极/漏极层的增大的晶体管源极/漏极接触面积 - Google Patents

使用牺牲源极/漏极层的增大的晶体管源极/漏极接触面积 Download PDF

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W·许
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Abstract

本文提供了使用牺牲S/D层的包括增大的晶体管源极/漏极(S/D)接触面积的集成电路结构。在该S/D材料的外延生长之前，将包括与S/D材料不同的材料的牺牲层沉积到S/D沟槽中，使得牺牲层充当S/D材料下方的空间占位器。在S/D触点处理期间，可以相对于S/D材料选择性地蚀刻牺牲层以至少部分地去除牺牲层，在S/D材料下方留下用于触点金属填充的空间。在一些情况下，触点金属也位于S/D材料的部分之间。在一些情况下，触点金属环绕epi S/D，例如当采用S/D区域任一侧上的电介质壁结构时。通过增大S/D接触面积，减小了接触电阻，从而改善了晶体管器件的性能。

Description

使用牺牲源极/漏极层的增大的晶体管源极/漏极接触面积
背景技术
半导体器件是利用半导体材料(例如硅(Si)、锗(Ge)和砷化镓(GaAs))的电子特性的电子元件。场效应晶体管(FET)是包括三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，电荷载流子(例如，电子或空穴)通过该沟道在源极和漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道或n型器件，而在电荷载流子是空穴的情况下，FET被称为p沟道或p型器件。一些FET具有称为主体或衬底的第四端子，其可用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质。MOSFET也可称为金属-绝缘体-半导体FET(MISFETS)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实现逻辑门和其他数字电路。
FinFET是围绕薄带半导体材料(通常称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道位于与栅极电介质相邻的鳍状物的外部部分上。具体地，电流沿着鳍状物的两个侧壁(垂直于衬底面的侧面)/在鳍状物的两个侧壁内以及沿着鳍状物的顶部(与衬底表面平行的侧面)传播。因为这种配置的导电沟道基本上位于鳍状物的三个不同外部区域(例如，顶部和两侧)，所以这种FinFET设计有时被称为三栅极晶体管。也可以使用其他类型的FinFET配置，例如所谓的双栅极FinFET，其中导电沟道主要仅沿着鳍状物的两个侧壁(而不是沿着鳍状物的顶部)存在。其中沟道区域包括例如一个或多个纳米线或纳米带的全环栅极(GAA)晶体管与基于鳍状物的晶体管类似地配置，但代替栅极在三个部分上(因此存在三个有效栅极)的鳍状沟道区域，栅极材料通常围绕每个纳米线或纳米带。
附图说明
图1示出了示例性集成电路(IC)结构的截面图，其示出了仅在源极/漏极区上方的源极/漏极触点。
图2示出了根据一些实施例的形成集成电路(IC)的示例性方法200，该集成电路包括通过采用牺牲源极/漏极层而具有增大的源极/漏极接触面积的至少一个晶体管。
图3A-3H示出了根据一些实施例的在使用先栅极(gate-first)工艺流程执行图2的方法时形成的示例性IC结构的截面图。图3B'、3F'和3H'分别示出了根据一些实施例的在使用后栅极(gate-last)工艺流程执行图2的方法时发生的图3B、3F和3H的对应示例性结构的变型。图3A-3H(以及图5和6)中的截面图沿着沟道材料的主体并垂直于栅极线，以帮助说明所形成的结构。
图4A-4D分别示出了根据一些实施例的穿过图3D、3E、3G和3H的结构的源极/漏极区截取的平面的示例性截面图，以帮助示出本文所述的处理。
图5示出了根据一些实施例的图3H的示例性集成电路结构，其示出了保留在最终结构中的牺牲源极/漏极层的一部分。
图6示出了根据一些实施例的包括增大的源极/漏极接触面积且采用全环栅极(GAA)配置的示例性集成电路结构的截面图。
图7A-7D示出了根据一些实施例的穿过图6的结构的源极/漏极区的示例性截面集成电路图，以示出当采用电介质壁结构时在源极/漏极区周围形成源极/漏极触点结构。
图8A-8D示出了根据一些实施例的穿过本文描述的晶体管器件的沟道区和栅极结构的示例性截面集成电路图。例如，图8A是沿图3H、3H'和5的示例性结构中的虚线8A-8A截取的示例性平面图。另外，图8B是沿着图8B的示例性结构中的虚线8B-8B截取的示例性平面图。图8C和8D示出了其他示例性沟道区域配置。
图9示出了根据一些实施例的利用集成电路结构实现的计算系统，该集成电路结构包括具有如本文所公开的增大的源极/漏极接触面积的至少一个晶体管。
通过阅读以下详细描述并结合本文描述的附图，将更好地理解当前实施例的这些和其他特征。在附图中，在各个图中示出的每个相同或几乎相同的部件可以由相似的数字表示。为清楚起见，并非每个部件都在每个图中标记。此外，如将理解的，附图不一定按比例绘制或旨在将所描述的实施例限制为所示的特定配置。例如，虽然一些附图通常表示直线、直角和光滑表面，但是考虑到制造工艺的现实限制，所公开技术的实际实施方式可能具有不完美的直线和直角，并且一些特征可能具有表面形貌或者不光滑。此外，附图中的一些特征可以包括图案化和/或阴影填充，其仅被提供以帮助在视觉上识别不同的特征。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
在诸如MOSFET器件的晶体管器件中，存在许多不期望的电阻来源。一种这样的不期望电阻来源来自源极/漏极(S/D)半导体材料和对应的触点金属结构(称为S/D触点)之间存在的接触电阻。S/D接触电阻是寄生的，是现代晶体管技术(例如CMOS技术)的驱动电流、性能和电路延迟的重要限制因素。S/D接触电阻有两个主要方面：S/D金属和S/D半导体之间界面处的电阻；和接触面积，它是接触界面的总表面积。跨S/D金属/半导体界面的电阻与材料特性有关，并且在本公开中不再进一步讨论。然而，对于跨界面的给定电阻，可以通过增加总接触面积来降低总接触电阻。典型的器件设计允许金属仅从顶部接触S/D，即所谓的顶部界面触点。例如，图1示出了示例性集成电路(IC)结构的截面图，其示出了仅在S/D区域上方的S/D触点(顶部界面触点)。更详细地，图1的IC结构包括衬底100(例如硅衬底)、沟道区110、栅极电介质132、栅电极134、栅极侧壁间隔体136、S/D区域160、S/D触点180、以及位于160和180区域之间的接触界面195。如图所示，对应的S/D触点180仅在S/D区域160上方，其仅提供小的接触面积——在S/D区域160的顶表面与其对应的触点180之间的界面195处的面积。这样小的接触面积导致不希望的高S/D接触电阻。此外，由于金属触点和包括在S/D区域中的半导体材料之间的接触面积减小，因此接触电阻在缩小的晶体管中上升。
因此，并且根据本公开的各种实施例，本文提供了使用牺牲S/D层实现的具有增大的S/D接触面积的晶体管。本公开的目的是描述由牺牲S/D层实现的集成工艺，其导致本文实施例相对于传统顶部界面触点的接触面积增大。在一些实施例中，在S/D材料的外延生长之前沉积牺牲层，使得牺牲层低于该外延S/D材料(在本文中也称为“epi”)。在S/D触点处理期间，然后可以蚀刻掉牺牲层以暴露S/D材料的下侧，使得S/D触点金属可以沉积在外延S/D材料下方(并且在一些情况下，在其间)。此外，牺牲S/D层提供了多种集成优势。例如，根据一些实施例，如本文中不同地描述的牺牲层允许触点处可靠的蚀刻偏移和去除。此外，根据一些实施例，当向下蚀刻到外延S/D材料中时，如本文中不同地描述的牺牲层可以用作蚀刻停止层。此外，根据一些实施例，如本文中不同地描述的牺牲层可以用于非平面晶体管，例如鳍式晶体管(例如，FinFET)和全环栅极或GAA晶体管(例如，采用一个或多个纳米线或纳米带)。因此，S/D区域中的金属和epi(半导体材料)之间的接触面积增加，从而降低了这些位置处的接触电阻并改善了整体器件性能。
注意，本文中“源极/漏极”或“S/D”的使用仅旨在指代源极区或漏极区或者源极区和漏极区这两者。为此，除非另有说明，否则本文所用的正斜杠(“/”)表示“和/或”，并且不旨在暗示关于源极和漏极区的任何特定结构限制或布置，或本文与正斜杠一起列出的任何其他材料或特征。
在一些实施例中，牺牲S/D层包括与S/D半导体材料在组成上不同的电介质材料或半导体材料。如本文所用的“组成上不同”或“组成上相异”的材料是指具有不同化学组成的两种材料。该组成差异可以是例如借助于在一种材料中但不在另一种材料中的元素(例如，硅锗在组成上不同于硅，并且二氧化硅在组成上不同于硅)，或者通过一种材料具有与第二种材料相同的所有元素但是这些元素中的至少一个在一种材料中相对于另一种材料有意地以不同的浓度提供(例如，具有70原子百分比的锗的SiGe在组成上不同于具有25原子百分比的锗的SiGe)。除了这种化学组成多样性之外，材料还可以具有不同的掺杂剂(例如，硼与砷/磷)或相同的掺杂剂，但浓度不同。在其他实施例中，组成上不同的材料还可以指具有不同结晶取向的两种材料。例如，(110)Si在组成上与(100)Si相异或不同。
在一些实施例中，在形成S/D沟槽之后但在形成最终S/D材料之前沉积牺牲层，使得牺牲层至少形成在S/D沟槽的底部上。在一些这样的实施例中，通过蚀刻处理去除S/D位置中的沟道材料层来形成S/D沟槽，并且这种蚀刻处理可以被称为epi-底切(EUC)处理。在EUC处理之后并且在epi之前，在S/D沟槽中沉积牺牲层。在一些实施例中，处理继续进行epi生长，epi生长在相邻单元中的epi合并之前被中断。在一些这样的实施例中，沉积封装epi的另一个牺牲层。在一些实施例中，epi生长处理允许相邻单元的epi合并。在一些这样的实施例中，使用深蚀刻来穿透epi并在牺牲层处停止(例如，在触点处理期间)以到达该牺牲层。然后，在触点处理中，相对于S/D epi选择性地蚀刻牺牲层。然后沉积(例如，通过ALD和/或CVD)S/D触点金属，其全环绕epi沉积金属，包括epi的下侧以及相邻单元中的epi之间。
例如，一些实施例在晶体管边界处采用电介质壁结构(其可被称为自对准栅极端盖壁或其他高电介质隔离结构)以在相邻的鳍状物/纳米线/纳米带之间提供高壁。在epi-底切(EUC)处理之后并且在形成epi S/D材料之前，如本文中不同地描述的牺牲层沉积在S/D沟槽中和S/D沟槽中的电介质壁结构的侧壁上。牺牲层在epi S/D材料生长时封装epi S/D材料，从而在epi的侧壁和电介质壁结构之间以及epi的下侧和衬底之间提供隔离。在S/D触点处理中，相对于epi选择性地蚀刻牺牲层。然后沉积(例如，通过ALD和/或CVD)S/D触点金属，其全环绕epi沉积金属，包括epi的下侧和沿电介质壁结构之间的epi的侧壁。
本文公开的技术和结构提供许多益处。例如，这些技术通过允许在下侧的epi接触、以及在某些情况下在相邻epi S/D部分之间的epi接触，增加了epi(在S/D区域中)和金属(在S/D触点中)之间的接触面积。增大的接触面积降低了接触电阻。此外，通过以这种方式形成S/D触点结构，对于晶体管实现了更好的导电路径，因为从源极触点到源极到沟道到漏极到漏极触点的路径是更直的路径(甚至可能是一条确切的直线)。将这与仅在S/D区域上方的S/D触点(例如图1中所示)(其包括当载流子从金属触点移动到源极-沟道-漏极路径时载流子绕过拐角)进行比较，基于本公开可以理解，使S/D触点与传送方向成一直线提供了额外的益处。鉴于本公开，许多其他益处将是显而易见的。
注意，如本文所使用的，表述“X包括A或B中的至少一个”是指X例如仅包括A、仅包括B、或包括A和B两者。为此，包括A或B中的至少一个的X不应被理解为需要A和B中的每一个的X，除非明确如此说明。例如，表述“X包括A和B”是指明确包括A和B的X。此外，对于任何数量大于2的项目都是如此，其中，这些项目中的“至少一个”包括在X中。例如，如本文所使用的，表述“X包括A、B或C中的至少一个”是指X仅包括A、仅包括B、仅包括C、仅包括A和B(不包括C)、仅包括A和C(不包括B)、仅包括B和C(不包括A)、或包括A、B和C中的每一个。即使A、B或C中的任何一个出现包括多种类型或变化，也是如此。为此，包括A、B或C中的至少一个的X不应被理解为需要A、B和C中的每一个的X，除非明确如此说明。例如，表述“X包括A、B和C”是指明确包括A、B和C中的每一个的X。同样地，表述“包括在A或B中的至少一个中的X”是指例如可以仅包括在A中，仅包括在B中，或者包括在A和B中的X。如将理解的，上面关于“X包括A或B中的至少一个”的讨论同样适用于此。而且，对于任何数量的项目都是如此。
可以使用诸如以下的工具来检测本文提供的技术和结构的使用：电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)；组成映射；X射线晶体学或衍射(XRD)；能量色散X射线光谱(EDX)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或高分辨率的物理或化学分析，仅举几个合适的示例性分析工具。特别地，在一些实施例中，这种工具可以指示包括至少一个晶体管的集成电路，该晶体管具有增大的S/D接触面积，如本文中不同地描述的。例如，根据一些实施例，S/D触点结构在S/D区域的上方和下方，而不是仅在S/D区域上方(例如图1中所示)。换言之，通过牺牲S/D层实现的接触全环绕epi处理的存在可以通过例如高分辨率TEM成像在epi的下侧(在某些情况下，在相邻结构上的epi S/D之间)存在金属来识别。在一些实施例中，可以基于来自牺牲层的残余物来检测本文所述的技术和结构，如本文中不同地描述的，否则将不存在这样的牺牲层。例如，S/D触点结构可以化学上由通过SIMS、TEM、EDX映射和/或原子探针层析成像识别的金属组成。在一些实施例中，可以基于由此形成的结构来检测本文描述的技术。另外，在一些实施例中，可以基于由此导出的益处来检测本文描述的技术和结构。鉴于本公开，许多配置和变化将是显而易见的。
架构和方法
图2示出了根据一些实施例的形成集成电路(IC)的示例性方法200，该集成电路包括通过采用牺牲S/D层而具有增大的S/D接触面积的至少一个晶体管。图3A-3H示出了根据一些实施例的在使用先栅极工艺流程执行图2的方法200使得在206处形成最终栅极结构而不执行可选工艺214时形成的示例性IC结构的截面图。图3B'、3F'和3H'分别示出了根据一些实施例的在使用后栅极工艺流程执行图2的方法200使得在206处形成虚设栅极结构334'并且执行可选工艺214时发生的图3B、3F和3H的对应示例性结构的变型。图3A-3H(以及图5和6)中的截面图沿着沟道材料的主体并垂直于栅极线以帮助说明处理，其包括牺牲S/D层的形成和去除，这有助于增大晶体管S/D接触面积。
多个不同的晶体管器件可受益于本文所述的技术，其包括但不限于各种场效应晶体管(FET)，例如金属氧化物半导体FET(MOSFET)、隧道FET(TFET)和费米滤波器FET(FFFET)(也称为隧道源MOSFET)，仅举几个示例。根据一些实施例，例如，该技术可用于使n沟道MOSFET(NMOS)器件受益，n沟道MOSFET(NMOS)器件可包括n-p-n或n-i-n的源极-沟道-漏极方案，其中“n”表示n型掺杂半导体材料，“p”表示p型掺杂半导体材料，并且“i”表示本征/未掺杂半导体材料(例如，其还可包括标称未掺杂的半导体材料，包括小于每立方厘米(cm)1E16个原子的掺杂剂浓度)。根据一些实施例，在另一示例中，该技术可用于使p沟道MOSFET(PMOS)器件受益，p沟道MOSFET(PMOS)器件可包括p-n-p或p-i-p的源极-沟道-漏极方案。根据一些实施例，在又一示例中，该技术可用于使TFET器件受益，TFET器件可包括p-i-n或n-i-p的源极-沟道-漏极方案。换言之，除了源极区和漏极区包括相反类型的掺杂剂之外，TFET器件可以看起来与MOSFET器件相同。根据一些实施例，在又一示例中，该技术可以用于使FFFET器件受益，FFFET器件可以包括np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源极-沟道-漏极方案。换言之，这种FFFET器件包括双层源极区配置，其中双层的子层之一包括n型掺杂剂，而另一个包括p型掺杂剂。通常，本文公开的使用S/D牺牲层增大接触面积的技术可以有益于任何包含S/D触点的器件。
此外，在一些实施例中，该技术可用于使包括多种配置的晶体管受益，例如平面和/或非平面配置，其中，非平面配置可包括鳍式或FinFET配置(例如，双栅极或三栅极)、全环栅极(GAA)配置(例如，采用一个或多个纳米线或纳米带)或其某种组合(例如，珠状鳍状物配置)，以提供几个示例。此外，在一些实施例中，该技术可用于使互补晶体管电路受益，例如互补MOS(CMOS)电路，其中，该技术可用于使构成CMOS电路的所包括的n沟道和p沟道晶体管中的一个或多个受益。根据一些实施例，可以受益于本文描述的技术的其他示例性晶体管器件包括很少到单电子量子晶体管器件。此外，任何这样的器件可以采用例如作为三维晶体以及二维晶体或纳米管的半导体材料。在一些实施例中，该技术可用于使不同规模的器件受益，例如具有微米(微米)范围和/或纳米(nm)范围(例如，在22、14、10、7、5或3nm工艺节点或之后(beyond)工艺节点形成的)的临界尺寸的IC器件。
注意，本文所述的沉积或外延生长技术(或更一般地，加成处理)可使用任何合适的技术，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、和/或分子束外延(MBE)，以提供一些示例。还要注意，本文描述的蚀刻技术(或更一般地，减成处理)可以使用任何合适的技术，例如湿法和/或干法蚀刻处理，其可以是各向同性的(例如，在所有方向上均匀的蚀刻速率)或各向异性的(例如，蚀刻速率是取向或方向相关的)，并且可以是非选择性的(例如，以相同或相似的速率蚀刻所有暴露的材料)或选择性的(例如，以不同速率蚀刻暴露的不同材料)。进一步注意，可以使用其他处理来形成本文所述的集成电路结构，如根据本公开将显而易见的，例如硬掩模、图案化或光刻(通过合适的光刻技术，例如光刻、极端紫外光刻、x-射线光刻、或电子束光刻)、平坦化或抛光(例如，通过化学机械平坦化(CMP)处理)、掺杂(例如，通过离子注入、扩散、或在形成期间在基础材料中包括掺杂剂)和退火，举一些示例。
在本文所述的半导体材料包括掺杂剂的实施例中，掺杂剂是已知用于特定半导体材料的任何合适的n型和/或p型掺杂剂。例如，在IV族半导体材料(例如，Si、SiGe、Ge)的情况下，p型掺杂剂包括III族原子(例如，硼、镓、铝)，并且n型掺杂剂包括V族原子(例如，磷、砷、锑)。在III-V族半导体材料(例如，GaAs、InGaAs、InP、GaP)的情况下，p型掺杂剂包括II族原子(例如，铍、锌、镉)，并且n型掺杂剂包括VI族原子(例如，硒、碲)。然而，对于III-V族半导体材料，取决于条件(例如，形成温度)，VI族原子(例如，硅、锗)可用于p型或n型掺杂剂。在掺杂剂包括在半导体材料中的实施例中，包括的掺杂剂的量可以在例如每立方厘米1E16至1E22个原子的范围中或更高。在一些实施例中，例如包括在半导体材料中的掺杂剂的量每立方厘米至少1E16、1E17、1E18、5E18、1E19、5E19、1E20、5E20或1E21个原子和/或每立方厘米至多1E22、5E21、1E21、5E20、1E20、5E19、1E19、5E18或1E18个原子。在一些实施例中，本文所述的半导体材料是未掺杂/本征的，或包括相对最小的掺杂剂，例如，掺杂剂浓度小于每立方厘米1E16个原子。
注意，本文中“IV族半导体材料”(或“IV族材料”或通常“IV”)的使用包括至少一种IV族元素(例如，硅、锗、碳、锡)，例如硅(Si)、锗(Ge)、硅锗(SiGe)等。本文中“III-V族半导体材料”(或“III-V族材料”或通常“III-V”)的使用包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝铟(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)等。注意，例如，III族也可称为硼族或IUPAC族13，IV族也可称为碳族或IUPAC族14，V族也可称为氮族或IUPAC族15。另外注意，除非另有明确说明(例如，除非被称为具有多晶或非晶结构)，否则本文所述的半导体材料具有单晶体或单晶结构(也称为晶体结构)。
图2的方法200根据一些实施例包括提供202沟道材料主体，例如提供图3A中所示的沟道材料的示例性主体310。注意，为了便于描述，本文可以将沟道材料的主体310简称为主体310。在一些情况下，沟道材料的主体310可以在本文被称为层或沟道材料层或沟道层。在一些实施例中，主体310是用于集成电路的衬底(例如衬底300)原生的且是该衬底的一部分。因此，尽管衬底300和主体310在图3A中示出为具有不同的界面，但在主体310是衬底300原生的实施例中不必如此。在其他实施例中，主体310包括在集成电路衬底300上方和/或直接在集成电路衬底300上形成的组成上不同的材料。因此，在一些这样的实施例中，可以检测到不同的界面，例如图3A中所示的。
在一些实施例中，衬底300是：体衬底，包括IV族半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)或碳化硅(SiC))、III-V族半导体材料和/或如基于本公开可以理解的任何其他合适的材料；绝缘体上X(XOI)结构，其中X是上述半导体材料之一，而绝缘体材料是氧化物材料或电介质材料，使得XOI结构包括两个半导体层之间的电绝缘材料层；或某种其它合适的多层结构，其中顶层包括用于主体310的半导体材料。在一些实施例中，衬底可以是绝缘体或电介质衬底，例如玻璃衬底。在一些这样的实施例中，可以将用于主体310的半导体材料转移到该绝缘体或电介质衬底，以实现期望的质量(例如，单晶质量)。在一些实施例中，衬底300是体硅衬底(其包括或不包括掺杂剂)，其可以基于这种体硅衬底的相对低成本和可用性而被利用。
在一些实施例中，衬底300包括由米勒指数(100)、(110)或(111)或其等同物描述的表面晶体取向。尽管为了便于图示，衬底300在图中示出为具有与其他层类似的厚度(在Y轴方向上的尺寸)，但是在一些情况下，衬底300可以比其他层厚得多，例如具有例如厚度在1至950微米的范围内(或在20至800微米的子范围内)，或基于本公开可以理解的任何其他合适的厚度值或范围。在一些实施例中，衬底300包括多层结构，该多层结构包括两个或更多个不同的层(可以或可以不在组成上不同)。在一些实施例中，衬底300包括遍及衬底300的至少一部分渐变(例如，增大和/或减小)的一种或多种材料浓度。在一些实施例中，衬底300用于一个或多个其他IC器件，例如各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET、TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RF)设备、各种传感器和/或任何其他合适的半导体或IC器件，这取决于最终用途或目标应用。因此，在一些实施例中，本文描述的结构包括在片上系统(SoC)应用中。
如前所述，在一些实施例中，例如，主体310仅是衬底300的顶部部分，其可以使用图案化和/或光刻技术形成或不形成为期望的形状(例如，鳍状物)。然而，在其他实施例中，主体310包括与下层衬底300的材料不同且不是原生的材料。例如，在一些实施例中，主体310可以例如通过均厚沉积(在衬底300的至少一部分上)沟道材料层、然后将该沟道材料层图案化成主体310而形成。在另一个实施例中，例如，主体310可以形成在电介质(或绝缘体)材料沟槽中，这可以通过将衬底的顶部形成为鳍状物、在鳍状物周围形成电介质材料、然后通过蚀刻使鳍状物凹陷或去除以形成沟槽来实现。在一些这样的实施例中，然后可以使电介质材料凹陷以暴露更多的替换材料主体(例如，其形状可类似于用于非平面配置的鳍状物)，而在其他实施例中，电介质材料不是凹陷的(例如，用于平面配置)。在一些实施例中，通过均厚沉积或通过在电介质沟槽中形成叠层来形成多层堆叠体，以使得能够随后形成全环栅极配置，例如，其中叠层中的一些层是牺牲性的并且预期通过选择性蚀刻(例如，在替换栅极处理期间)去除以释放沟道材料的一个或多个主体，如本文将更详细描述的。
在一些实施例中，沟道材料310的主体包括半导体材料。在一些实施例中，主体310包括IV族和/或III-V族半导体材料。因此，在一些实施例中，主体310包括锗、硅、锡、铟、镓、铝、砷、磷、锑、铋或氮中的一种或多种。在一些实施例中，包括在主体310中的半导体材料还包括掺杂剂(具有相对应的n型和/或p型掺杂剂)，而在其他实施例中，包括在主体310中的半导体材料是未掺杂的/本征的。在一些实施例中，主体310是硅(其包括或不包括掺杂剂)。在一些实施例中，主体310包括基于锗的IV族半导体材料，例如锗(Ge)或硅锗(SiGe)。在一些这样的实施例中，例如主体310中的Ge浓度在10-100原子百分比的范围内(或在10-30、10-50、10-70、20-50、20-80、30-50、30-70、30-100、50-75、50-100或70-100原子百分比的子范围内)。在一些实施例中，主体310包括III-V族半导体材料，例如砷化镓(GaAs)、铟镓砷(InGaAs)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、氮化镓(GaN)和/或氮化铟镓(InGaN)，以提供一些示例。
在一些实施例中，沟道材料310的主体包括两个或更多个子层的多层结构，其包括组成上不同的材料。例如，在全环栅极(GAA)实施例中，沟道材料层310是包括一个或多个牺牲层和一个或多个最终层的多层堆叠体，其中，牺牲层随后将被去除(例如，在替换栅极处理期间)以释放沟道区中的最终层，从而允许围绕那些一个或多个最终层或主体结构(其可以称为纳米线或纳米带)形成栅极结构。在一些实施例中，沟道材料的主体/层310包括遍及主体310的至少一部分渐变(例如，增大和/或减小)的一种或多种材料浓度。在一些实施例中，主体310包括应变，或者以拉伸应变或压缩应变的形式，其中，应变可以通过后续处理形成(例如，由于S/D材料形成)。在一些这样的实施例中，应变遍及整个主体310，而在其他实施例中，应变仅在主体310的一个或多个部分中(例如最靠近S/D区域的外部)。
在一些实施例中，沟道材料310的主体的厚度(Y轴方向上的尺寸)在5-200nm的范围内(或在5-25、5-50、5-100，10-25、10-50、10-80、10-100、10-200、20-80、20-100、20-200、40-80、40-120、40-200、50-100、50-200或100-200nm的子范围内)或更大，或在如基于本公开可以理解的任何其他合适的范围内或具有任何其他合适的值。在一些实施例中，例如，主体310具有至少5、10、15、20、25、50、80、100、120或150nm的厚度，和/或至多200、150、120、100、80、50或25nm的厚度。在一些实施例中，主体310用于平面配置，其中沟道仅位于主体310的顶表面中/附近，例如本文所述的最终栅极结构仅形成在主体310上方。在其他实施例中，主体310用于非平面配置，其中沟道位于主体310的多个侧面中/附近。例如，在一些非平面实施例中，沟道层或主体310是鳍状物或包括鳍状形状，其中鳍状主体位于最终栅极结构的部分之间。这种配置可以被称为具有FinFET、三栅极结构或双栅极结构。在一些非平面实施例中，例如采用全环栅极配置，其中最终栅极结构围绕主体310，使得主体310是纳米线或纳米带(其中可以存在多个纳米线或纳米带，并且因此存在多个主体)。本文更详细地描述了非平面配置。注意，除非另外明确说明，否则本文提供的附图和所附的说明通常适用于平面和非平面配置。
根据一些实施例，图2的方法200继续，可选地形成204电介质壁结构，以在相邻晶体管之间提供隔离。电介质壁结构的示例在图7A-7D中示为结构320，并且被包括在一些实施例中，以例如在相邻晶体管之间提供隔离。然而，它们不包括在其他实施例中，从而使结构是可选的。电介质壁结构320还可以称为自对准栅极端盖壁结构，或其他高电介质隔离结构。电介质壁结构320(如果存在的话)可以有助于沉积牺牲S/D层340，因为该牺牲层可以沿着电介质壁结构320的侧壁形成，以例如在外延S/D材料和这些电介质壁结构之间提供隔离。同样，将参考图7A-7D更详细地描述这种电介质壁结构320。
根据一些实施例，图2的方法200继续，形成206最终(或虚设)栅极结构，以便形成图3B的示例性所得结构。注意，中间示出有一个完整的栅极结构，而左侧和右侧则示出了部分栅极结构。然而，本文提供的栅极结构的相关描述同样适用于所有三个结构，因此，它们的特征用相同的数字标识。图3B的示例性结构中的栅极结构或栅极叠层被示出为将在最终集成电路结构中的最终栅极结构，并且包括栅极电介质332和栅电极334。在这样的实施例中，处理包括先栅极流程(也称为在前(up-front)高k栅极处理)，其中在执行S/D区域处理之前形成最终栅极结构。可替换地，在一些实施例中，在206处在后栅极流程(也称为替换栅极或替换金属栅极(RMG)工艺)中最初形成虚设栅极结构。例如，图3B'是根据一些实施例的图3B的弹出部分，其示出了替代的后栅极处理，其包括在206处形成虚设栅极结构而不是最终栅极结构。如图3B'所示，根据一些实施例，形成虚设栅极结构334'而不是最终栅极结构。采用的虚设栅极结构334'可包括虚设栅极电介质(例如，虚设氧化物材料)和虚设栅电极(例如，虚设多晶硅材料)以用于替换栅极工艺，其中这些虚设材料旨在是牺牲性的，以便稍后将它们去除并由最终的栅极结构替换。
无论最终栅极结构是使用先栅极工艺流程还是后栅极工艺流程来形成，它都包括栅极电介质332和栅电极334。在一些实施例中，栅极结构，无论是最终的还是虚设的，可以通过均厚沉积最终或虚设栅极材料、然后将材料图案化成所需的栅极结构来形成。然而，根据一些实施例，可以使用任何合适的技术来形成最终和/或虚设栅极结构。在一些实施例中，栅极电介质332包括氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)、高k电介质、低k电介质和/或基于本公开可以理解的任何其他合适的材料。高k电介质的示例包括例如：氧化铪、氧化硅铪、氧化镧、氧化镧铝、氧化锆、氧化硅锆、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌，以提供一些示例。低k电介质的示例包括例如氟掺杂二氧化硅、碳掺杂二氧化硅、多孔二氧化硅、多孔碳掺杂二氧化硅、旋涂有机聚合物电介质(例如，聚四氟乙烯、苯并环丁烯、聚降冰片烯、聚酰亚胺)、旋涂硅基聚合物电介质(例如，氢倍半硅氧烷、甲基倍半硅氧烷)，以提供一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质332执行退火工艺以改善其质量。
在一些实施例中，栅极电介质332包括氧。在栅极电介质332包括氧的一些这样的实施例中，栅极电介质332还包括一种或多种其他材料，例如铪、硅、镧、铝、锆、钽、钛、钡、锶、钇、铅、钪、锌、锂或铌中的一种或多种。根据一些实施例，例如，栅极电介质332可以包括铪和氧(例如，以氧化铪或氧化硅铪的形式)，或者栅极电介质332可以包括硅和氧(例如，以二氧化硅、氧化硅铪或氧化硅锆的形式)。在一些实施例中，栅极电介质332包括氮。在栅极电介质332包括氮的一些这样的实施例中，栅极电介质332还可以包括一种或多种其他材料，例如硅(例如，氮化硅)。在一些实施例中，栅极电介质332包括硅和氧，例如以一种或多种硅酸盐(例如，硅酸钛、硅酸钨、硅酸铌和其他过渡金属的硅酸盐)的形式。在一些实施例中，栅极电介质332包括氧和氮(例如，氮氧化硅或氧氮化铝)。
在一些实施例中，栅极电介质332包括多层结构，包括两个或多个组成上不同的层。例如，根据一些实施例，可以采用多层栅极电介质来获得期望的电隔离和/或帮助从主体310过渡到栅电极334。在示例性实施例中，多层栅极电介质具有最靠近主体310的第一层，其包括氧和包含在主体310中的一种或多种材料(例如硅和/或锗)，其可以是氧化物的形式(例如，二氧化硅或氧化锗)，并且多层栅极电介质还具有离主体310最远(并且最接近栅电极334)的第二层，其包括至少一个高k电介质(例如，铪和氧，可以是氧化铪或氧化硅铪的形式)。在采用多层栅极电介质的一些实施例中，该结构包括仅在栅电极334和主体310之间的第一子层、以及在栅电极334和主体310之间以及沿着栅电极334的侧壁(例如，在栅电极和间隔体336之间)的第二子层。这可以通过替换栅极处理来实现，其中在去除虚设栅极结构(例如，334')之后沿着电介质材料的侧壁形成最终栅极电介质332。在一些实施例中，栅极电介质332包括通过栅极电介质的至少一部分渐变(例如，增大和/或减小)的一种或多种材料的含量/浓度，例如栅极电介质332内的氧含量/浓度。
在一些实施例中，例如栅极电介质332的厚度在1-30nm的范围内(或在1-5、1-10、1-15、1-20、1-25、2-5、2-10、2-15、2-20、2-25、2-30、3-8、3-12、5-10、5-15、5-20、5-25、5-30、10-20、10-30或20-30nm的子范围内)或更大，或在基于本公开可以理解的任何其他合适的范围内或具有任何其他合适的值。在一些实施例中，例如，栅极电介质332的厚度为至少1、2、3、5、10、15、20或25nm，和/或至多30、25、20、15、10、8或5nm。注意，此处针对栅极电介质332描述的厚度至少涉及沟道层/主体310和栅电极334之间的尺寸(例如，至少Y轴上的尺寸)。在栅极电介质332也位于每个栅极间隔体336的侧壁上的实施例中(例如图3H'中所示)，则厚度也是栅电极334和每个间隔体336之间的尺寸，如可以基于本公开理解的。在一些实施例中，至少部分地基于沟道层310和栅电极334之间的期望隔离量来选择栅极电介质332的厚度。
在一些实施例中，栅极电介质332提供用于使沟道层/主体310与栅电极334电绝缘的装置。在一些实施例中，基于期望的电特性来选择栅极电介质332的特性。例如，一些实施例采用相对较厚的栅极电介质(例如，厚度为至少5或10nm)和/或相对较低k的电介质材料用于栅极电介质，例如二氧化硅或低k电介质材料(其中，介电常数k小于二氧化硅的介电常数，因此小于3.9)以有助于减少例如在相邻栅电极之间或在栅电极和相邻的S/D触点之间引起的寄生电容问题。然而，在其他实施例中，需要高k电介质材料，因为这种材料可以为某些栅极配置提供所需的电特性。
在一些实施例中，栅电极334包括一种或多种金属，例如铝、钨、钛、钽、铜、镍、金、铂、钌或钴中的一种或多种。在一些实施例中，栅电极334包括碳和/或氮，例如与前一句中的一种或多种金属组合。例如，在一些实施例中，栅电极334包括钛和氮(例如，氮化钛)、或钽和氮(例如，氮化钽)，例如在与栅极电介质直接接触的衬垫层中。因此，在一些实施例中，栅电极334包括一种或多种金属，其可以包括或不包括一种或多种其他材料(例如碳和/或氮)。在一些实施例中，栅电极334包括多层结构，其包括两个或多个组成上不同的层。例如，在一些这样的实施例中，采用一个或多个功函数层，例如形成有所需电特性的一个或多个含金属层。此外，在一些这样的实施例中，一个或多个含金属层包括钽和/或钛，其也可以包括氮(例如，以氮化钽或氮化钛的形式)。在一些实施例中，在共形层(例如衬垫层)上和之间形成块状金属结构，其中块状金属结构包括与共形/衬垫层组成上不同的材料。在一些这样的实施例中，例如，共形/衬里层将是“U”形。
在一些实施例中，栅电极334包括例如块状金属结构和栅极电介质之间的电阻减小金属层。示例性的电阻减小金属包括例如镍、钛、钛与氮(例如，氮化钛)、钽、钽与氮(例如，氮化钽)、钴、金、金与锗(例如，金-锗)、镍、铂、镍与铂(例如，镍-铂)、铝和/或镍与铝(例如，镍铝)中的一种或多种。例如，示例性块状金属结构包括例如铝、钨、钌、铜或钴中的一种或多种。在一些实施例中，栅电极334包括附加层，例如包括钛和氮(例如，氮化钛)和/或钽和氮(例如，氮化钽)的一层或多层，例如，其可用于粘附和/或衬垫/阻挡目的。在一些实施例中，基于目标应用来选择多层栅电极内的子层的厚度、材料和/或沉积工艺，例如栅电极是将与n沟道器件还是p沟道器件一起使用。在一些实施例中，栅电极334提供用于在将电压施加到栅电极334时改变相邻沟道层/主体310的电特性的装置。
在一些实施例中，例如，栅电极334的厚度(在图3B的视图中在Y轴方向上的尺寸)在10-100nm的范围内(或在10-25、10-50、10-75、20-30、20-50、20-75、20-100、30-50、30-75、30-100、50-75或50-100nm的子范围内)或更大，或者在基于本公开可以理解的任何其他合适的范围内或具有任何其他合适的值。在一个实施例中，栅电极334的厚度落在20-40nm的子范围内。在一些实施例中，栅电极具有例如至少10、15、20、25、30、40或50nm和/或至多100、50、40、30、25或20nm的厚度。在一些实施例中，栅电极334包括通过结构的至少一部分渐变(例如，增大和/或减小)的一种或多种材料的含量/浓度。
图3B还示出了在示例性结构中侧壁间隔体336(通常称为栅极间隔体(或简称为间隔体))位于栅极叠层的任一侧上。这种间隔体336可以使用任何合适的技术形成，例如沉积间隔体336的材料并执行间隔体图案化和蚀刻处理。在一些实施例中，间隔体336可用于例如帮助确定栅极长度和/或沟道长度(X轴方向上的尺寸)，和/或帮助替换栅极处理。在一些实施例中，间隔体336包括任何合适的氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)、高k电介质、低k电介质和/或如基于本公开可以理解的任何其他合适的电绝缘材料。在一些实施例中，间隔体336包括硅、氧、氮和/或碳。例如，在一些实施例中，间隔体336包括二氧化硅、一氧化硅、氮化硅、氮氧化硅或碳掺杂二氧化硅(或其他碳掺杂氧化物)。在一些实施例中，期望选择具有低介电常数和高击穿电压的用于间隔体336的材料。在一些实施例中，间隔体336包括多层结构(例如，其中子层在X轴方向上彼此横向相邻的双层结构)，即使在图3B的示例性结构中将其示出为单层。在一些实施例中，间隔体336和栅极电介质332不包括如图3B所示的不同界面，特别是例如在间隔体336和栅极电介质332包括相同材料的情况下。
根据一些实施例，图2的方法200继续，形成208S/D沟槽，例如以形成包括S/D沟槽350的图3C的示例性所得结构。可以使用任何合适的技术形成S/D沟槽350，例如使用湿法和/或干法蚀刻技术以从S/D位置去除沟道层310的材料。注意，尽管在该示例性实施例中，S/D沟槽350向下(沿Y轴方向)恰好延伸到衬底300的顶表面，但是在其他实施例中，沟槽350可以具有更高或更低的底表面。此外，尽管S/D沟槽350具有如图3C所示的平坦或平面的底表面(其可以基于沟道材料层310和衬底300之间的蚀刻选择性形成)，但是在其他实施例中，沟槽350可以具有弯曲或刻面底表面。
根据一些实施例，图2的方法200继续，在S/D沟槽中形成210牺牲层，以便形成包括牺牲层340的图3D的示例性所得结构。在一些实施例中，牺牲层340包括可相对于(用于S/D区域360的)最终S/D材料选择性蚀刻的材料。因此，在一些这样的实施例中，牺牲层340包括相对于最终S/D材料的组成上不同的材料。此外，在一些实施例中，在采用这种电介质壁结构320的情况下，选择牺牲层340的材料使得其可相对于电介质壁结构320被选择性地蚀刻。此外，在一些实施例中，选择牺牲层340的材料使得其可以在S/D触点处理期间相对于其他暴露特征的材料被选择性地蚀刻(其中牺牲层340通过选择性蚀刻至少部分地被去除)，其中这样的其他暴露特征可以包括例如一个或多个层间电介质(ILD)层的材料、沟道层310的材料、衬底300的材料、和/或覆盖栅电极的硬掩模材料，以提供一些示例。如基于本公开可以理解的，牺牲层340充当最终S/D材料下方的空间占位器，使得当随后通过选择性蚀刻到达并且(至少部分地)去除牺牲层340时，其先前占据的空间可以用S/D触点材料填充，以使得能够在S/D区域360下方形成S/D触点380。
在一些实施例中，牺牲层340包括一种或多种电介质材料。在一些这样的实施例中，牺牲层340包括(或是)任何合适的氧化物(例如，二氧化硅、一氧化硅)、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)、高k电介质、低k电介质和/或基于本公开可以理解的任何其他合适的电绝缘材料。在一些实施例中，牺牲层340包括硅、氧、氮和/或碳。例如，在一些实施例中，牺牲层340包括二氧化硅、一氧化硅、氮化硅、氮氧化硅或碳掺杂二氧化硅(或其他碳掺杂氧化物)。在一些实施例中，牺牲层340包括一种或多种硅酸盐(例如，硅酸钛、硅酸钨、硅酸铌和其他过渡金属的硅酸盐)。
在一些实施例中，牺牲层340包括一种或多种半导体材料。在一些这样的实施例中，牺牲层340包括IV族和/或III-V族半导体材料。因此，在一些实施例中，牺牲层340包括锗、硅、锡、铟、镓、铝、砷、磷、锑、铋或氮中的一种或多种。在一些实施例中，包括在牺牲层340中的半导体材料还包括掺杂剂(具有对应的n型和/或p型掺杂剂)，而在其他实施例中，包括在主体310中的半导体材料是未掺杂的/本征的。回想到，在一些实施例中，牺牲层340包括来自S/D区域360的组成上不同的材料。回想到，如本文所用的“组成上不同”或“组成上相异”的材料是指具有不同化学组成的两种材料。该组成差异可以是例如借助于在一种材料中但不在另一种材料中的元素(例如，硅锗在组成上不同于硅，并且二氧化硅在组成上不同于硅)，或者通过一种材料具有与第二种材料相同的所有元素但是这些元素中的至少一个在一种材料中相对于另一种材料有意地以不同的浓度提供(例如，具有70原子百分比的锗的SiGe在组成上不同于具有25原子百分比的锗的SiGe)。除了这种化学组成多样性之外，材料还可以具有不同的掺杂剂(例如，硼与砷/磷)或相同的掺杂剂，但浓度不同。在其他实施例中，组成上不同的材料还可以指具有不同结晶取向的两种材料。例如，(110)Si在组成上与(100)Si相异或不同。
在一些实施例中，牺牲层340的厚度(图3D的Y轴方向上的尺寸)在2-50nm范围内(或者在2-5、2-10、2-25、3-8、3-12、3-20、5-10、5-25、5-50、10-25、10-50或25-50nm的子范围内)或更大，或基于本公开可以理解的任何其他厚度值或范围。在一些实施例中，例如，牺牲层340具有至少2、3、5、8、10、12、15、20或25nm和/或至多50、35、25、20、15、12、10、8或5nm的厚度。在一些实施例中，可以采用至少2nm的厚度来确保衬底被充分覆盖并且确保随后可以去除材料以使得能够在S/D区域360下方形成S/D触点380，如同本文更详细地描述。
图4A-4D分别示出了根据一些实施例的穿过图3D、3E、3G和3H的结构的S/D区域截取的平面的示例性截面图，以帮助示出本文所述的处理。例如，图4A中的截面图由图3D中的4A-4A虚线表示。注意，图4A-4D的结构示出了隔离区370。在一些实施例中，隔离区370(可以称为浅槽隔离(STI)区370)包括一个或多个电介质。在一些这样的实施例中，包括在隔离区370中的电介质材料包括任何合适的氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)、高k电介质、低k电介质和/或基于本公开可以理解的任何其他合适的电绝缘材料。在一些实施例中，隔离区370包括硅、氧、氮和/或碳。例如，在一些实施例中，隔离区370包括二氧化硅、一氧化硅、氮化硅、氮氧化硅或碳掺杂二氧化硅(或其他碳掺杂氧化物)。根据本公开，结构的其他特征是显而易见的。
根据一些实施例，图2的方法200继续，在S/D沟槽中形成212S/D区域，以便形成图3E的示例性所得结构，其包括在沟槽350中形成的S/D区域360。注意，为了便于描述，源极区和漏极区在本文中简称为S/D区域360，因为区域360中的任一个可以是源极区，从而使另一区域360成为漏极区。换言之，晶体管器件如何电连接和/或它如何操作可以决定哪个区域360是源极区，以及哪个区域是漏极区。例如，在一些实施例中，图3E的结构中的左S/D区域360是源极区，而右S/D区域360是漏极区，反之亦然，在其他实施例中(左区域360是漏极而右区域360是源极)。还要注意，图4B中的截面图由图3E中的4B-4B虚线表示。
在一些实施例中，可以使用任何合适的技术形成S/D区域360。例如，在牺牲层340包括电介质材料的实施例中，S/D区域360的材料可以仅从沟道层310的暴露的半导体材料外延生长。然而，在牺牲层340包括半导体材料的实施例中，S/D区域360的材料可以从沟道层310的暴露的半导体材料和从牺牲层340的顶表面两者生长。
在一些实施例中，执行S/D区域360的半导体材料的外延生长或沉积，使得来自沟槽350的两侧的生长合并以形成S/D区域360，例如图3E中所示的那些。在一些这样的实施例中，然后可以执行处理以实现图3F的示例性结构，其中例如在S/D区域360中形成沟槽或开口352以便到达下面的牺牲层340。例如，这种处理包括穿过S/D区域360并在牺牲层340处停止的深蚀刻。例如，蚀刻可以包括掩蔽保留的S/D区域360的侧面并且仅在形成最终沟槽352处具有开口，然后向下穿过暴露的S/D区域执行高度定向蚀刻，以便形成图3F的结构。可以在替换栅极处理之前或之后(诸如在源极漏极触点处理期间)执行该深蚀刻处理。在替换栅极处理(发生这种替换栅极处理)之前执行深蚀刻的实施例中，可以在沟槽352中沉积附加的牺牲层材料341以形成图3F'的示例性所得结构(其还示出了所形成的替换栅极结构)。注意，牺牲材料341可以或可以不在组成上与牺牲材料340不同。
在其他实施例中，控制S/D区域360的半导体材料的外延生长，使得在合并S/D材料的相邻部分之前中断它。在一些这样的实施例中，在第一种情况下形成图3F的结构，而没有形成图3E的中间结构。例如，可以基于沉积工艺的时间来控制epi生长以防止S/D材料的相邻部分合并(例如，如图3F所示)。同样，在采用替换栅极处理的实施例中，可以在沟槽352中沉积附加的牺牲层材料341以形成图3F'的示例性所得结构(其还示出了形成的替换栅极结构)。注意，在初始牺牲层340和附加牺牲材料341之间可能没有所示的可观察到的界面。注意，尽管图3F中示出的沟槽352位于原始S/D沟槽350的中间，但是这样的图示是为了便于说明，而本公开不应受此限制。还应注意，在一些实施例中，沟槽352具有至少2、3、4或5nm的S/D材料360的部分之间的宽度(X轴方向上的尺寸)，其中这样的阈值宽度可以用于确保可以通过本文所述的选择性蚀刻处理来到达下面的牺牲层341和340以进行(至少部分地)去除。
在其他实施例中，当采用电介质壁结构320时，不需要在S/D区域360中形成这样的沟槽或开口352，如下面将参考图6和7A-7D更详细地描述的。在这样的实施例中，S/D区域360不需要分离，因为去除牺牲层340的处理可以在那些区域和相邻的电介质壁结构320之间的S/D区域360的侧面上执行。换言之，在一些这样的实施例中，S/D区域360下方的牺牲层340可以通过绕过S/D区域360(例如图7A-7D中所示)而不是穿过它(例如图3F和3G所示)来到达，由此产生了在沟道材料310的相邻主体之间具有其S/D区域的完整结构(例如图6中所示)。
在一些实施例中，S/D区域360包括半导体材料。在一些这样的实施例中，S/D区域360包括IV族和/或III-V族半导体材料。在一些实施例中，S/D区域360包括沟道层310所包括的相同的族类型的半导体材料。例如，在沟道层310包括IV族半导体材料(例如，Si、SiGe、Ge)的一些这样的实施例中，S/D区域360还包括IV族半导体材料。此外，在沟道层310包括III-V族半导体材料(例如，GaAs、InGaAs、InP)的一些这样的实施例中，S/D区域360还包括III-V族半导体材料。在一些实施例中，S/D区域360包括硅、锗、锡、碳、铟、镓、铝、砷、氮、磷、砷或锑中的一种或多种。例如，在示例性实施例中，S/D区域360包括包含锗的半导体材料(例如，浓度范围为1-100原子百分比)，其可以包括或不包括硅(例如，以Ge或SiGe的形式)。在另一示例性实施例中，S/D区域360包括镓和砷，其可以包括或不包括铟(例如，以GaAs或InGaAs的形式)。
在一些实施例中，S/D区域360包括彼此相同的半导体材料(例如，在它们被同时处理的情况下)，而在其他实施例中，S/D区域360包括彼此组成上不同的半导体材料(例如，使用掩模技术分别处理它们的情况下)。此外，在一些实施例中，包括在S/D区域360中的半导体材料包括掺杂剂，例如n型和/或p型掺杂剂。例如，在一些实施例中，两个S/D区域360都包括n型掺杂剂(例如，在NMOS器件中)，而在其他实施例中，两个S/D区域360都包括p型掺杂剂(例如，在PMOS器件中)。在其他实施例中，S/D区域360中的一个包括n型掺杂剂，而S/D区域360中的另一个包括p型掺杂剂，例如在采用量子隧穿的配置中(例如，在TFET器件中)。
在一些实施例中，S/D区域360中的一个或两个包括多层结构，该多层结构包括至少两个在组成上不同的材料层或部分。例如，在采用多层S/D区域的一些这样的实施例中，可以存在最接近沟道层/主体310的第一部分和最接近S/D触点结构380的第二部分，其中第一和第二部分包括组成上不同的材料。例如，第二部分可以包括比第二部分相对更高的掺杂剂量，这可以有助于防止掺杂剂不期望的扩散到相邻的沟道层/主体310中和/或有助于降低接触电阻。在另一示例中，第一部分包括第一半导体材料，并且第二部分包括与第一半导体材料不同的第二半导体材料。例如，第一部分可以包括具有相对低的Ge浓度(例如，0-30原子百分比)的Si或SiGe，而第二部分可以包括具有相对高的Ge浓度(例如，30-100原子百分比)的SiGe或Ge。在一些实施例中，S/D区域360中的一个或两个包括特征内渐变(例如，增大和/或减小)的一种或多种材料的浓度。例如，半导体化合物的原子百分比浓度可以遍及S/D区域360的至少一部分渐变或改变，例如该区域中的Ge或In的浓度。在另一个示例中，掺杂剂的浓度在S/D区域360中渐变，例如所具有的浓度在沟道层/主体310附近相对较低而在相对应的S/D触点结构380附近相对较高。例如，这可以通过调整反应物流中掺杂剂的量(例如，在原位掺杂方案期间)来实现。此外，例如这种渐变的配置可以有助于防止掺杂剂不期望的扩散到沟道层/主体310中和/或有助于降低接触电阻。
根据一些实施例，如果在后栅极工艺流程中采用虚设栅极结构，则图2的方法200继续，可选地形成214最终栅极结构。回想到，如果通过替换栅极处理来采用这种后栅极工艺流程，则可以在图3F的沟槽352中形成附加的牺牲材料341，以便形成图3F'的示例性所得结构。这有助于在这种替换栅极处理期间保护S/D区域360。根据一些实施例，图3F'和3H'的示例性结构示出了去除虚设栅极结构(诸如图3B'中所示的虚设栅极结构334')并用最终栅极结构替换。最终栅极结构或叠层仍然包括栅极电介质332和栅电极334，其与导致图3H的示例性结构的先栅极工艺流程相同。然而，由于图3F'和3H'的后栅极工艺流程结构在去除虚设栅极结构之后在栅极间隔体336之间的沟槽中形成最终栅极结构，所以这些结构中的最终栅极电介质不仅形成在该沟槽的底部上，也形成在沟槽侧壁上，如图所示。可以理解，栅极电介质是该沟槽内的共形层。因此，在一些实施例中，栅极电介质332具有“U”形，如图3F'和3H'所示。
根据一些实施例，图2的方法200继续，执行216S/D触点处理，以便形成包括S/D触点结构380的图3H和3H'的示例性所得结构。注意，为了便于描述，源极触点结构和漏极触点结构在本文中可以简称为S/D触点结构380，因为触点结构380中的任一个可以到源极区，从而使得另一个触点结构380到漏极区。换言之，在一些实施例中，左S/D区域360是源极区，并因此对应的触点结构380将是源极触点结构，使得右S/D区域360成为漏极区，并因此对应的触点结构380将是漏极触点结构，而在其他实施例中，相反的配置适用，其中源极位于右侧，而漏极位于左侧。还要注意，图3H和3H'的S/D触点380和S/D区域360之间的界面395相对于图1的界面195增大。因此，本文描述的及通过牺牲S/D层处理实现的结构具有比典型的现有技术的顶部界面接触装置明显更大的接触面积，如基于本公开可以理解的。
根据一些实施例，S/D触点处理216包括至少部分地去除牺牲层340(以及如果使用的附加牺牲层341)以使得能够在S/D区域360下方形成S/D触点380，以便形成图3G的示例性所得结构。这种处理可以使用湿法和/或干法蚀刻技术，其相对于S/D区域360的材料选择性地去除牺牲层340(以及如果使用的附加牺牲层341)的材料。例如，如本文所述，可以选择包括在牺牲层341、340和S/D区域360中的材料，以确保材料之间的所需量的蚀刻选择性，使得可以使用一种或多种蚀刻剂以比该一种或多种蚀刻剂去除S/D区域360的速率相对更快的速率来去除牺牲层341和340。在一些实施例中，对于给定的蚀刻剂，可以相对于S/D区域360中包括的材料选择性地去除牺牲层341和340中包括的材料，使得给定的蚀刻剂去除牺牲层341和340中的材料比给定的蚀刻剂去除S/D区域中的材料至少快2、3、4、5、10、15、20、25、50或100倍。在一些实施例中，去除所有牺牲层341和340，例如图3G中所示。然而，在其他实施例中，牺牲层340的剩余部分可以保留，例如在沟槽354的底部，如图3G'的弹出部分所示。在任一种情况下，可以基于牺牲层340的这种残余或人为产物来检测本文描述的采用牺牲层340的技术。注意，沟槽350、352和354都在S/D区域中，但是它们涉及在处理的各个阶段中的沟槽。还要注意，图4C中的截面图由图3G中的4C-4C虚线表示。基于本公开可以理解许多不同的材料组合和牺牲去除技术。
根据一些实施例，在已经至少部分地去除牺牲层340(和如果使用的附加牺牲层341)之后，S/D触点处理包括在沟槽354中形成S/D触点380，以便形成图3H和3H'的示例性结构。注意，图4D中的截面图由图3H中的4D-4D虚线表示。在一些实施例中，使用ALD和/或CVD工艺沉积S/D触点380，例如，ALD和/或CVD工艺能够使得完全环绕S/D区域360沉积金属，例如，包括S/D区域的下侧(在适用的情况下，在相邻单元中的S/D区域360的部分之间和/或沿着电介质壁结构320之间的S/D区域360的侧壁)。在一些实施例中，S/D触点处理216包括硅化、锗化和/或III-V化，以形成一种或多种金属与S/D区域360的暴露的半导体材料表面的混合物。在一些情况下，金属和半导体材料的混合物称为金属间区域。
在一些实施例中，S/D触点结构380中的一个或两个包括电阻减小金属和触点插塞金属，或仅是例如触点插塞。示例性接触电阻减小金属包括例如镍、钛、钛与氮(例如，以氮化钛的形式)、钽、钽与氮(例如，以氮化钽的形式)、钴、金、金-锗、镍-铂、镍铝和/或其他这样的电阻减小金属或合金。示例性触点插塞金属包括例如铝、钨、钌或钴，但是可以使用任何合适的导电材料。在一些实施例中，在S/D接触沟槽中存在附加层，其中这些附加层将是S/D触点结构380的一部分。附加层的示例包括粘附层和/或衬垫/阻挡层，其包括例如钛、钛与氮(例如，以氮化钛的形式)、钽、和/或钽与氮(例如，以氮化钽的形式)。附加层的另一示例是在给定的S/D区域360与其对应的S/D触点结构380之间的接触电阻减小层，其中例如，接触电阻减小层包括半导体材料和相对高的掺杂剂(例如，其中掺杂剂浓度大于每立方厘米1E19、1E20、1E21、5E21或1E22个原子)。
在一些实施例中，电介质层(未示出)可以在S/D触点380的顶部和栅极侧壁间隔体336之间。在一些这样的实施例中，电介质层包括任何合适的氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)、高k电介质、低k电介质和/或基于本公开可以理解的任何其他合适的电绝缘材料。在一些实施例中，电介质层包括硅、氧、氮和/或碳。例如，在一些实施例中，电介质层包括二氧化硅、一氧化硅、氮化硅、氮氧化硅或碳掺杂二氧化硅(或其他碳掺杂氧化物)。在一些实施例中，期望选择具有低介电常数和高击穿电压的用于电介质层的材料。在一些实施例中，为了降低介电常数，电介质层有意形成为多孔的，例如包括至少一种多孔碳掺杂氧化物(例如，多孔碳掺杂二氧化硅)。在电介质层是多孔的实施例中，它包括遍及层的至少一部分的多个孔。在一些实施例中，电介质层包括多层结构。注意，在某些情况下，这种电介质层可以称为层间电介质(ILD)结构。
根据一些实施例，根据需要，图2的方法200继续，完成218集成电路处理。完成集成电路的这种附加处理可包括后段或后段制程(BEOL)处理，以形成一个或多个金属化层和/或互连在前段或前段制程(FEOL)处理期间形成的器件，例如本文所述的晶体管器件。注意，根据一些实施例，为了便于描述，以特定顺序示出了方法200的过程202-218。然而，在一些实施例中，过程202-218中的一个或多个以不同的顺序执行或者根本不需要执行。例如，在一些实施例中，框204是不需要执行的可选过程。此外，例如框214是可选的过程，其在采用先栅极工艺流程的实施例中不需要被执行。鉴于本公开，方法200和本文描述的技术的许多变化将是显而易见的。
图5示出了根据一些实施例的图3H的示例性集成电路结构，其示出了保留在最终结构中的牺牲层340的一部分。回想到，如图3G'的弹出部分所示，可以仅通过选择性蚀刻处理来部分地去除牺牲层340，使得牺牲层340的一部分保留在最终结构中，例如如图5所示。在一些这样的实施例中，有意地保留这样的剩余牺牲层340部分，以例如帮助将S/D触点380与下面的衬底300隔离。在牺牲层340的一部分保留在S/D沟槽的底部的实施例中，该牺牲层部分的剩余厚度(图5的示例性结构中的Y轴方向上的尺寸)可以例如是至少1、2、3、4或5nm和/或至多10、8、6或5nm，或者基于本公开可以理解的任何其他厚度值或范围。注意，牺牲层340的至少一部分可以保留在最终结构中，而不管是采用先栅极工艺流程(例如，导致图3H的结构，例如图5中所示)还是采用后栅极工艺流程(例如，导致图3H'的结构)。注意，观察牺牲层340的剩余部分可用于检测本公开中描述的技术和结构。
注意，本文描述的结构主要在非平面晶体管配置的背景下描述和示出；然而，在一些实施例中，该技术可用于平面晶体管配置。平面晶体管配置涉及栅极结构(例如，栅极电介质332和栅电极334)仅在沟道层或主体310的一侧上方或以其他方式与其相邻的位置。非平面晶体管配置涉及栅极结构(例如，栅极电介质332和栅电极334)与沟道层或主体310的多个侧面相邻的位置。例如，图3H、3H'和5的示例性集成电路结构包括鳍式晶体管配置，例如用于FinFET器件，其中鳍状物的有效高度在图中用390表示。在图8A中更好地示出了鳍状物，其沿着图3H、3H'和5中所示的虚线8A-8A。在图8A中，主体310是鳍状物或鳍形的，并且除了在栅极结构下方之外(包括栅极电介质332和栅电极334)，主体310也位于栅极结构的两个部分之间，如图所示。还如图所示，有效高度390涉及在隔离或STI区域370的顶部平面上方延伸的鳍状物部分的高度。
在采用鳍式晶体管配置的实施例中(例如，其中主体310是鳍状物，例如图8A和8C中所示)，可以使用任何合适的技术形成鳍状物，例如根据需要均厚沉积沟道材料的主体，并将均厚沉积层图案化成鳍状物。另一种技术包括在衬底300的顶部形成鳍状物，在鳍状物之间的沟槽中形成包括电介质材料的隔离区域，凹陷或去除基于衬底的鳍状物以在隔离区域之间形成沟槽，沉积主体310的材料以在这些沟槽中形成鳍状物，然后使隔离区域凹陷以暴露鳍状物并允许它们在隔离区域的顶表面上方突出或延伸。例如，图8A中的隔离区域370可以是这种情况下的那些凹陷隔离区域。图8C示出了图8A的相同视图，但是具有不同的鳍形主体，其中主体310包括圆形或弯曲的顶表面(与平坦或平面顶表面相反，如图8A的结构所示)。此外，图8C的结构包括电介质壁结构320，如本文所述。此外，图8C的结构示出了主体310的一部分向下延伸到低于有效高度390的子鳍状物区域(与在图8A的结构中所有主体310是有源高度390的一部分相反)。
在采用鳍式配置的一些实施例中，鳍形主体(例如，图8A和8C中的310)的宽度(Z轴方向上的尺寸)在2-100nm范围内(或者在2-10、2-25、2-40、2-50、2-75、4-10、4-25、4-40、4-50、4-75、4-100、10-25，10-40、10-50、10-75、10-100、25-40、25-50、25-75、25-100或50-100nm的子范围内)或更大，或基于本公开可以理解的任何其他合适的值或范围。在一些实施例中，例如，鳍形主体具有至少2、5、8、10、15、20、25或50nm的宽度，和/或至多100、75、50、40、30、25、20、15、12或10nm的宽度。在采用鳍式配置的一些实施例中，鳍形主体的有效高度390是在5-200nm范围内的高度(Y轴方向上的尺寸)(或者在5-25、5-50、5-100、10-25、10-50、10-80、10-100、10-200、20-80、20-100、20-200、40-80、40-120、40-200、50-100、50-200或100-200nm的子范围内)或更大，或基于本公开可以理解的任何其他合适的值或范围。在一些实施例中，例如，鳍形主体具有至少5、10、15、20、25、50、80、100、120或150nm，和/或至多200、150、120、100、80、50或25nm的有效高度390。在采用鳍式配置的一些实施例中，鳍状物的有效高度390与宽度之比大于1，例如大于1.5、2、2.5、3、4、5、6、7、8、9或10，或大于任何其他合适的阈值比率。根据本公开，晶体管的沟道材料(或沟道区域)的主体的许多不同形状和配置将是显而易见的。
图6示出了根据一些实施例的包括增大的S/D接触面积且采用全环栅极(GAA)配置的示例性集成电路结构的截面图。图6的结构类似于图3H'的结构，因为两个结构都以后栅极工艺流程形成，除了图3H'的结构(以及在图3H和5的结构中)具有其中鳍状物的有效高度表示为390的鳍式配置，与图6的全环栅极配置相反。此外，图6的结构中的S/D区域360在中间不分开(例如，沟槽352和触点380不存在于S/D区域360的部分之间)，如它们在图3H'的结构中(以及图3H和5的结构中)。这是因为电介质壁结构320用于图6的结构，从而导致牺牲层340能够被通到S/D区域360的侧面，如下面针对图7A-7D更详细描述的。
再次，图6的结构类似于图3H'的结构，因此该结构的所有相关描述同样适用于图6的结构。然而，如图6所示，栅极结构(包括栅极电介质332和栅电极334)以全环栅极(GAA)配置环绕主体310。因此，在该示例性结构中，例如，主体310可以被认为是纳米线或纳米带。这种结构也在图8B中示出，例如，其是沿着图6中的虚线8B-8B的视图。这种结构可以使用包括一个或多个牺牲层和一个或多个非牺牲层的初始多层堆叠体形成(例如成为主体310的层)。然后可以通过选择性蚀刻处理去除多层堆叠体的牺牲层，以释放非牺牲层，以用作沟道材料的主体。因此，使用给定的蚀刻剂相对于主体310的材料选择性地蚀刻牺牲层的材料。例如，在发生替换栅极处理的过程214期间，可以发生这种选择性蚀刻处理。本文提供了用于选择性蚀刻处理的合适材料的示例，例如包括SiGe或Ge的沟道材料层，而牺牲层包括Si或SiGe(具有相对较低的Ge浓度，例如至少20原子百分比的较低的Ge)。在一些实施例中，纳米线或纳米带的叠层(甚至仅包括去除牺牲层之后的最终层)可以被认为是鳍形的。在一些实施例中，纳米带可具有如本文针对鳍状物所描述的高宽比，但是反转的，使得纳米带类似于横向铺设的鳍状物(例如，具有至少1.5、2、2.5、3、4或5的宽高比)。
在采用全环栅极或GAA配置的一些实施例中，纳米线/纳米带形主体(例如，图6和8B中的310)的高度(在Y轴方向上)在2-100nm的范围内(或在2-10、2-25、2-40、2-50、2-75、4-10、4-25、4-40、4-50、4-75、4-100、10-25、10-40、10-50、10-75、10-100、25-40、25-50、25-75、25-100或50-100nm的子范围内)或更大，或基于本公开可以理解的任何其他合适的范围。在一些实施例中，例如，纳米线/纳米带形主体具有至少2、5、8、10、15、20、25或50nm的高度，和/或至多100、75、50、40、30、25、20、15、12或10nm的高度。尽管在图6和8B的示例性结构中仅示出了一个主体(或纳米线或纳米带)，但是根据一些实施例在全环栅极配置中可以采用任何数量的主体(或纳米线或纳米带)，例如2-10个或更多。例如，图8D还示出了穿过沟道区和栅极结构的截面图，并且包括两个沟道材料主体310(其可以被认为是纳米线或纳米带)。还要注意，图8D的结构中的沟道材料主体310是方形的而不是圆形的，如图8B所示。因此，纳米线或纳米带可以采用各种不同的形状，例如圆形、卵形、椭圆形、正方形、矩形、片形、鳍形或基于本公开可以理解的任何其他形状。进一步注意，图8D的结构不包括电介质壁结构320，如图所示。
图7A-7D示出了根据一些实施例的穿过图6的结构的S/D区域的示例性截面集成电路图，以示出当采用电介质壁结构时在S/D区域周围形成S/D触点结构。更详细地，该结构是沿图6中的虚线7D-7D的视图，其中图7D的结构对应于图6的实际结构，如可以理解的。回想到该处理可选地包括形成204电介质壁结构，如前所述。根据一些实施例，这种电介质壁结构320在图7A-7D中示出，并且它们包括一种或多种电介质。在一些这样的实施例中，包括在电介质壁结构320中的电介质材料包括任何合适的氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)、高k电介质、低k电介质和/或基于本公开可以理解的任何其他合适的电绝缘材料。在一些实施例中，电介质壁结构320包括硅、氧、氮和/或碳。例如，在一些实施例中，电介质壁结构320包括二氧化硅、一氧化硅、氮化硅、氮氧化硅或碳掺杂二氧化硅(或其他碳掺杂氧化物)。在一些实施例中，电介质壁结构320具有顶部(离衬底300最远)，其包括高k电介质材料(例如，以帮助在去除牺牲层340时提供相对稳健的蚀刻选择性)；和底部(最靠近衬底300)，其包括低k电介质材料(例如，以帮助减小电容)。注意，在一些实施例中，电介质壁结构320从邻近源极区(例如，S/D区域360中的一个)延伸到邻近漏极区(例如，S/D区域中的另一个)，而在其他实施例中，电介质壁结构320可以仅与源极区和漏极区相邻地形成(例如，它们不在栅极线下方延伸)。根据本公开，结构的其他特征是显而易见的。
如图7A-7D的结构所示，根据一些实施例，电介质壁结构320允许从S/D区域360下方去除牺牲层而无需穿过给定的S/D区域360(与该技术之前的描述相反)。例如，图7A示出了在S/D沟槽350的底部形成的牺牲层340，类似于本文所述的形成图3D的结构的处理。因此，图3D的结构也适用于图7A的结构，其中图7A是例如由虚线4A-4A指示的视图。注意，与图4A的结构相比，牺牲层340也形成在图7A的结构中的电介质壁结构320的侧壁上，其充当空间占位器以允许稍后通过选择性蚀刻去除并到达牺牲层340的底部部分。图7B示出了其形成之后的S/D区域360，类似于本文描述的形成图3E的结构的处理。因此，图3E的结构也适用于图7B的结构，其中，图7B是例如由虚线4B-4B指示的视图。注意，牺牲层340在其生长时封装S/D区域360的外延半导体材料，并在S/D材料360的侧壁和电介质壁结构320之间以及在S/D材料360的下侧和衬底300之间提供隔离，如图所示。
图7C示出了在S/D触点处理期间(例如在本文中所描述的过程216期间)已被选择性地蚀刻和去除的牺牲层340。回想到，尽管在图7C中示出已经完全去除牺牲层340，但在一些情况下，未去除牺牲层340的一部分并保留在最终结构中。注意，根据一些实施例，在S/D区域360的一侧与相邻的电介质壁结构320之间的最小空间(在图7C中表示为392)可以是至少2、3、4或5nm。例如，可能需要这样的最小间隙(例如，至少2nm或至少5nm)以确保在用于去除牺牲层340的选择性蚀刻处理期间到达S/D区域360下方的牺牲层340。然而，过大的间隙减小了S/D区域360的尺寸，这可能是不期望的。在牺牲层340至少部分地从S/D区域360下方被去除之后，图7D示出了已经沉积以形成完全环绕S/D材料360的金属特征的S/D触点结构380，包括S/D区域360的下侧和沿着电介质壁结构320之间的S/D区域360的侧壁(例如在本文所述的过程216期间)。注意，图7D的S/D触点380和S/D区域360之间的界面395相对于图1的界面195增大。回想到，根据本公开可以理解，本文描述的并且能够通过牺牲S/D层处理所实现的结构具有比典型的现有技术的顶部界面接触装置明显更大的接触面积。这种相对增大的S/D接触面积降低了接触电阻并改善了器件性能。鉴于本公开，许多变化和配置将是显而易见的。
示例性系统
图9示出了根据一些实施例的利用集成电路结构实现的计算系统1000，该集成电路结构包括具有如本文所公开的增大的S/D接触面积的至少一个晶体管。例如，本文公开的包括至少一个具有增大的S/D接触面积的晶体管的集成电路结构可以被包括在计算系统1000的一个或多个部分中。可以看出，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006，每个部件可以是物理和电气地耦合到母板1002，或以其他方式集成在其中。可以理解，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一板等。
取决于其应用，计算系统1000可以包括可以或可以不物理地和电气地耦合到母板1002的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM或其他类型的RAM)、非易失性存储器(例如，ROM，ReRAM/RRAM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。包括在计算系统1000中的任何部件可以包括根据示例性实施例使用所公开的技术形成的一个或多个集成电路结构或设备。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或以其他方式集成到处理器1004中)。
通信芯片1006实现了无线通信，用于传送数据到计算系统1000和从计算系统1000传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施多个无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，该板载电路利用使用所公开技术形成的一个或多个集成电路结构或设备实现，如本文中不同地描述的。术语“处理器”可以指代任何设备或设备的部分，其处理例如来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用所公开技术形成的一个或多个集成电路结构或设备，如本文中不同地描述的。如根据本公开将理解的，注意多标准无线能力可以直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算系统1000可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数码摄像机或处理数据或采用使用所公开的技术形成的一个或多个集成电路结构或设备的任何其他电子设备或系统，如本文中不同地描述的。注意，对计算系统的提及旨在包括配置用于计算或处理信息的计算设备、装置和其他结构。
其他示例性实施例
以下示例涉及其他实施例，根据其许多排列和配置可以是显而易见的。
示例1是一种包括至少一个晶体管的集成电路。集成电路包括主体(或沟道区)、栅电极和栅极电介质(或统称为栅极结构)、源极(或第一)区和漏极(或第二)区、第一(或源极)触点结构、以及第二(或漏极)触点结构。主体包括半导体材料。栅电极至少位于主体上方，栅电极包括一种或多种金属。栅极电介质位于栅电极和主体之间，栅极电介质包括一种或多种电介质。主体位于源极区和漏极区之间，源极区和漏极区包括半导体材料。第一触点结构包括一种或多种金属。第二触点结构包括一种或多种金属。注意，根据一些实施例，主体的半导体材料可以与源极区和漏极区的半导体材料(不算掺杂)相同，而在其他实施例中，主体的半导体材料在组成上不同于源极区和漏极区的半导体材料(不算掺杂)。
示例2包括示例1的主题，其中，第一触点结构至少位于源极区上方和下方(使得源极区位于第一触点结构的两个部分之间)。
示例3包括示例1或2的主题，其中，第二触点结构至少位于漏极区上方和下方(使得漏极区位于第二触点结构的两个部分之间)。
示例4包括示例1-3中任一项的主题，其中，第一触点结构环绕(或围绕)源极区。
示例5包括示例1-4中任一项的主题，其中，第二触点结构环绕(或围绕)漏极区。
示例6包括示例1-5中任一项的主题，其中，第一触点结构位于源极区的两个部分之间。
示例7包括示例1-6中任一项的主题，其中，第二触点结构位于漏极区的两个部分之间。
示例8包括示例1-7中任一项的主题，其中，第一触点结构与源极区的至少三侧或四侧相邻。
示例9包括示例1-8中任一项的主题，其中，第二触点结构与漏极区的至少三侧或四侧相邻。
示例10包括示例1-9中任一项的主题，还包括衬底。
示例11包括示例10的主题，其中，第一触点结构的一部分位于衬底和源极区之间。
示例12包括示例10或11的主题，其中，第二触点结构的一部分位于衬底和漏极区之间。
示例13包括示例10-12中任一项的主题，还包括在第一触点结构和衬底之间的层，所述层包括相对于源极区在组成上不同的材料。
示例14包括示例10-13中任一项的主题，还包括在第二触点结构和衬底之间的层，所述层包括相对于漏极区在组成上不同的材料。注意，示例13和14中的层可以是相同的层。
示例15包括示例13或14的主题，其中，示例13和/或14的层包括一种或多种电介质。
示例16包括示例13或14的主题，其中，示例13和/或14的层包括分别与包括在源极区和/或漏极区中的半导体材料在组成上不同的半导体材料。
示例17包括示例1-16中任一项的主题，还包括第一壁结构和第二壁结构，源极区位于第一和第二壁结构之间，第一和第二壁结构包括一种或多种电介质。
示例18包括示例1-17中任一项的主题，还包括第一壁结构和第二壁结构，漏极区位于第一和第二壁结构之间，第一和第二壁结构包括一种或多种电介质。注意，示例17和18中的第一和第二壁结构可以是从源极区延伸到漏极区的相同的第一和第二壁结构。
示例19包括示例1-18中任一项的主题，其中，包括在第一和第二触点结构中的一种或多种金属包括一种或多种过渡金属。
示例20包括示例19的主题，其中，一种或多种过渡金属包括钨、钛、钽、铜、钴、金、镍或钌中的一种或多种。
示例21包括示例1-20中任一项的主题，其中，所述主体包括锗。
示例22包括示例1-21中任一项的主题，其中，主体包括III-V族半导体材料。
示例23包括示例1-22中任一项的主题，其中，所述主体是鳍状物，所述鳍状物位于栅电极的两个部分之间。
示例24包括示例23的主题，其中，所述鳍状物在栅电极的两个部分之间具有至少20、50或100纳米的高度。
示例25包括示例1-22中任一项的主题，其中，栅电极环绕主体。
示例26包括示例25的主题，其中，所述主体是纳米线或纳米带。
示例27是包括示例1-26中任一项的主题的逻辑设备。
示例28是包括示例1-27中任一项的主题的互补金属氧化物半导体(CMOS)电路。
示例29是包括示例1-28中任一项的主题的计算系统。
示例30是形成示例1-29中任一项的主题的方法。该方法包括至少提供主体(或沟道区)，形成栅电极，形成栅极电介质，形成源(或第一)区和漏极(或第二)区，形成第一(或源极)触点结构，以及形成第二(或漏极)触点结构。
示例31包括示例30的主题，还包括在源极区和漏极区中形成牺牲层，以及在形成第一和第二触点结构之前去除牺牲层，使得在第一和第二触点结构中的每一个下方形成空腔，以允许第一和第二触点结构分别形成在源极区和漏极区下方。
示例32包括示例30或31的主题，还包括在形成第一和第二触点结构之前蚀刻源极区和漏极区中的开口。
示例33包括示例30-32中任一项的主题，还包括形成第一壁结构和第二壁结构，第一和第二壁结构包括一种或多种电介质，源极区和漏极区位于第一和第二壁结构之间。
示例34包括示例30-33中任一项的主题，其中，形成源极区和漏极区包括从主体外延生长包括在区域中的半导体材料。
示例35包括示例30-34中任一项的主题，其中，在形成源极区和漏极区之后形成栅极电介质和栅电极。
示例36是包括至少一个晶体管的集成电路，该集成电路包括：衬底；衬底上方的主体，主体包括半导体材料；至少位于主体上方的栅电极，栅电极包括一种或多种金属；栅电极和主体之间的栅极电介质，栅极电介质包括一种或多种电介质；源极区和漏极区，主体位于源极区和漏极区之间，源极区和漏极区包括半导体材料；第一触点结构，环绕源极区，第一触点结构的一部分位于衬底和源极区之间，第一触点结构包括一种或多种金属；以及第二触点结构，环绕漏极区，第二触点结构的一部分位于衬底和漏极区之间，第二触点结构包括一种或多种金属。
示例36包括示例35的主题，其中，所述主体是鳍状物、纳米线或纳米带。
示例37是一种形成包括至少一个晶体管的集成电路的方法，该方法包括：提供包括半导体材料的主体；至少在主体上方形成栅电极，栅电极包括一种或多种金属；在栅电极和主体之间形成栅极电介质，栅极电介质包括一种或多种电介质；形成源极区和漏极区，主体位于源极区和漏极区之间，源极区和漏极区包括半导体材料；至少在源极区上方和下方形成第一触点结构，第一触点结构包括一种或多种金属；以及至少在漏极区的上方和下方形成第二触点结构，第二触点结构包括一种或多种金属。
示例38包括示例37的主题，该方法还包括：在源极区和漏极区中形成牺牲层；以及在形成第一和第二触点结构之前去除牺牲层，使得在第一和第二触点结构中的每一个下方形成空腔，以允许第一和第二触点结构分别形成在源极区和漏极区下方。
已经出于例示和说明的目的呈现了示例性实施例的前述说明。它并非旨在是穷举的或将本公开限制于所公开的精确形式。鉴于本公开，许多修改和变化都是可能的。其意图是本公开的范围不受该具体实施方式的限制，而是受所附权利要求的限制。要求本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括本文中不同地公开或以其他方式展示的一个或多个限制的任何集合。

Claims (20)

1.一种包括至少一个晶体管的集成电路，所述集成电路包括：
主体，所述主体包括半导体材料；
栅电极，所述栅电极至少位于所述主体上方，所述栅电极包括一种或多种金属；
栅极电介质，所述栅极电介质位于所述栅电极和所述主体之间，所述栅极电介质包括一种或多种电介质；
源极区和漏极区，所述主体位于所述源极区和所述漏极区之间，所述源极区和所述漏极区包括半导体材料；
第一触点结构，所述第一触点结构至少位于所述源极区上方和下方，所述第一触点结构包括一种或多种金属；以及
第二触点结构，所述第二触点结构至少位于所述漏极区上方和下方，所述第二触点结构包括一种或多种金属。
2.根据权利要求1所述的集成电路，其中，所述第一触点结构还位于所述源极区的至少一侧上，并且所述第二触点结构还位于所述漏极区的至少一侧上。
3.根据权利要求1所述的集成电路，其中，所述第一触点结构环绕所述源极区的至少一部分，并且所述第二触点结构环绕所述漏极区的至少一部分。
4.根据权利要求1所述的集成电路，还包括衬底，其中，所述第一触点结构的一部分位于所述衬底和所述源极区之间，并且所述第二触点结构的一部分位于所述衬底和所述漏极区之间。
5.根据权利要求1-4中的任一项所述的集成电路，还包括位于所述第一触点结构和所述衬底之间的层，所述层也位于所述第二触点结构和所述衬底之间，所述层包括相对于所述源极区和所述漏极区在组成上不同的材料。
6.根据权利要求5所述的集成电路，其中，所述层包括一种或多种电介质。
7.根据权利要求1所述的集成电路，其中，所述第一触点结构位于所述源极区的两个部分之间，并且所述第二触点结构位于所述漏极区的两个部分之间。
8.根据权利要求1所述的集成电路，其中，所述源极区位于两个结构之间，所述两个结构包括一种或多种电介质，并且其中所述漏极区也位于所述两个结构之间。
9.根据权利要求1所述的集成电路，其中，包括在所述第一触点结构和所述第二触点结构中的一种或多种金属包括一种或多种过渡金属。
10.根据权利要求9所述的集成电路，其中，所述一种或多种过渡金属包括钨、钛、钽、铜、钴、金、镍或钌中的一种或多种。
11.根据权利要求1-4或5-10中的任一项所述的集成电路，其中，所述主体包括锗或III-V族半导体材料。
12.根据权利要求1-4或5-10中的任一项所述的集成电路，其中，所述主体是鳍状物，所述鳍状物位于所述栅电极的两个部分之间。
13.根据权利要求12所述的集成电路，其中，所述鳍状物在所述栅电极的两个部分之间具有至少20纳米的高度。
14.根据权利要求1-4或5-10中的任一项所述的集成电路，其中，所述栅电极环绕所述主体。
15.根据权利要求14所述的集成电路，其中，所述主体是纳米线或纳米带。
16.一种计算系统，包括根据权利要求1所述的集成电路。
17.一种包括至少一个晶体管的集成电路，所述集成电路包括：
衬底；
主体，位于所述衬底上方，所述主体包括半导体材料；
栅电极，至少位于所述主体上方，所述栅电极包括一种或多种金属；
栅极电介质，位于所述栅电极和所述主体之间，所述栅极电介质包括一种或多种电介质；
源极区和漏极区，所述主体位于所述源极区和所述漏极区之间，所述源极区和所述漏极区包括半导体材料；
第一触点结构，环绕所述源极区，所述第一触点结构的一部分位于所述衬底和所述源极区之间，所述第一触点结构包括一种或多种金属；以及
第二触点结构，环绕所述漏极区，所述第二触点结构的一部分位于所述衬底和所述漏极区之间，所述第二触点结构包括一种或多种金属。
18.根据权利要求17所述的集成电路，其中，所述主体是鳍状物、纳米线或纳米带。
19.一种形成包括至少一个晶体管的集成电路的方法，所述方法包括：
提供包括半导体材料的主体；
至少在所述主体上方形成栅电极，所述栅电极包括一种或多种金属；
在所述栅电极和所述主体之间形成栅极电介质，所述栅极电介质包括一种或多种电介质；
形成源极区和漏极区，所述主体位于所述源极区和所述漏极区之间，所述源极区和所述漏极区包括半导体材料；
至少在所述源极区上方和下方形成第一触点结构，所述第一触点结构包括一种或多种金属；以及
至少在所述漏极区上方和下方形成第二触点结构，所述第二触点结构包括一种或多种金属。
20.根据权利要求19所述的方法，还包括：
在所述源极区和所述漏极区中形成牺牲层；以及
在形成所述第一触点结构和所述第二触点结构之前去除所述牺牲层，使得在所述第一触点结构和所述第二触点结构中的每一个下方形成空腔，以允许所述第一触点结构和所述第二触点结构分别形成在所述源极区和所述漏极区下方。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832954B2 (en) * 2019-03-25 2020-11-10 International Business Machines Corporation Forming a reliable wrap-around contact without source/drain sacrificial regions
US11530048B2 (en) 2019-04-04 2022-12-20 Hamilton Sundstrand Corporation Electrochemical inert gas and power generating system and method
US11735591B2 (en) 2020-05-22 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dielectric fins and method for forming the same
DE102021106093A1 (de) * 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen mit dielektrischen finnen und verfahren zu deren herstellung
US11264326B2 (en) * 2020-05-29 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact via formation
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11195930B1 (en) * 2020-07-22 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and methods of fabrication thereof
US11862700B2 (en) * 2021-03-19 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure including forksheet transistors and methods of forming the same
WO2022209346A1 (ja) * 2021-03-29 2022-10-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
US20230197838A1 (en) * 2021-12-21 2023-06-22 Mohammad Hasan Gate-all-around integrated circuit structures having source or drain-last structures
EP4386851A1 (en) * 2022-12-16 2024-06-19 INTEL Corporation Epitaxial source or drain region with a wrapped conductive contact

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535735B2 (en) * 2012-06-29 2020-01-14 Intel Corporation Contact resistance reduced P-MOS transistors employing Ge-rich contact layer
KR102106472B1 (ko) * 2013-09-27 2020-05-04 인텔 코포레이션 응력과 밴드 갭 변조에 대해 가변적인 클래드/코어 치수를 갖는 트랜지스터 구조
KR20160134655A (ko) * 2014-03-24 2016-11-23 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9627410B2 (en) 2015-05-21 2017-04-18 International Business Machines Corporation Metallized junction FinFET structures
US9680020B2 (en) 2015-07-09 2017-06-13 Globalfoundries Inc. Increased contact area for FinFETs
KR102422430B1 (ko) 2015-07-16 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9601379B1 (en) 2015-12-23 2017-03-21 Globalfoundries Inc. Methods of forming metal source/drain contact structures for semiconductor devices with gate all around channel structures
CN109314137B (zh) 2016-07-02 2023-06-02 太浩研究有限公司 带有释放的源极和漏极的半导体装置
US9847390B1 (en) 2017-02-16 2017-12-19 Globalfoundries Inc. Self-aligned wrap-around contacts for nanosheet devices
US11756996B2 (en) * 2018-04-20 2023-09-12 International Business Machines Corporation Formation of wrap-around-contact for gate-all-around nanosheet FET

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