CN112768514A - 全环绕闸极垂直贯穿式晶体管及其制备方法 - Google Patents

全环绕闸极垂直贯穿式晶体管及其制备方法 Download PDF

Info

Publication number
CN112768514A
CN112768514A CN202110070630.6A CN202110070630A CN112768514A CN 112768514 A CN112768514 A CN 112768514A CN 202110070630 A CN202110070630 A CN 202110070630A CN 112768514 A CN112768514 A CN 112768514A
Authority
CN
China
Prior art keywords
gate
layer
device units
substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110070630.6A
Other languages
English (en)
Other versions
CN112768514B (zh
Inventor
詹智颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Quanxin Integrated Circuit Manufacturing Jinan Co Ltd
Original Assignee
Quanxin Integrated Circuit Manufacturing Jinan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Quanxin Integrated Circuit Manufacturing Jinan Co Ltd filed Critical Quanxin Integrated Circuit Manufacturing Jinan Co Ltd
Priority to CN202110070630.6A priority Critical patent/CN112768514B/zh
Publication of CN112768514A publication Critical patent/CN112768514A/zh
Application granted granted Critical
Publication of CN112768514B publication Critical patent/CN112768514B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的实施例提供了一种全环绕闸极垂直贯穿式晶体管及其制备方法，涉及半导体技术领域。全环绕闸极垂直贯穿式晶体管包括基底、器件单元和闸极，其中，至少两个器件单元依次重叠设置在基底上，器件单元上开设有垂直于基底的过孔，过孔贯穿全部器件单元；闸极设置在过孔内、并与全部器件单元连接。这样，通过在多个重叠设置的器件单元上开设贯穿的过孔，并在过孔内一次性形成闸极，使闸极与全部器件单元连接，相当于全部器件单元共用一个闸极，或者说，闸极的某一段即可对一个器件单元进行控制，整个闸极可以控制多个器件单元，使闸极一次性形成，闸极上各个部位受到的负载相同，各个器件单元之间不会存在明显的电性差异。

Description

全环绕闸极垂直贯穿式晶体管及其制备方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种全环绕闸极垂直贯穿式晶体管及其制备方法。
背景技术
在先进的半导体制程中，鳍式场效应晶体管(Fin FET)一直是制程中的主要结构，但是在结构的不断微缩下，水平形式的闸极全环绕晶体管(Gate All Around FET，简称：GAAFET)已成为新一代技术主流，其不仅可以使尺寸进一步微缩，还可以使沟道从三面变成四面，使闸极的控制力提升。除了水平形式的GAAFET的技术之外，目前还有一种垂直形式的闸极全环绕晶体管，其纳米线沿垂直芯片的方向延伸，可以增加晶圆的利用率。
但是，目前使用的垂直形式的GAA FET器件中，在堆叠多组器件的形式(StackedGAAFET)中，并且，多组器件中的闸极需要重复制作。而且，多组器件中的闸极制作顺序不同，各自受到的负载(Thermal budget)也不同，可能导致器件之间出现明显的电性差异。
发明内容
本发明实施例要解决的技术问题是：现有闸极全环绕晶体管中多个器件中的闸极制作顺序不同，各自受到的负载也不同，可能导致器件之间出现明显的电性差异。
为解决上述技术问题，本发明的实施例可以这样实现：
第一方面，本发明提供一种全环绕闸极垂直贯穿式晶体管，全环绕闸极垂直贯穿式晶体管包括基底、器件单元和闸极，其中，至少两个器件单元依次重叠设置在基底上，器件单元上开设有垂直于基底的过孔，过孔贯穿全部器件单元；闸极设置在过孔内、并与全部器件单元连接。
在可选的实施方式中，闸极包括纳米线和氧化层，其中，氧化层包裹在纳米线的外周面。
在可选的实施方式中，氧化层为二氧化硅。
在可选的实施方式中，过孔的数量为多个，多个过孔间隔排布。
在可选的实施方式中，器件单元包括隔绝层、汲极层、阱层和源极层，其中，隔绝层设置在基底上；汲极层设置在隔绝层上；阱层设置在汲极层上；源极层设置在阱层上。
第二方面，本发明提供一种全环绕闸极垂直贯穿式晶体管的制备方法，全环绕闸极垂直贯穿式晶体管的制备方法包括：在基底上形成至少两个依次重叠设置的器件单元；在器件单元上开设垂直于基底的过孔，过孔贯穿全部器件单元；在过孔内形成闸极，闸极与全部器件单元连接。
在可选的实施方式中，在过孔内形成闸极的步骤包括：在过孔内形成氧化层；在过孔内形成纳米线，使氧化层包裹在纳米线的外周面。
在可选的实施方式中，氧化层采用二氧化硅形成。
在可选的实施方式中，在器件单元上开设垂直于基底的过孔的步骤包括：采用曝光显影技术形成过孔。
在可选的实施方式中，在基底上形成至少两个依次重叠设置的器件单元的步骤包括：在基底上形成隔绝层；在隔绝层上形成汲极层；在汲极层上形成阱层；在阱层上形成源极层。
本发明实施例提供的全环绕闸极垂直贯穿式晶体管及其制备方法的有益效果包括：通过在多个重叠设置的器件单元上开设贯穿的过孔，并在过孔内一次性形成闸极，使闸极与全部器件单元连接，相当于全部器件单元共用一个闸极，或者说，闸极的某一段即可对一个器件单元进行控制，整个闸极可以控制多个器件单元，不存在各个器件单元的闸极单独形成的情况下，使全环绕闸极垂直贯穿式晶体管中的闸极一次性形成，闸极上各个部位受到的负载相同，各个器件单元之间不会存在明显的电性差异。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的全环绕闸极垂直贯穿式晶体管的全剖示意图；
图2为本发明第一实施例提供的全环绕闸极垂直贯穿式晶体管的俯视图；
图3为本发明第二实施例提供的全环绕闸极垂直贯穿式晶体管的制备方法的流程图；
图4至图11为本发明第二实施例提供的全环绕闸极垂直贯穿式晶体管制备过程的结构示意图。
图标：100-全环绕闸极垂直贯穿式晶体管；110-基底；120-器件单元；121-隔绝层；122-汲极层；123-阱层；124-源极层；125-过孔；130-闸极；131-纳米线；132-氧化层；200-光刻胶。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
请参考图1，本实施例提供了一种全环绕闸极垂直贯穿式晶体管100，全环绕闸极垂直贯穿式晶体管100包括基底110(Bulk)、器件单元120和闸极130(Gate)。其中，器件单元120的层结构全面环绕闸极130设置，闸极130垂直贯穿器件单元120的层结构或基底110。
其中，基底110可以由晶圆形成，具体可以采用硅晶圆。基底110还可以包括硅、锗等。
器件单元120的数量可以为多个、且依次重叠设置在基底110上，本实施例中，器件单元120的数量以两个为例。在其它实施例中，器件单元120的数量可以设置更多，例如三至八个。
器件单元120上开设有垂直于基底110的过孔125，过孔125贯穿全部器件单元120。闸极130设置在过孔125内、并与全部器件单元120连接。闸极130包括纳米线131(Nanowire)和氧化层132(oxide)，其中，氧化层132包裹在纳米线131的外周面。氧化层132可以采用绝缘材料制成，本实施例中，氧化层132为二氧化硅。
请参考图2，过孔125的数量可以为多个，多个过孔125间隔排布，本实施例中，过孔125的数量以六个为例，六个过孔125呈阵列形式排布，每个过孔125中设置一个闸极130。在其它实施例中，过孔125和闸极130的数量可以设置更多，例如几十个或者上百个。
每个器件单元120包括隔绝层121(isolation)、汲极层122(Drain)、阱层123(Well)和源极层124(Source)，其中，隔绝层121设置在基底110上；汲极层122设置在隔绝层121上；阱层123设置在汲极层122上；源极层124设置在阱层123上。
本实施例提供的全环绕闸极垂直贯穿式晶体管100的工作原理：
闸极130向每个器件单元120提供电压，使器件单元120中的阱层123导通，器件单元120中的源极层124与信号源电连接，源极层124接收信号源的电信号(电流)即可经过阱层123传递至汲极层122，从而实现电信号从源极层124传递至汲极层122。
本实施例提供的全环绕闸极垂直贯穿式晶体管100的有益效果包括：
1.通过在多个重叠设置的器件单元120上开设贯穿的过孔125，并在过孔125内一次性形成闸极130，使闸极130与全部器件单元120连接，相当于全部器件单元120共用一个闸极130，或者说，闸极130的某一段即可对一个器件单元120进行控制，整个闸极130可以控制多个器件单元120，不存在各个器件单元120的闸极130单独形成的情况下，使全环绕闸极垂直贯穿式晶体管100中的闸极130一次性形成，闸极130上各个部位受到的负载相同，各个器件单元120之间不会存在明显的电性差异；
2.多个闸极130垂直于基底110设置，单个闸极130占用基底110或晶圆的面积较小，可以设置较多数量的闸极130，提高基底110或晶圆的利用率；
3.通过薄膜形式形成器件单元120的各层结构，使器件单元120的厚度较小，可以提高器件单元120重叠的数量，或者在器件单元120重叠数量不变的情况下，可以减小全环绕闸极垂直贯穿式晶体管100的厚度；
4.每个器件单元120中，由源极层124整层结构接收电流，可以使电流稳定均匀输入，闸极130再向各个器件单元120均匀提供电压，以控制各个器件单元120导通。
第二实施例
请参阅图3，本实施例提供一种全环绕闸极垂直贯穿式晶体管的制备方法(以下简称：“制备方法”)，主要用于制备第一实施例提供的全环绕闸极垂直贯穿式晶体管100。
制备方法包括以下步骤：
S1：请参阅图4，提供一基底110。
其中，基底110可以由晶圆形成，具体可以采用硅晶圆。基底110还可以包括硅、锗等。
S2：请参阅图5和图6，在基底110上形成至少两个依次重叠设置的器件单元120。
器件单元120的数量可以为多个、且依次重叠设置在基底110上，本实施例中，器件单元120的数量以两个为例。在其它实施例中，器件单元120的数量可以设置更多，例如三至八个。
其中，器件单元120包括隔绝层121、汲极层122、阱层123和源极层124，器件单元120的制备过程包括：在基底110上形成隔绝层121；在隔绝层121上形成汲极层122；在汲极层122上形成阱层123；在阱层123上形成源极层124。
S3：请参阅图7至图9，在器件单元120上开设垂直于基底110的过孔125。
其中，请参阅图7和图8，过孔125可以采用曝光显影技术形成，先在器件单元120上形成光刻胶200，再通过显影形成过孔125，本实施例中，过孔125的数量以六个为例，六个过孔125呈阵列形式排布，请参阅图9，过孔125贯穿全部器件单元120。
S4：请参阅图10至图11，在过孔125内形成闸极130，闸极130与全部器件单元120连接。
其中，闸极130包括纳米线131和氧化层132，其中，氧化层132包裹在纳米线131的外周面。请参阅图10，首先，在过孔125内形成氧化层132，氧化层132可以采用绝缘材料制成，本实施例中，氧化层132为二氧化硅。其次，请参阅图11，在过孔125内形成纳米线131，使氧化层132包裹在纳米线131的外周面。
本实施例提供的全环绕闸极垂直贯穿式晶体管的制备方法的有益效果包括：
1.通过在多个重叠设置的器件单元120上开设贯穿的过孔125，并在过孔125内一次性形成闸极130，使闸极130与全部器件单元120连接，相当于全部器件单元120共用一个闸极130，或者说，闸极130的某一段即可对一个器件单元120进行控制，整个闸极130可以控制多个器件单元120，不存在各个器件单元120的闸极130单独形成的情况下，使全环绕闸极垂直贯穿式晶体管100中的闸极130一次性形成，闸极130上各个部位受到的负载相同，各个器件单元120之间不会存在明显的电性差异；
2.多个闸极130垂直于基底110设置，单个闸极130占用基底110或晶圆的面积较小，可以设置较多数量的闸极130，提高基底110或晶圆的利用率；
3.通过薄膜形式形成器件单元120的各层结构，使器件单元120的厚度较小，可以提高器件单元120重叠的数量，或者在器件单元120重叠数量不变的情况下，可以减小全环绕闸极垂直贯穿式晶体管100的厚度；
4.每个器件单元120中，由源极层124整层结构接收电流，可以使电流稳定均匀输入，闸极130再向各个器件单元120均匀提供电压，以控制各个器件单元120导通。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种全环绕闸极垂直贯穿式晶体管，其特征在于，所述全环绕闸极垂直贯穿式晶体管包括：
基底(110)；
至少两个器件单元(120)，依次重叠设置在所述基底(110)上，所述器件单元(120)上开设有垂直于所述基底(110)的过孔(125)，所述过孔(125)贯穿全部所述器件单元(120)；
闸极(130)，设置在所述过孔(125)内、并与全部所述器件单元(120)连接。
2.根据权利要求1所述的全环绕闸极垂直贯穿式晶体管，其特征在于，所述闸极(130)包括：
纳米线(131)；
氧化层(132)，包裹在所述纳米线(131)的外周面。
3.根据权利要求2所述的全环绕闸极垂直贯穿式晶体管，其特征在于，所述氧化层(132)为二氧化硅。
4.根据权利要求1所述的全环绕闸极垂直贯穿式晶体管，其特征在于，所述过孔(125)的数量为多个，多个所述过孔(125)间隔排布。
5.根据权利要求1所述的全环绕闸极垂直贯穿式晶体管，其特征在于，所述器件单元(120)包括：
隔绝层(121)，设置在所述基底(110)上；
汲极层(122)，设置在所述隔绝层(121)上；
阱层(123)，设置在所述汲极层(122)上；
源极层(124)，设置在所述阱层(123)上。
6.一种全环绕闸极垂直贯穿式晶体管的制备方法，其特征在于，所述全环绕闸极垂直贯穿式晶体管的制备方法包括：
在基底(110)上形成至少两个依次重叠设置的器件单元(120)；
在所述器件单元(120)上开设垂直于所述基底(110)的过孔(125)，所述过孔(125)贯穿全部所述器件单元(120)；
在所述过孔(125)内形成闸极(130)，所述闸极(130)与全部所述器件单元(120)连接。
7.根据权利要求6所述的全环绕闸极垂直贯穿式晶体管的制备方法，其特征在于，所述在所述过孔(125)内形成闸极(130)的步骤包括：
在所述过孔(125)内形成氧化层(132)；
在所述过孔(125)内形成纳米线(131)，使所述氧化层(132)包裹在所述纳米线(131)的外周面。
8.根据权利要求7所述的全环绕闸极垂直贯穿式晶体管的制备方法，其特征在于，所述氧化层(132)采用二氧化硅形成。
9.根据权利要求6所述的全环绕闸极垂直贯穿式晶体管的制备方法，其特征在于，所述在所述器件单元(120)上开设垂直于所述基底(110)的过孔(125)的步骤包括：
采用曝光显影技术形成所述过孔(125)。
10.根据权利要求6所述的全环绕闸极垂直贯穿式晶体管的制备方法，其特征在于，所述在基底(110)上形成至少两个依次重叠设置的器件单元(120)的步骤包括：
在所述基底(110)上形成隔绝层(121)；
在所述隔绝层(121)上形成汲极层(122)；
在所述汲极层(122)上形成阱层(123)；
在所述阱层(123)上形成源极层(124)。
CN202110070630.6A 2021-01-19 2021-01-19 全环绕闸极垂直贯穿式晶体管及其制备方法 Active CN112768514B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110070630.6A CN112768514B (zh) 2021-01-19 2021-01-19 全环绕闸极垂直贯穿式晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110070630.6A CN112768514B (zh) 2021-01-19 2021-01-19 全环绕闸极垂直贯穿式晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN112768514A true CN112768514A (zh) 2021-05-07
CN112768514B CN112768514B (zh) 2022-11-25

Family

ID=75703330

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110070630.6A Active CN112768514B (zh) 2021-01-19 2021-01-19 全环绕闸极垂直贯穿式晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN112768514B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130170303A1 (en) * 2011-12-28 2013-07-04 Young-Soo Ahn Nonvolatile memory device, method for operating the same, and method for fabricating the same
CN103999226A (zh) * 2011-12-19 2014-08-20 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
US20170236901A1 (en) * 2016-02-16 2017-08-17 Korea Advanced Institute Of Science And Technology Junctionless Transistor Based on Vertically Integrated Gate-All-Round Multiple Nanowire Channels and Method of Manufacturing the Same
US20180315817A1 (en) * 2017-04-26 2018-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190131394A1 (en) * 2017-11-02 2019-05-02 International Business Machines Corporation Vertically stacked nfet and pfet with dual work function
CN110943082A (zh) * 2018-09-21 2020-03-31 英特尔公司 具有用于应力的不同沟道几何形状的堆叠纳米线晶体管结构
US20200335501A1 (en) * 2018-03-02 2020-10-22 Intel Corporation Non-silicon n-type and p-type stacked transistors for integrated circuit devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103999226A (zh) * 2011-12-19 2014-08-20 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
US20130170303A1 (en) * 2011-12-28 2013-07-04 Young-Soo Ahn Nonvolatile memory device, method for operating the same, and method for fabricating the same
US20170236901A1 (en) * 2016-02-16 2017-08-17 Korea Advanced Institute Of Science And Technology Junctionless Transistor Based on Vertically Integrated Gate-All-Round Multiple Nanowire Channels and Method of Manufacturing the Same
US20180315817A1 (en) * 2017-04-26 2018-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190131394A1 (en) * 2017-11-02 2019-05-02 International Business Machines Corporation Vertically stacked nfet and pfet with dual work function
US20200335501A1 (en) * 2018-03-02 2020-10-22 Intel Corporation Non-silicon n-type and p-type stacked transistors for integrated circuit devices
CN110943082A (zh) * 2018-09-21 2020-03-31 英特尔公司 具有用于应力的不同沟道几何形状的堆叠纳米线晶体管结构

Also Published As

Publication number Publication date
CN112768514B (zh) 2022-11-25

Similar Documents

Publication Publication Date Title
US20230057464A1 (en) Structures and methods for memory cells
US20210296473A1 (en) Quantum dot devices
CN109791943B (zh) 具有单电子晶体管检测器的量子点器件
US10910488B2 (en) Quantum dot devices with fins and partially wrapped gates
US20190044049A1 (en) Gate arrangements in quantum dot devices
CN110233150A (zh) 量子点器件中的鳍部应变
WO2018143986A1 (en) Quantum dot array devices
KR20170023358A (ko) 반도체 소자
WO2018084878A1 (en) Quantum dot devices
KR101669244B1 (ko) 에스램 소자 및 그 제조방법
WO2018057027A1 (en) Quantum dot devices with strained gates
US5091762A (en) Semiconductor memory device with a 3-dimensional structure
TW202025462A (zh) 一種具有接面的三維半導體記憶體元件及其製造方法
JPH01164064A (ja) 半導体装置
CN112768514B (zh) 全环绕闸极垂直贯穿式晶体管及其制备方法
TWI731390B (zh) 互連結構、電路及包括該互連結構或電路的電子設備
CN113035954B (zh) 全环绕闸极水平贯穿式晶体管及其制备方法
US7423285B2 (en) Wire cross-point fet structure
KR20220044646A (ko) 댐 구조체를 포함하는 반도체 소자 및 그 제조 방법
TW201742190A (zh) 佈局方法以及半導體結構
JPH04170069A (ja) 半導体記憶装置
US20230260995A1 (en) Pillar-shaped semiconductor device and method for producing the same
WO2023221301A1 (zh) 一种半导体结构的制作方法及其结构
JPS5858741A (ja) 集積回路装置
US20230114418A1 (en) Semiconductor structure and method for manufacturing semiconductor structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant