JPS5858741A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS5858741A JPS5858741A JP15839181A JP15839181A JPS5858741A JP S5858741 A JPS5858741 A JP S5858741A JP 15839181 A JP15839181 A JP 15839181A JP 15839181 A JP15839181 A JP 15839181A JP S5858741 A JPS5858741 A JP S5858741A
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はレイアクトのし易いマスタースライス方式の集
積回路装置に関する。
積回路装置に関する。
近年、通信装置や計算機等にマスタースライス方式の集
積回路装置が利用されることが多くなってきた。マスタ
ースライス方式の集積回路装置はいくつかのトランジス
タを規則的に配置゛しておき、規則的な格子上で導電膜
パターンを形成すゐことにより実現する。このため、設
計期間が短く、開発費用が少ないという特徴がある。
積回路装置が利用されることが多くなってきた。マスタ
ースライス方式の集積回路装置はいくつかのトランジス
タを規則的に配置゛しておき、規則的な格子上で導電膜
パターンを形成すゐことにより実現する。このため、設
計期間が短く、開発費用が少ないという特徴がある。
マスタースライス方式の集積回路装置にはアル＜ニウム
（人ｌ）導電膜バター／が２層のものと１層のものがあ
る。２層形式のものは自由度が高くチップ面積が小さく
、特性が良くなるという特長に反してマスクが一３枚必
要となシ、１層形式の１枚に比してコストが大きくなる
という欠点がある。
（人ｌ）導電膜バター／が２層のものと１層のものがあ
る。２層形式のものは自由度が高くチップ面積が小さく
、特性が良くなるという特長に反してマスクが一３枚必
要となシ、１層形式の１枚に比してコストが大きくなる
という欠点がある。
第１図は従来の１層形式のマスタースライスの基本セル
の１例の平面図である。
の１例の平面図である。
ｏｊｌＶリコ／基板Ｉ Ｋ ９ ’Ｃｌ ｚ ｋ ２を
設け、 ｐ９−ル２内Ｋｎ＋ソース・ドレイ／領域４を
設け゛る。
設け、 ｐ９−ル２内Ｋｎ＋ソース・ドレイ／領域４を
設け゛る。
領域４に挾まれ先部分１２ｂはｎチャ／ネルである。基
板！の他の部分にｐ＋ソース・ドレイン領域３とｐチャ
／ネル変更用を設ける。これらの素子領域上を薄いダー
ト酸化膜で覆い、その他の部分を厚いフィールド酸化膜
で覆い、ポリシリコン膜でダート電極８畠、８ｂ、フィ
ールドスルー＠ｆ３ｃを設ける。これによシルチャンネ
ルＭＯ８）ランジスタとｎチャ／ネル変更用 ）ランジ
スタが得られる。これに各ソース・ドレイ／層の＝７タ
クト穴９ｍ、９ｂ、基板電圧印加用のｎ十層５とそのコ
ンタクト穴９ Ｃトｍ ＶＤＤ線用Ａ／ 導電１［１１
ｍ 。
板！の他の部分にｐ＋ソース・ドレイン領域３とｐチャ
／ネル変更用を設ける。これらの素子領域上を薄いダー
ト酸化膜で覆い、その他の部分を厚いフィールド酸化膜
で覆い、ポリシリコン膜でダート電極８畠、８ｂ、フィ
ールドスルー＠ｆ３ｃを設ける。これによシルチャンネ
ルＭＯ８）ランジスタとｎチャ／ネル変更用 ）ランジ
スタが得られる。これに各ソース・ドレイ／層の＝７タ
クト穴９ｍ、９ｂ、基板電圧印加用のｎ十層５とそのコ
ンタクト穴９ Ｃトｍ ＶＤＤ線用Ａ／ 導電１［１１
ｍ 。
ｐウェル電圧印加用のｐ十層６とそのコンタクト穴９ｄ
と、■８８線用Ａ／導電膜１１ｂ、ポリシリコ／層への
コンタクト穴９ａを設ける。これによりマスタースライ
スの基本セルが得られる。
と、■８８線用Ａ／導電膜１１ｂ、ポリシリコ／層への
コンタクト穴９ａを設ける。これによりマスタースライ
スの基本セルが得られる。
機能回路の形成は破線で示すｙ格子１０１と破線で示す
Ｘ格子ｌＯｂ上のＡ／導電膜パターンで形成され、 Ａ
、／導電膜パターンはＶＤＤ線用Ａ／導電膜１１ａ、Ｖ
ｓｇ線用ＡＩ！導電膜目」及びソース・ドレイ／領域用
コンタクト穴９ｂの群、ポリシリコン層上のコンタクト
穴９１の群間の結線を行なう。
Ｘ格子ｌＯｂ上のＡ／導電膜パターンで形成され、 Ａ
、／導電膜パターンはＶＤＤ線用Ａ／導電膜１１ａ、Ｖ
ｓｇ線用ＡＩ！導電膜目」及びソース・ドレイ／領域用
コンタクト穴９ｂの群、ポリシリコン層上のコンタクト
穴９１の群間の結線を行なう。
この場合、ｙ格子ｔ、Ｏａを通過するＡｌｌ導電膜バタ
ーはどのような配線の位置関係に対しても交差すること
なく結線が形成さ九るようにコンタクト穴９ａの配置が
問題となる。従来はｙ格子１０鳳に対してずらした位置
にコンタクト穴９１を配置するが、この配置を検討する
のに多大の時間がかかった。この場合、配置が複雑にな
υ全体の面積が大きくなると共に、配線設計が複雑な配
置のためくしに〈〈、誤りを発生させる原因となってい
え。
ーはどのような配線の位置関係に対しても交差すること
なく結線が形成さ九るようにコンタクト穴９ａの配置が
問題となる。従来はｙ格子１０鳳に対してずらした位置
にコンタクト穴９１を配置するが、この配置を検討する
のに多大の時間がかかった。この場合、配置が複雑にな
υ全体の面積が大きくなると共に、配線設計が複雑な配
置のためくしに〈〈、誤りを発生させる原因となってい
え。
第２図（１） 、 （ｂ）はマスタースライスを利用し
て形成するノ機能回路の例の回路図である。
て形成するノ機能回路の例の回路図である。
第１図の基本セルでは第２図（１）の機能回路は容ａＩ
Ｋ作成することができるが、第２図（ｂ）の機能回路は
実現することができない。第２図（ｂ）の回路において
、入力端子は人、φ人、φＢの３つが必要である。しか
し、第１図に示す従来の基本セルでは入力点となるコン
タクト穴は８ｍ、３ｂの二つしがないから第１図に示す
基本セルでは第２図（ｂ）の回路を実現することができ
ない。
Ｋ作成することができるが、第２図（ｂ）の機能回路は
実現することができない。第２図（ｂ）の回路において
、入力端子は人、φ人、φＢの３つが必要である。しか
し、第１図に示す従来の基本セルでは入力点となるコン
タクト穴は８ｍ、３ｂの二つしがないから第１図に示す
基本セルでは第２図（ｂ）の回路を実現することができ
ない。
このように従来のマスタースライスの基本セルでは配線
レイアウトが複雑となシ、設計しにぐい上に１機能回路
の種類によっては実現できないという欠点が６つ九。
レイアウトが複雑となシ、設計しにぐい上に１機能回路
の種類によっては実現できないという欠点が６つ九。
本発明は上記欠点を除去し、：２／タクト穴の配置位置
を配線の自由度を大きくして規則性を保ち。
を配線の自由度を大きくして規則性を保ち。
配置がし易いマスタースライス方式の集積回路装置を提
供するものである。
供するものである。
本発明の集積回路装置は、第１導電型シリコン基板上に
形成された第２導電型ソース・ドレイン領域により直列
となったｍ（≧２）個の第２導電型ＭＯ８）う／ジスタ
と、これと逆導電型のソース・ドレイン領域で直列とな
ったｍ個の第１導電型ＭＯＳトランジスタと、前記クリ
コン基板上に絶縁膜を介して設けられた入力グート用、
フィードスルー用、チャ／ネル変更用等のポリグリコン
（層と、前記ポリシリコン層を覆う絶縁膜と、前記第１
及び第２導電型ＭＯ８）ランジスタと前記ポリシリコン
層とでｙ及びＸ座標値が定められた各々ｎ、、ｎ、個の
Ｘ及びｙ格子上にアル建ニウム導電膜とを有する集積回
路装置において、前記第１導電型ＭＯ８）ランジスタの
入カゲート用ボリシ≦ｎ、番目のＸ格子と少くともｂｌ
、ｂｌ（ｌ≦ｂ１（Ｉｇ＜ ｂａ ＜ ｂａ≦ｎ、）番
目のｙ格子との交点上く形成された基本セルを少くとも
一つ含むことＫよ）構成される。
形成された第２導電型ソース・ドレイン領域により直列
となったｍ（≧２）個の第２導電型ＭＯ８）う／ジスタ
と、これと逆導電型のソース・ドレイン領域で直列とな
ったｍ個の第１導電型ＭＯＳトランジスタと、前記クリ
コン基板上に絶縁膜を介して設けられた入力グート用、
フィードスルー用、チャ／ネル変更用等のポリグリコン
（層と、前記ポリシリコン層を覆う絶縁膜と、前記第１
及び第２導電型ＭＯ８）ランジスタと前記ポリシリコン
層とでｙ及びＸ座標値が定められた各々ｎ、、ｎ、個の
Ｘ及びｙ格子上にアル建ニウム導電膜とを有する集積回
路装置において、前記第１導電型ＭＯ８）ランジスタの
入カゲート用ボリシ≦ｎ、番目のＸ格子と少くともｂｌ
、ｂｌ（ｌ≦ｂ１（Ｉｇ＜ ｂａ ＜ ｂａ≦ｎ、）番
目のｙ格子との交点上く形成された基本セルを少くとも
一つ含むことＫよ）構成される。
次に１本発明の実施例一ついて図面を用いて説明する。
第３図は本発明の一実施例の平面図である。
半導体基板１１Ｃｐウエル２ｓ ｐ＋ソース・ドレイ／
領域３．ｎ＋ソース・ドレイン領域４．電圧印加用のｎ
十層Ｌ ｐ十層６を設けることは従来と同じである。
領域３．ｎ＋ソース・ドレイン領域４．電圧印加用のｎ
十層Ｌ ｐ十層６を設けることは従来と同じである。
従来と異なる点はポリシリコン層８ｄ〜８ｊＫ形成され
るコンタクト穴１例えば９ｈｌ＃９ｈｇ をｙ格子１０
１１．１０１４の上に形成し、中間に２個のｙ格子１０
１２．ｌｏｇ３を設ける。ここでポリクリコア ８ｄ、
ｆ３ ｆはｐ＋ソース・ドレイ／領域３を有するｐチ
ャンネルＭＯ８トランジスタ（以下ｐ−ＭＯ８Ｔと記す
）の入力ゲート電極。
るコンタクト穴１例えば９ｈｌ＃９ｈｇ をｙ格子１０
１１．１０１４の上に形成し、中間に２個のｙ格子１０
１２．ｌｏｇ３を設ける。ここでポリクリコア ８ｄ、
ｆ３ ｆはｐ＋ソース・ドレイ／領域３を有するｐチ
ャンネルＭＯ８トランジスタ（以下ｐ−ＭＯ８Ｔと記す
）の入力ゲート電極。
ポリシリコン８ｈ、８ｊＩｆｉｎ＋ソース・ドレイン領
域４を有するｎチャンネルＭＯ８）ランジスタ（以下ロ
ーＭＯ８Ｔと記す）の入カゲート電極、ｙ格子１０．Ｑ
が基本セルの境界としたとき、ｙ格子１０１０上のＡ／
導電膜バター／との交差回避用のチャンネル変更ポリシ
リコン層ｓｅ、 ｓ ｉフィートス４８ｇである。ｐ十
ノース・ドレイン領域のコンタクト９ｂはｙ格子１０
Ｂ ６ ＊ ｌ Ｏａｌｌ上にあり。
域４を有するｎチャンネルＭＯ８）ランジスタ（以下ロ
ーＭＯ８Ｔと記す）の入カゲート電極、ｙ格子１０．Ｑ
が基本セルの境界としたとき、ｙ格子１０１０上のＡ／
導電膜バター／との交差回避用のチャンネル変更ポリシ
リコン層ｓｅ、 ｓ ｉフィートス４８ｇである。ｐ十
ノース・ドレイン領域のコンタクト９ｂはｙ格子１０
Ｂ ６ ＊ ｌ Ｏａｌｌ上にあり。
ボリンリコン層コンタクト穴９ｈ４又は９ｈｓとの間に
少なくとも１個のｙ格子１０ａ５又け１ｏａｄＯを設け
る。ポリシリコン層８ｄ〜８ｊ上のコンタクト穴は中心
線Ｘ−Ｘ／に対してＸ及びｙ格子で表わされる座標につ
いて対称であり、ｐ−ＭＯ８Ｔの入力ゲート用ポリシリ
コ／層８ｄ、８ｆはｙ格子１０ＪＩ上でコンタクト穴ｇ
ｈ、を有し、ｎ−ＭＯ８Ｔの入力ゲート用ポリシリコ／
層８ｈ、８ｊとは接続していない。チャンネル変更用ポ
リシリコン層８ｅは入力ゲート用ポリシリコン層８ｄと
８ｆの間にあり、ポリシリコンを有しないＸ格子ｊｏｂ
ｓが存在する。
少なくとも１個のｙ格子１０ａ５又け１ｏａｄＯを設け
る。ポリシリコン層８ｄ〜８ｊ上のコンタクト穴は中心
線Ｘ−Ｘ／に対してＸ及びｙ格子で表わされる座標につ
いて対称であり、ｐ−ＭＯ８Ｔの入力ゲート用ポリシリ
コ／層８ｄ、８ｆはｙ格子１０ＪＩ上でコンタクト穴ｇ
ｈ、を有し、ｎ−ＭＯ８Ｔの入力ゲート用ポリシリコ／
層８ｈ、８ｊとは接続していない。チャンネル変更用ポ
リシリコン層８ｅは入力ゲート用ポリシリコン層８ｄと
８ｆの間にあり、ポリシリコンを有しないＸ格子ｊｏｂ
ｓが存在する。
第３図において、ポリシリコン層との接続はコンタクト
穴９ｈ１や９ｈ４等によりｙ格子１ｏａｏ〜ＩＱａ５
ｓ ｆｏｉ１□〜１０１１２上のＡ／導電膜パターンか
ら任意にできる。
穴９ｈ１や９ｈ４等によりｙ格子１ｏａｏ〜ＩＱａ５
ｓ ｆｏｉ１□〜１０１１２上のＡ／導電膜パターンか
ら任意にできる。
第４図は第３図に示す一実施例のｙ格子を変化させ九−
例の平面図である。
例の平面図である。
第４図のポリシリコン層８ｄ〜８ｊの上のコンタクト大
判１０Ｃ１とｔｏｃ５との関［ｙ格子１０ｃ２〜１０ｃ
４ｍ ソースｅドレイ／領域３のコンタクト大判１０ｃ
ｌと大判１０ｃ５との間Ｋｌｏｃｓ＊ １Ｏｃ７＋ｔｏ
ＣＩ上部のｙ格子を第３図の１０ａＱでなくて複数本
設けてもよい。
判１０Ｃ１とｔｏｃ５との関［ｙ格子１０ｃ２〜１０ｃ
４ｍ ソースｅドレイ／領域３のコンタクト大判１０ｃ
ｌと大判１０ｃ５との間Ｋｌｏｃｓ＊ １Ｏｃ７＋ｔｏ
ＣＩ上部のｙ格子を第３図の１０ａＱでなくて複数本
設けてもよい。
第５図は第３図に示す一実施例のｙ格子を変化させた他
の例の平面図である。
の例の平面図である。
ポリシリコン層のコンタクト穴をｙ格子” Ｃ２ｍ１０
ｃ８ ＃ ’ＯＣＩ上に形成し、更Ｋ １０ｃｓ 、
１ｏｃｌｌ上に形成してもよい。これにとどまらず更に
上又は下に同じ形状で追加してもよい。更に、対称線ｘ
−ｘ’にこだわらず、Ｐ−ＭＯＩＳＴ部分のコンタクト
大判（第３図のＸ−Ｘｔの上部）とｎ−ＭＯ８Ｔ部分の
それ（第３図のＸ−Ｘ／の下部）とを第３図、第４図、
第５図の組合せで形成してもよい。又。
ｃ８ ＃ ’ＯＣＩ上に形成し、更Ｋ １０ｃｓ 、
１ｏｃｌｌ上に形成してもよい。これにとどまらず更に
上又は下に同じ形状で追加してもよい。更に、対称線ｘ
−ｘ’にこだわらず、Ｐ−ＭＯＩＳＴ部分のコンタクト
大判（第３図のＸ−Ｘｔの上部）とｎ−ＭＯ８Ｔ部分の
それ（第３図のＸ−Ｘ／の下部）とを第３図、第４図、
第５図の組合せで形成してもよい。又。
第３図で２個のＭＯ８Ｔの直列でなく３個以上のＭＯ８
Ｔの直列形式にしてもよい。
Ｔの直列形式にしてもよい。
以上詳細に説明したように１本発明によれは配線の自由
度が高く、規則的なパター／になるため。
度が高く、規則的なパター／になるため。
設計し易く、配線誤りが少なくなるマスタースライス方
式の集積回路装置が得られるのでその効果は大きい。
式の集積回路装置が得られるのでその効果は大きい。
ａｔ図は従来の一層形式のマスタースライスの基本セル
の１例の平面図、第２図（ａｌ 、 （ｂ）はマスター
スライスを利用して形成する機能回路の例の回路図、第
３図は本発明の一実施例の平面図、第４図は第３図に示
す一実施例のｙ格子の一変更例の平面図、第５図は第３
図に示す一実施例のｙ格子の他の変更例の平面図である
。 ｌ・・・・・・ｎ型シリコ／基板、２・・・・・・ｐウ
ェル、３・・・・・・ｐ＋ンース・ドレイン領域、４・
・・・・・ｎ＋ソース・ドレイ／領域、５・・・・・・
ｎ土層、６・・・・・・ｐ土層。 ８ａ〜８ｂ・・・・・・ゲート電極、９ｃ・・・・・・
フィードスルー線、１３ｄ〜８ｊ・・・・・・ポリシリ
コ／層、９１〜９ｄ、９ｈ１〜９ ｈＳ、、、 、、、
コンタクト穴％ ｌｏｇ、１０ａ。 〜ｌ Ｏａ １２− ・” ３／格子ｈ ｌ Ｏｂ
＃ １０ ｂｌ−１０ｂｌＢ ・”・・・Ｘ格子、
ｔｏｃｌ〜ｔｏｃ１２・・・・・・コンタクト大判。 １１ａ、ｌｌｂ・・・・・・Ａｇ導電膜。 拾１図 革２図 第３図 第５図 第４図
の１例の平面図、第２図（ａｌ 、 （ｂ）はマスター
スライスを利用して形成する機能回路の例の回路図、第
３図は本発明の一実施例の平面図、第４図は第３図に示
す一実施例のｙ格子の一変更例の平面図、第５図は第３
図に示す一実施例のｙ格子の他の変更例の平面図である
。 ｌ・・・・・・ｎ型シリコ／基板、２・・・・・・ｐウ
ェル、３・・・・・・ｐ＋ンース・ドレイン領域、４・
・・・・・ｎ＋ソース・ドレイ／領域、５・・・・・・
ｎ土層、６・・・・・・ｐ土層。 ８ａ〜８ｂ・・・・・・ゲート電極、９ｃ・・・・・・
フィードスルー線、１３ｄ〜８ｊ・・・・・・ポリシリ
コ／層、９１〜９ｄ、９ｈ１〜９ ｈＳ、、、 、、、
コンタクト穴％ ｌｏｇ、１０ａ。 〜ｌ Ｏａ １２− ・” ３／格子ｈ ｌ Ｏｂ
＃ １０ ｂｌ−１０ｂｌＢ ・”・・・Ｘ格子、
ｔｏｃｌ〜ｔｏｃ１２・・・・・・コンタクト大判。 １１ａ、ｌｌｂ・・・・・・Ａｇ導電膜。 拾１図 革２図 第３図 第５図 第４図
Claims (1)
- 【特許請求の範囲】 第１導電型シリコン基板上く形成された第２導電型ソー
ス・ドレイ／領域によシ直列となったｍ（≧２）個の第
２導電１１ＭＯ８トランジスタと。 これと逆導電型のソース・ドレイ／領域で直列となう九
ｍ個の第１導電［ＭＯＳ ）ッ／ジスタと。 前記シリコ／基板上に絶縁膜を介して設けられた入力ゲ
ート用、フィールドスルー用、゛チャ／ネル変更用等の
ポリシリ；７層と、前記ポリシリコ／層を覆う絶縁属と
、前記第１及び第２導電１１Ｍ０Ｓトラ／ジスタと前記
ポリクリ：ｒｙ層とでｙ及びＸ座標値が定められた各々
ｎｚ 、 ｎ ７個の５及びｙ格子上にアル（＝ラム導
電膜とを有する集積回路装置において、前記第１導電！
１１Ｍ０８）ランジスタの入力ゲート用ポリシリコン層
のコンタクト穴がａｓ（１≦（ａｌ、 ａ２ 、 ”’
、 ａｉ 、”−ａｌｌ）≦ｎｘ）番目のＸ格子と少
くともｂｔ−ｂｔ（１≦ｂｔ＜ｂｘ）番目のｙ格子との
交点上に形成され、かつ第１導電型ＭＯＳトランジスタ
のそれがａＪ（ａｌｌ、！、、・・・、ａｌ、・・・。 ａｍ）番目のＸ格子と少くともｂ易、ｂ番（ｂ鵞〈ｂ勝
＜ｂ４≦ｎｙ）番目のｙ格子との交点上に形成された基
本セルを少くとも一つ備えたことを特徴とする集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15839181A JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15839181A JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858741A true JPS5858741A (ja) | 1983-04-07 |
| JPH0122734B2 JPH0122734B2 (ja) | 1989-04-27 |
Family
ID=15670700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15839181A Granted JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858741A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057620A (ja) * | 1983-09-08 | 1985-04-03 | Toshiba Corp | 半導体装置 |
| JPH01274450A (ja) * | 1988-04-26 | 1989-11-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｍｏｓトランジスタ |
| US5597763A (en) * | 1993-07-27 | 1997-01-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor wiring structure including a self-aligned contact hole |
| JP2006049780A (ja) * | 2004-08-09 | 2006-02-16 | Elpida Memory Inc | 半導体集積回路装置 |
Citations (3)
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| JPS5582449A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Cell of master slice semiconductor integrated circuit |
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
-
1981
- 1981-10-05 JP JP15839181A patent/JPS5858741A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122734B2 (ja) | 1989-04-27 |
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