JPS5858741A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS5858741A JPS5858741A JP15839181A JP15839181A JPS5858741A JP S5858741 A JPS5858741 A JP S5858741A JP 15839181 A JP15839181 A JP 15839181A JP 15839181 A JP15839181 A JP 15839181A JP S5858741 A JPS5858741 A JP S5858741A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 27
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はレイアクトのし易いマスタースライス方式の集
積回路装置に関する。
積回路装置に関する。
近年、通信装置や計算機等にマスタースライス方式の集
積回路装置が利用されることが多くなってきた。マスタ
ースライス方式の集積回路装置はいくつかのトランジス
タを規則的に配置゛しておき、規則的な格子上で導電膜
パターンを形成すゐことにより実現する。このため、設
計期間が短く、開発費用が少ないという特徴がある。
積回路装置が利用されることが多くなってきた。マスタ
ースライス方式の集積回路装置はいくつかのトランジス
タを規則的に配置゛しておき、規則的な格子上で導電膜
パターンを形成すゐことにより実現する。このため、設
計期間が短く、開発費用が少ないという特徴がある。
マスタースライス方式の集積回路装置にはアル<ニウム
(人l)導電膜バター/が2層のものと1層のものがあ
る。2層形式のものは自由度が高くチップ面積が小さく
、特性が良くなるという特長に反してマスクが一3枚必
要となシ、1層形式の1枚に比してコストが大きくなる
という欠点がある。
(人l)導電膜バター/が2層のものと1層のものがあ
る。2層形式のものは自由度が高くチップ面積が小さく
、特性が良くなるという特長に反してマスクが一3枚必
要となシ、1層形式の1枚に比してコストが大きくなる
という欠点がある。
第1図は従来の1層形式のマスタースライスの基本セル
の1例の平面図である。
の1例の平面図である。
ojlVリコ/基板I K 9 ’Cl z k 2を
設け、 p9−ル2内Kn+ソース・ドレイ/領域4を
設け゛る。
設け、 p9−ル2内Kn+ソース・ドレイ/領域4を
設け゛る。
領域4に挾まれ先部分12bはnチャ/ネルである。基
板!の他の部分にp+ソース・ドレイン領域3とpチャ
/ネル変更用を設ける。これらの素子領域上を薄いダー
ト酸化膜で覆い、その他の部分を厚いフィールド酸化膜
で覆い、ポリシリコン膜でダート電極8畠、8b、フィ
ールドスルー@f3cを設ける。これによシルチャンネ
ルMO8)ランジスタとnチャ/ネル変更用 )ランジ
スタが得られる。これに各ソース・ドレイ/層の=7タ
クト穴9m、9b、基板電圧印加用のn十層5とそのコ
ンタクト穴9 Cトm VDD線用A/ 導電1[11
m 。
板!の他の部分にp+ソース・ドレイン領域3とpチャ
/ネル変更用を設ける。これらの素子領域上を薄いダー
ト酸化膜で覆い、その他の部分を厚いフィールド酸化膜
で覆い、ポリシリコン膜でダート電極8畠、8b、フィ
ールドスルー@f3cを設ける。これによシルチャンネ
ルMO8)ランジスタとnチャ/ネル変更用 )ランジ
スタが得られる。これに各ソース・ドレイ/層の=7タ
クト穴9m、9b、基板電圧印加用のn十層5とそのコ
ンタクト穴9 Cトm VDD線用A/ 導電1[11
m 。
pウェル電圧印加用のp十層6とそのコンタクト穴9d
と、■88線用A/導電膜11b、ポリシリコ/層への
コンタクト穴9aを設ける。これによりマスタースライ
スの基本セルが得られる。
と、■88線用A/導電膜11b、ポリシリコ/層への
コンタクト穴9aを設ける。これによりマスタースライ
スの基本セルが得られる。
機能回路の形成は破線で示すy格子101と破線で示す
X格子lOb上のA/導電膜パターンで形成され、 A
、/導電膜パターンはVDD線用A/導電膜11a、V
sg線用AI!導電膜目」及びソース・ドレイ/領域用
コンタクト穴9bの群、ポリシリコン層上のコンタクト
穴91の群間の結線を行なう。
X格子lOb上のA/導電膜パターンで形成され、 A
、/導電膜パターンはVDD線用A/導電膜11a、V
sg線用AI!導電膜目」及びソース・ドレイ/領域用
コンタクト穴9bの群、ポリシリコン層上のコンタクト
穴91の群間の結線を行なう。
この場合、y格子t、Oaを通過するAll導電膜バタ
ーはどのような配線の位置関係に対しても交差すること
なく結線が形成さ九るようにコンタクト穴9aの配置が
問題となる。従来はy格子10鳳に対してずらした位置
にコンタクト穴91を配置するが、この配置を検討する
のに多大の時間がかかった。この場合、配置が複雑にな
υ全体の面積が大きくなると共に、配線設計が複雑な配
置のためくしに〈〈、誤りを発生させる原因となってい
え。
ーはどのような配線の位置関係に対しても交差すること
なく結線が形成さ九るようにコンタクト穴9aの配置が
問題となる。従来はy格子10鳳に対してずらした位置
にコンタクト穴91を配置するが、この配置を検討する
のに多大の時間がかかった。この場合、配置が複雑にな
υ全体の面積が大きくなると共に、配線設計が複雑な配
置のためくしに〈〈、誤りを発生させる原因となってい
え。
第2図(1) 、 (b)はマスタースライスを利用し
て形成するノ機能回路の例の回路図である。
て形成するノ機能回路の例の回路図である。
第1図の基本セルでは第2図(1)の機能回路は容aI
K作成することができるが、第2図(b)の機能回路は
実現することができない。第2図(b)の回路において
、入力端子は人、φ人、φBの3つが必要である。しか
し、第1図に示す従来の基本セルでは入力点となるコン
タクト穴は8m、3bの二つしがないから第1図に示す
基本セルでは第2図(b)の回路を実現することができ
ない。
K作成することができるが、第2図(b)の機能回路は
実現することができない。第2図(b)の回路において
、入力端子は人、φ人、φBの3つが必要である。しか
し、第1図に示す従来の基本セルでは入力点となるコン
タクト穴は8m、3bの二つしがないから第1図に示す
基本セルでは第2図(b)の回路を実現することができ
ない。
このように従来のマスタースライスの基本セルでは配線
レイアウトが複雑となシ、設計しにぐい上に1機能回路
の種類によっては実現できないという欠点が6つ九。
レイアウトが複雑となシ、設計しにぐい上に1機能回路
の種類によっては実現できないという欠点が6つ九。
本発明は上記欠点を除去し、:2/タクト穴の配置位置
を配線の自由度を大きくして規則性を保ち。
を配線の自由度を大きくして規則性を保ち。
配置がし易いマスタースライス方式の集積回路装置を提
供するものである。
供するものである。
本発明の集積回路装置は、第1導電型シリコン基板上に
形成された第2導電型ソース・ドレイン領域により直列
となったm(≧2)個の第2導電型MO8)う/ジスタ
と、これと逆導電型のソース・ドレイン領域で直列とな
ったm個の第1導電型MOSトランジスタと、前記クリ
コン基板上に絶縁膜を介して設けられた入力グート用、
フィードスルー用、チャ/ネル変更用等のポリグリコン
(層と、前記ポリシリコン層を覆う絶縁膜と、前記第1
及び第2導電型MO8)ランジスタと前記ポリシリコン
層とでy及びX座標値が定められた各々n、、n、個の
X及びy格子上にアル建ニウム導電膜とを有する集積回
路装置において、前記第1導電型MO8)ランジスタの
入カゲート用ボリシ≦n、番目のX格子と少くともbl
、bl(l≦b1(Ig< ba < ba≦n、)番
目のy格子との交点上く形成された基本セルを少くとも
一つ含むことKよ)構成される。
形成された第2導電型ソース・ドレイン領域により直列
となったm(≧2)個の第2導電型MO8)う/ジスタ
と、これと逆導電型のソース・ドレイン領域で直列とな
ったm個の第1導電型MOSトランジスタと、前記クリ
コン基板上に絶縁膜を介して設けられた入力グート用、
フィードスルー用、チャ/ネル変更用等のポリグリコン
(層と、前記ポリシリコン層を覆う絶縁膜と、前記第1
及び第2導電型MO8)ランジスタと前記ポリシリコン
層とでy及びX座標値が定められた各々n、、n、個の
X及びy格子上にアル建ニウム導電膜とを有する集積回
路装置において、前記第1導電型MO8)ランジスタの
入カゲート用ボリシ≦n、番目のX格子と少くともbl
、bl(l≦b1(Ig< ba < ba≦n、)番
目のy格子との交点上く形成された基本セルを少くとも
一つ含むことKよ)構成される。
次に1本発明の実施例一ついて図面を用いて説明する。
第3図は本発明の一実施例の平面図である。
半導体基板11Cpウエル2s p+ソース・ドレイ/
領域3.n+ソース・ドレイン領域4.電圧印加用のn
十層L p十層6を設けることは従来と同じである。
領域3.n+ソース・ドレイン領域4.電圧印加用のn
十層L p十層6を設けることは従来と同じである。
従来と異なる点はポリシリコン層8d〜8jK形成され
るコンタクト穴1例えば9hl#9hg をy格子10
11.1014の上に形成し、中間に2個のy格子10
12.log3を設ける。ここでポリクリコア 8d、
f3 fはp+ソース・ドレイ/領域3を有するpチ
ャンネルMO8トランジスタ(以下p−MO8Tと記す
)の入力ゲート電極。
るコンタクト穴1例えば9hl#9hg をy格子10
11.1014の上に形成し、中間に2個のy格子10
12.log3を設ける。ここでポリクリコア 8d、
f3 fはp+ソース・ドレイ/領域3を有するpチ
ャンネルMO8トランジスタ(以下p−MO8Tと記す
)の入力ゲート電極。
ポリシリコン8h、8jIfin+ソース・ドレイン領
域4を有するnチャンネルMO8)ランジスタ(以下ロ
ーMO8Tと記す)の入カゲート電極、y格子10.Q
が基本セルの境界としたとき、y格子1010上のA/
導電膜バター/との交差回避用のチャンネル変更ポリシ
リコン層se、 s iフィートス48gである。p十
ノース・ドレイン領域のコンタクト9bはy格子10
B 6 * l Oall上にあり。
域4を有するnチャンネルMO8)ランジスタ(以下ロ
ーMO8Tと記す)の入カゲート電極、y格子10.Q
が基本セルの境界としたとき、y格子1010上のA/
導電膜バター/との交差回避用のチャンネル変更ポリシ
リコン層se、 s iフィートス48gである。p十
ノース・ドレイン領域のコンタクト9bはy格子10
B 6 * l Oall上にあり。
ボリンリコン層コンタクト穴9h4又は9hsとの間に
少なくとも1個のy格子10a5又け1oadOを設け
る。ポリシリコン層8d〜8j上のコンタクト穴は中心
線X−X/に対してX及びy格子で表わされる座標につ
いて対称であり、p−MO8Tの入力ゲート用ポリシリ
コ/層8d、8fはy格子10JI上でコンタクト穴g
h、を有し、n−MO8Tの入力ゲート用ポリシリコ/
層8h、8jとは接続していない。チャンネル変更用ポ
リシリコン層8eは入力ゲート用ポリシリコン層8dと
8fの間にあり、ポリシリコンを有しないX格子job
sが存在する。
少なくとも1個のy格子10a5又け1oadOを設け
る。ポリシリコン層8d〜8j上のコンタクト穴は中心
線X−X/に対してX及びy格子で表わされる座標につ
いて対称であり、p−MO8Tの入力ゲート用ポリシリ
コ/層8d、8fはy格子10JI上でコンタクト穴g
h、を有し、n−MO8Tの入力ゲート用ポリシリコ/
層8h、8jとは接続していない。チャンネル変更用ポ
リシリコン層8eは入力ゲート用ポリシリコン層8dと
8fの間にあり、ポリシリコンを有しないX格子job
sが存在する。
第3図において、ポリシリコン層との接続はコンタクト
穴9h1や9h4等によりy格子1oao〜IQa5
s foi1□〜10112上のA/導電膜パターンか
ら任意にできる。
穴9h1や9h4等によりy格子1oao〜IQa5
s foi1□〜10112上のA/導電膜パターンか
ら任意にできる。
第4図は第3図に示す一実施例のy格子を変化させ九−
例の平面図である。
例の平面図である。
第4図のポリシリコン層8d〜8jの上のコンタクト大
判10C1とtoc5との関[y格子10c2〜10c
4m ソースeドレイ/領域3のコンタクト大判10c
lと大判10c5との間Klocs* 1Oc7+to
CI上部のy格子を第3図の10aQでなくて複数本
設けてもよい。
判10C1とtoc5との関[y格子10c2〜10c
4m ソースeドレイ/領域3のコンタクト大判10c
lと大判10c5との間Klocs* 1Oc7+to
CI上部のy格子を第3図の10aQでなくて複数本
設けてもよい。
第5図は第3図に示す一実施例のy格子を変化させた他
の例の平面図である。
の例の平面図である。
ポリシリコン層のコンタクト穴をy格子” C2m10
c8 # ’OCI上に形成し、更K 10cs 、
1ocll上に形成してもよい。これにとどまらず更に
上又は下に同じ形状で追加してもよい。更に、対称線x
−x’にこだわらず、P−MOIST部分のコンタクト
大判(第3図のX−Xtの上部)とn−MO8T部分の
それ(第3図のX−X/の下部)とを第3図、第4図、
第5図の組合せで形成してもよい。又。
c8 # ’OCI上に形成し、更K 10cs 、
1ocll上に形成してもよい。これにとどまらず更に
上又は下に同じ形状で追加してもよい。更に、対称線x
−x’にこだわらず、P−MOIST部分のコンタクト
大判(第3図のX−Xtの上部)とn−MO8T部分の
それ(第3図のX−X/の下部)とを第3図、第4図、
第5図の組合せで形成してもよい。又。
第3図で2個のMO8Tの直列でなく3個以上のMO8
Tの直列形式にしてもよい。
Tの直列形式にしてもよい。
以上詳細に説明したように1本発明によれは配線の自由
度が高く、規則的なパター/になるため。
度が高く、規則的なパター/になるため。
設計し易く、配線誤りが少なくなるマスタースライス方
式の集積回路装置が得られるのでその効果は大きい。
式の集積回路装置が得られるのでその効果は大きい。
at図は従来の一層形式のマスタースライスの基本セル
の1例の平面図、第2図(al 、 (b)はマスター
スライスを利用して形成する機能回路の例の回路図、第
3図は本発明の一実施例の平面図、第4図は第3図に示
す一実施例のy格子の一変更例の平面図、第5図は第3
図に示す一実施例のy格子の他の変更例の平面図である
。 l・・・・・・n型シリコ/基板、2・・・・・・pウ
ェル、3・・・・・・p+ンース・ドレイン領域、4・
・・・・・n+ソース・ドレイ/領域、5・・・・・・
n土層、6・・・・・・p土層。 8a〜8b・・・・・・ゲート電極、9c・・・・・・
フィードスルー線、13d〜8j・・・・・・ポリシリ
コ/層、91〜9d、9h1〜9 hS、、、 、、、
コンタクト穴% log、10a。 〜l Oa 12− ・” 3/格子h l Ob
# 10 bl−10blB ・”・・・X格子、
tocl〜toc12・・・・・・コンタクト大判。 11a、llb・・・・・・Ag導電膜。 拾1図 革2図 第3図 第5図 第4図
の1例の平面図、第2図(al 、 (b)はマスター
スライスを利用して形成する機能回路の例の回路図、第
3図は本発明の一実施例の平面図、第4図は第3図に示
す一実施例のy格子の一変更例の平面図、第5図は第3
図に示す一実施例のy格子の他の変更例の平面図である
。 l・・・・・・n型シリコ/基板、2・・・・・・pウ
ェル、3・・・・・・p+ンース・ドレイン領域、4・
・・・・・n+ソース・ドレイ/領域、5・・・・・・
n土層、6・・・・・・p土層。 8a〜8b・・・・・・ゲート電極、9c・・・・・・
フィードスルー線、13d〜8j・・・・・・ポリシリ
コ/層、91〜9d、9h1〜9 hS、、、 、、、
コンタクト穴% log、10a。 〜l Oa 12− ・” 3/格子h l Ob
# 10 bl−10blB ・”・・・X格子、
tocl〜toc12・・・・・・コンタクト大判。 11a、llb・・・・・・Ag導電膜。 拾1図 革2図 第3図 第5図 第4図
Claims (1)
- 【特許請求の範囲】 第1導電型シリコン基板上く形成された第2導電型ソー
ス・ドレイ/領域によシ直列となったm(≧2)個の第
2導電11MO8トランジスタと。 これと逆導電型のソース・ドレイ/領域で直列となう九
m個の第1導電[MOS )ッ/ジスタと。 前記シリコ/基板上に絶縁膜を介して設けられた入力ゲ
ート用、フィールドスルー用、゛チャ/ネル変更用等の
ポリシリ;7層と、前記ポリシリコ/層を覆う絶縁属と
、前記第1及び第2導電11M0Sトラ/ジスタと前記
ポリクリ:ry層とでy及びX座標値が定められた各々
nz 、 n 7個の5及びy格子上にアル(=ラム導
電膜とを有する集積回路装置において、前記第1導電!
11M08)ランジスタの入力ゲート用ポリシリコン層
のコンタクト穴がas(1≦(al、 a2 、 ”’
、 ai 、”−all)≦nx)番目のX格子と少
くともbt−bt(1≦bt<bx)番目のy格子との
交点上に形成され、かつ第1導電型MOSトランジスタ
のそれがaJ(all、!、、・・・、al、・・・。 am)番目のX格子と少くともb易、b番(b鵞〈b勝
<b4≦ny)番目のy格子との交点上に形成された基
本セルを少くとも一つ備えたことを特徴とする集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15839181A JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15839181A JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5858741A true JPS5858741A (ja) | 1983-04-07 |
JPH0122734B2 JPH0122734B2 (ja) | 1989-04-27 |
Family
ID=15670700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15839181A Granted JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5858741A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6057620A (ja) * | 1983-09-08 | 1985-04-03 | Toshiba Corp | 半導体装置 |
JPH01274450A (ja) * | 1988-04-26 | 1989-11-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Mosトランジスタ |
US5597763A (en) * | 1993-07-27 | 1997-01-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor wiring structure including a self-aligned contact hole |
JP2006049780A (ja) * | 2004-08-09 | 2006-02-16 | Elpida Memory Inc | 半導体集積回路装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5582449A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Cell of master slice semiconductor integrated circuit |
JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
-
1981
- 1981-10-05 JP JP15839181A patent/JPS5858741A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5582449A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Cell of master slice semiconductor integrated circuit |
JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6057620A (ja) * | 1983-09-08 | 1985-04-03 | Toshiba Corp | 半導体装置 |
JPH01274450A (ja) * | 1988-04-26 | 1989-11-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Mosトランジスタ |
US5597763A (en) * | 1993-07-27 | 1997-01-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor wiring structure including a self-aligned contact hole |
JP2006049780A (ja) * | 2004-08-09 | 2006-02-16 | Elpida Memory Inc | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
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JPH0122734B2 (ja) | 1989-04-27 |
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