CN109791943B - 具有单电子晶体管检测器的量子点器件 - Google Patents

具有单电子晶体管检测器的量子点器件 Download PDF

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Abstract

本文公开了具有单电子晶体管（SET）检测器的量子点器件。在一些实施例中，量子点器件可包含：量子点形成区域；设置在量子点形成区域上的一组栅极，其中该组栅极至少包含第一、第二和第三栅极，间隔物设置在第一栅极和第二栅极的多侧上，其中第一间隔物设置在第一栅极接近于第二栅极的一侧上，并且与第一间隔物物理分离的第二间隔物设置在第二栅极接近于第一栅极的一侧上，并且第三栅极设置在第一栅极和第二栅极之间，并在第一间隔物和第二间隔物之间延伸；以及接近于该组栅极设置在量子点形成区域上的SET。

Description

具有单电子晶体管检测器的量子点器件
技术领域
本发明涉及具有单电子晶体管（SET）检测器的量子点器件。
背景技术
量子计算是指与使用量子力学现象来操纵数据的计算系统相关的研究领域。这些量子力学现象，诸如叠加（其中量子变量能同时存在于多个不同的状态中）和纠缠（其中多个量子变量具有相关状态，而不管它们之间在空间或时间上的距离），在经典计算的世界中没有类似物，并且从而不能用经典计算装置实现。
发明内容
按照本发明第一方面的一种量子点器件，包括：
量子点器件的量子点形成区域，其中所述量子点形成区域包含量子阱叠层；
一组栅极，该组栅极在所述量子点形成区域上，其中：
该组栅极至少包含第一栅极、第二栅极和第三栅极，
间隔物在所述第一栅极和第二栅极的多侧处，其中第一间隔物在所述第一栅极接近于所述第二栅极的一侧处，并且与所述第一间隔物物理分离的第二间隔物在所述第二栅极接近于所述第一栅极的一侧处；并且
所述第三栅极在所述第一栅极和第二栅极之间，并在所述第一间隔物和第二间隔物之间延伸；
绝缘材料，其中所述绝缘材料包括沟槽，所述沟槽在所述绝缘材料的第一部分和所述绝缘材料的第二部分之间，所述第一栅极的栅极金属至少部分地在所述绝缘材料的所述第一部分上方并延伸到所述沟槽中，所述第三栅极的栅极金属至少部分地在所述绝缘材料的所述第一部分上方并延伸到沟槽中；以及
单电子晶体管（SET），所述单电子晶体管接近于该组栅极在所述量子点形成区域上。
按照本发明第二方面的一种制造量子点器件的方法，包括：
在支撑结构上方提供量子阱叠层；
在所述量子阱叠层上方提供绝缘材料，所述绝缘材料包括沟槽；
在所述量子点形成区域上形成一组栅极，所述组栅极包括第一栅极、第二栅极和第三栅极，其中：
第一间隔物在所述第一栅极接近于所述第二栅极的一侧处，
与所述第一间隔物物理分离的第二间隔物在所述第二栅极接近于所述第一栅极的一侧处，
所述第三栅极在所述第一栅极和第二栅极之间，并在所述第一间隔物和第二间隔物之间延伸，并且
所述第一栅极的栅极金属和所述第三栅极的栅极金属延伸到所述沟槽中，以及；
接近于该组栅极形成单电子晶体管（SET）。
按照本发明第三方面的一种量子计算装置，包括：
量子处理装置，所述量子处理装置包含：
量子阱叠层上的多个栅极，所述栅极包括第一、第二和第三栅极，
单电子晶体管(SET)，接近于所述多个栅极，以及
绝缘材料，
其中：
第一间隔物在所述第一栅极接近于所述第二栅极的一侧处，
与所述第一间隔物物理分离的第二间隔物在所述第二栅极接近于所述第一栅极的一侧处，
所述第三栅极在所述第一栅极和第二栅极之间，并在所述第一间隔物和第二间隔物之间延伸，
所述绝缘材料包括沟槽，并且
所述第一栅极的栅极金属和所述第三栅极的栅极金属延伸到所述沟槽中；
非量子处理装置，所述非量子处理装置耦合到所述量子处理装置，以控制施加到所述多个栅极和所述SET的电压；以及
存储器装置，所述存储器装置存储由所述量子处理装置在所述量子处理装置的操作期间生成的数据。
附图说明
通过结合附图的如下详细描述将容易理解实施例。为了便于此描述，相似的附图标记标示相似的结构元件。在附图的图中，作为示例而作为非限制图示了实施例。
图1-2是按照各种实施例包含设置在量子点形成区域上的多个栅极-检测器集群的量子点器件的视图。
图3-4是按照各种实施例的量子点器件的横截面视图。
图5-29图示了按照各种实施例的量子点器件的制造中的各种示例阶段。
图30-31是按照各种实施例的另一量子点器件的横截面视图。
图32-33是按照各种实施例的可以在量子点器件中使用的量子阱叠层的各种示例的横截面视图。
图34-40是按照各种实施例的可以在量子点器件中使用的示例基/鳍布置。
图41-43是按照各种实施例的量子点器件的横截面视图。
图44-65图示了按照各种实施例的量子点器件的制造中的各种示例阶段。
图66图示了按照各种实施例的在量子阱叠层上的单个沟槽中具有多组栅极的量子点器件的实施例。
图67A-67F是按照各种实施例的单电子晶体管（SET）器件的各种视图。
图68A-68C、69A-69C、70A-70C、71A-71C、72A-72C、73A-73C、74A-74C、75A-75C、76A-76C、77A-77C、78A-78C和79A-79C图示了按照各种实施例的图67A-67F的SET器件的制造中的各种示例阶段。
图80A-80F是按照各种实施例的另一SET器件的各种视图。
图81A-81C、82A-82C、83A-83C和84A-84C图示了按照各种实施例的图80A-80F的SET器件的制造中的各种示例阶段。
图85A-85F是按照各种实施例的另一SET器件的各种视图。
图86A-86C、87A-87C和88A-88C图示了按照各种实施例的图85A-85F的SET器件的制造中的各种示例阶段。
图89A-89F是按照各种实施例的另一SET器件的各种视图。
图90A-90C图示了按照各种实施例的图89A- 89F的SET器件的制造中的示例阶段。
图91是按照各种实施例可包含本文公开的任何量子点器件的管芯的横截面视图。
图92是按照各种实施例可包含本文公开的任何量子点器件的封装的横截面视图。
图93A和93B是可包含本文公开的任何量子点器件的晶片和管芯的顶视图。
图94是可包含本文公开的任何量子点器件的器件组件的横截面视图。
图95是按照各种实施例的制造量子点器件的说明性方法的流程图。
图96是按照各种实施例的操作量子点器件的说明性方法的流程图。
图97是按照各种实施例的可包含本文公开的任何量子点器件的示例量子计算装置的框图。
具体实施方式
本文公开了具有单电子晶体管（SET）检测器的量子点器件。在一些实施例中，量子点器件可包含：量子点形成区域；设置在量子点形成区域上的一组栅极，其中该组栅极至少包含第一、第二和第三栅极，间隔物设置在第一栅极和第二栅极的多侧上，其中第一间隔物设置在第一栅极接近于第二栅极的一侧上，并且与第一间隔物物理分离的第二间隔物设置在第二栅极接近于第一栅极的一侧上，并且第三栅极设置在第一栅极和第二栅极之间，并在第一间隔物和第二间隔物之间延伸；以及接近于该组栅极设置在量子点形成区域上的SET。
本文公开的量子点器件可以使量子点的形成能够用作量子计算装置中的量子位（“量子位”），以及使这些量子点的控制能够执行量子逻辑运算。不像量子点形成和操纵的先前方法，本文公开的量子点器件的各种实施例提供了量子点的强大空间定位（以及因此对量子点交互和操纵的良好控制）、包含在器件中的量子点数的良好可扩展性和/或与量子点器件进行电连接以将量子点器件集成在更大计算装置中的设计灵活性。
在如下详细描述中，参考形成其一部分的附图，并且其中通过图示的方式示出了可以实践的实施例。要理解到，可利用其它实施例，并且在不脱离本公开范围的情况下可进行结构或逻辑改变。因此，如下详细描述不要被视为限制意义。
各种操作可以以最有助于理解要求权利的主题的方式依次被描述为多个分立动作或操作。然而，描述的次序不应该被视为暗示这些操作一定是次序相关的。具体地说，这些操作可以不按呈现的次序执行。所描述的操作可以按与所描述的实施例不同的次序执行。在附加实施例中，可以执行各种附加操作，和/或可以省略所描述的操作。
为了本公开的目的，短语“A和/或B”意味着(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”意味着(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。术语“在...之间”当参考测量范围使用时包括测量范围的末端。在本文中使用时，记号“A/B/C”意味着（A）、（B）和/或（C）。
该描述使用短语“在一实施例中”或“在实施例中”，它们可以各指的是相同或不同实施例中的一个或多个。更进一步，在关于本公开实施例使用时，术语“包括”、“包含”、“具有”等是同义词。本公开可以使用基于透视图的描述，诸如“上方”、“下方”、“顶部”、“底部”和“侧”；这种描述用于便于讨论，并不意图限制所公开实施例的应用。附图不一定按比例绘制。在本文中使用时，“高k电介质”指的是具有比氧化硅更高的介电常数的材料。在本文中使用时，“磁线”指的是影响（例如，改变、重置、加扰或设定）量子点的自旋状态的磁场生成结构。如本文所讨论的，磁线的一个示例是导电通路，其接近于量子点形成的区域，并且选择性地传导生成磁场以影响该区域中量子点的自旋状态的电流脉冲。
图1和图2是包含多个栅极组718和多个单电子晶体管（SET）704的量子点器件的视图。具体地说，图1是通过图2的横截面A-A的横截面视图，并且图2是量子点器件100的“顶部”视图，其中省略了导电通路714和712。
在图1的量子点器件100中，多个栅极708布置在量子点形成区域710上的多个栅极组718中。多个SET 704也被设置在量子点形成区域710上，并且每个SET 704接近于关联的栅极组718被设置；SET 704及其关联的栅极组718在本文中可被称为栅极-检测器集群706。在图2中标出了一个这样的栅极-检测器集群706，但是如所示，量子点器件100可以包含多个栅极-检测器集群706。下面讨论量子点形成区域710的各种实施例。
在量子点器件100操作期间，电信号可以被提供给栅极组718中的栅极708，以便在栅极组718下方的量子点形成区域710中感生一个或多个量子点142的形成。栅极组718的栅极-检测器集群706中的SET 704可以感测由栅极组718感生的量子点142的量子态（例如，自旋态）。在栅极组718下方的量子点形成区域710中形成的量子点142的数量和图案可以取决于提供给栅极组718中的栅极708的电信号（例如电压）；例如，如下面所讨论的，一些栅极708可以充当“势垒栅极”（在量子点142周围提供势能势垒），并且一些栅极708可以充当“柱塞栅极”（提供其中可以形成量子点142的势能阱）。栅极组718可以包含任何适合数量和布置的栅极708，并且栅极组718中的栅极708可以以任何期望的方式用于（例如，提供有电信号）形成在栅极组718下方的量子点142。尽管图2中的栅极组718中的不同栅极组被图示为彼此物理分离，但是在一些实施例中，栅极组718中的多个栅极组可以物理连续（例如，具有来自两个不同栅极组718的邻接栅极708），但是可各与不同的SET 704关联。
在一些实施例中，单个SET 704可用于感测在量子点形成区域710中的关联的栅极组718下方形成的单个量子点142的量子态。在其它实施例中，单个SET 704可用于感测在关联的栅极组718下方形成的多于一个量子点142的量子态；例如，单个SET 704可用于感测两个量子点142或三个量子点142的量子态。在一些实施例中，单个SET 704可以由多个不同的栅极组718共享，并且从而单个SET 704可以是多个不同的栅极-检测器集群706的一部分。例如，单个SET 704可以以时分复用的方式监视两个不同栅极组718下方的量子点142的状态（例如，在第一时间段内监视第一栅极组718下方的量子点142，然后在第二时间段内监视第二栅极组718下方的量子点，等等）。
如图2中所图示的，量子点器件100可以包含任何期望数量的栅极-检测器集群706。在一些实施例中，栅极-检测器集群706可以如图2中所示以规则的矩形间隔布置。在其它实施例中，多个栅极-检测器集群706可以在量子点形成区域710上以任何期望的图案布置。
量子点器件100可以包含到栅极组718中的栅极708的导电通路712；尽管图1中图示的导电通路712被描绘为单个通孔，但这只是可以被包含在导电通路712中的结构的示例，并且导电通路712可以采取下面讨论的任何形式。量子点器件100还可以包含到SET 704的导电通路714；尽管图1中图示的导电通路714被描绘为单个通孔，但这也只是可以被包含在导电通路714中的结构的示例，并且导电通路714可以采取下面讨论的任何形式。绝缘材料716可以被设置在导电通路712和714周围，并且可以将SET 704与栅极708电隔离。绝缘材料716可以包含多种不同类型的材料，诸如下面讨论的任何实施例。
图1和图2中的元件的大小和间隔只是说明性的，并且栅极708和SET 704的大小和间隔可以采取本文公开的任何实施例的形式。在一些实施例中，栅极-检测器群集706中的栅极708和SET 704的大小和间隔可以通过在栅极708下方形成的一个或多个量子点142和SET 704之间的最大检测距离来确定；也就是，SET 704可以需要相对于栅极708定大小和间隔，以能够检测由栅极-检测器集群706中的栅极708形成的一个或多个量子点142的量子态。在一些实施例中，栅极-检测器集群706中的栅极708和SET 704之间的距离可小于250纳米（例如，小于200纳米）。
下面描述的是可以被包含在量子点器件100中的栅极组718、SET 704、量子点形成区域710以及导电通路712和714的多个示例。例如，在图3-4、图30-31、图41-43和图66中图示了可以被包含在量子点器件100中的示例栅极组718，并且可以被包含在量子点器件100中的示例SET 704可以包含图67、80、85和89中图示的任何SET。本文讨论的任何栅极组718、量子点形成区域710和SET 704可以以任何组合用在量子点器件100中。
图3-4是按照各种实施例的通过栅极组718的量子点器件100的一部分的横截面视图。具体地说，图4图示了沿图3的截面A-A获取的量子点器件100（而图3图示了沿图4的截面C-C获取的量子点器件100）。图3的横截面视图可以是与图1的横截面视图类似的透视图。尽管图3指示在图4中图示的横截面是通过鳍104-1获取的，但是通过鳍104-2获取的类似横截面可以是相同的，并且从而图4的讨论一般参考“鳍104”。
量子点器件100可以包含基102和远离基102延伸的多个鳍104。鳍104和设置在鳍104周围的绝缘材料128可以提供量子点形成区域710，如上面参考图1和2所讨论的。基102和鳍104可以包含衬底和量子阱叠层（图4中未示出，但是下面参考衬底144和量子阱叠层146讨论），它们以多种方式中的任何方式分布在基102和鳍104之间。基102可以包含至少一些衬底，并且鳍104可以各包含量子阱叠层的量子阱层（下面参考量子阱层152讨论）。下面参考图34-40的基鳍布置158讨论基/鳍布置的示例。
尽管在图3-4中仅示出两个鳍104-1和104-2，但这仅仅是为了便于图示，并且在量子点器件100中可以包含多于两个鳍104。当量子点器件100包括多于两个鳍104时，鳍104可以以行、二维阵列或任何期望的布置来布置。
如上所述，每一个鳍104都可以包含量子阱层（图3-4中未示出，但是下面参考量子阱层152进行讨论）。包含在鳍104中的量子阱层可以垂直于z方向布置，并且可以提供其中可以形成二维电子气（2DEG）以能够实现在量子点器件100操作期间生成量子点的层，如下面进一步详细讨论的。量子阱层本身可以对鳍104中的量子点的z位置提供几何约束，并且鳍104（因此还有量子阱层）在y方向中的有限范围可以提供对鳍104中的量子点的y位置的几何约束。为了控制鳍104中的量子点的x位置，可以将电压施加到设置在鳍104上的栅极以调整在x方向中沿鳍104的能量分布图，并且从而约束量子阱内的量子点的x位置（下面参考栅极106/108详细讨论）。鳍104的尺寸可以采用任何适合的值。例如，在一些实施例中，鳍104可各具有在10纳米和30纳米之间的宽度162。在一些实施例中，鳍104可各具有在200纳米和400纳米之间（例如，在250纳米和350纳米之间，或等于300纳米）的高度164。
鳍104可以平行布置，如图3中所图示的，并且可以由绝缘材料128间隔开，绝缘材料728可以被设置在鳍104的相对面上。绝缘材料128可以是电介质材料，例如氧化硅。例如，在一些实施例中，鳍104可间隔开在100纳米和250纳米之间的距离160。
可以在每一个鳍104上设置多个栅极。在图4中图示的实施例中，三个栅极106和两个栅极108被示为分布在鳍104的顶部。这个具体数量的栅极仅仅是说明性的，并且可以使用任何适合数量的栅极。此外，多组栅极（如图4中图示的栅极）可以被设置在鳍104上（例如，如下面参考如图66中所图示的沟槽中的多组栅极所讨论的）。栅极106和108可以提供栅极708（如上面参考图1和图2所讨论的），并且设置在单个鳍104上的栅极106和108可以提供栅极组718（如上面参考图1和图2所讨论的）。用于SET 704的示例位置（以及到这些SET 704的导电通路714的示例表示）在图3中用虚线描绘。
如图4中所示，栅极108-1可以被设置在栅极106-1和106-2之间，栅极108-2可以被设置在栅极106-2和106-3之间。每一个栅极106/108可以包含栅极电介质114；在图4中图示的实施例中，用于所有栅极106/108的栅极电介质114由栅极电介质材料的公共层提供。在其它实施例中，用于每一个栅极106/108的栅极电介质114可以由栅极电介质114的单独部分提供。在一些实施例中，栅极电介质114可以是多层栅极电介质（例如，具有用于改进鳍104和对应栅极金属之间的界面的多种材料）。栅极电介质114例如可以是氧化硅、氧化铝或高k电介质，诸如氧化铪。更一般地，栅极电介质114可以包含诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。在栅极电介质114中可使用的材料的示例可包含但不限于二氧化铪、铪硅氧化物、氧化镧、铝酸镧氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钛酸锶钡、钡钛氧化物、钛酸锶氧化物、氧化钇、氧化铝、氧化钽、钽硅氧化物、铅钪钽氧化物和铌锌酸铅。在一些实施例中，可以在栅极电介质114上执行退火工艺以改进栅极电介质114的质量。
每一个栅极106都可以包含栅极金属110和硬掩模116。硬掩模116可以由氮化硅、碳化硅或另一适合的材料形成。栅极金属110可以被设置在硬掩模116和栅极电介质114之间，并且栅极电介质114可以被设置在栅极金属110和鳍104之间。为了便于说明，在图4中仅标记了硬掩模116的一部分。在一些实施例中，栅极金属110可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积所沉积的），或铌钛氮化物。在一些实施例中，在量子点器件100中可以不存在硬掩模116（例如，可以在处理期间移除像硬掩模116的硬掩模，如下所述）。栅极金属110的多侧可以基本上平行，如图4中所示，并且绝缘间隔物134可以被设置在栅极金属110和硬掩模116的多侧上。如图4中图示的，间隔物134可以越靠近鳍104越厚，并且越远离鳍104越薄。在一些实施例中，间隔物134可以具有凸起形状。间隔物134可以由任何适合的材料形成，诸如碳掺杂的氧化物、氮化硅、氧化硅或其它碳化物或氮化物（例如，碳化硅、掺杂有碳的氮化硅以及氮氧化硅）。栅极金属110可以是任何适合的金属，例如氮化钛。
每一个栅极108都可以包含栅极金属112和硬掩模118。硬掩模118可以由氮化硅、碳化硅或其它适合的材料形成。栅极金属112可以被设置在硬掩模118和栅极电介质114之间，并且栅极电介质114可以被设置在栅极金属112和鳍104之间。在图4中图示的实施例中，硬掩模118可以在硬掩模116之上（并且在栅极106的栅极金属110之上）延伸，而在其它实施例中，硬掩模118可以不在栅极金属110之上延伸（例如下面参考图39所讨论的）。在一些实施例中，栅极金属112可以是与栅极金属110不同的金属；在其它实施例中，栅极金属112和栅极金属110可以具有相同的材料成分。在一些实施例中，栅极金属112可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积所沉积的），或铌钛氮化物。在一些实施例中，在量子点器件100中可以不存在硬掩模118（例如，可以在处理期间移除像硬掩模118的硬掩模，如下所述）。
栅极108-1可以在栅极106-1和栅极106-2的多侧上的接近间隔物134之间延伸，如图4所示。在一些实施例中，栅极1081的栅极金属112可以在栅极106-1和栅极106-2的多侧上的间隔物134之间延伸。从而，栅极108-1的栅极金属112可以具有与间隔物134的形状基本互补的形状，如所示。类似地，栅极108-2可以在栅极106-2和栅极106-3的多侧上的接近间隔物134之间延伸。在其中栅极电介质114不是在栅极108和106之间公共共享的层而是相反被单独沉积在间隔物134之间的鳍104上的一些实施例中（例如下面参考图50-53所讨论的），栅极电介质114可以至少部分地向上延伸到间隔物134的多侧，并且栅极金属112可以在间隔物134上的栅极电介质114的部分之间延伸。像栅极金属110的栅极金属112可以是任何适合的金属，诸如氮化钛。
栅极106/108的尺寸可以采用任何适合的值。例如，在一些实施例中，栅极金属110的z高度166可以在40纳米和75纳米之间（例如，近似50纳米）；栅极金属112的z高度可以在相同的范围中。在像图4中图示的实施例的实施例中，栅极金属112的z高度可以大于栅极金属110的z高度。在一些实施例中，栅极金属110的长度168（即，在x方向中）可以在20纳米和40纳米之间（例如，30纳米）。在一些实施例中，栅极106中的邻近栅极之间的距离170（例如，如图4中所图示的，从一个栅极106的栅极金属110到邻近栅极106的栅极金属110在x方向中所测量的）可以在40纳米和60纳米之间（例如，50纳米）。在一些实施例中，间隔物134的厚度172可以在1纳米和10纳米之间（例如，在3纳米和5纳米之间，在4纳米和6纳米之间，或在4纳米和7纳米之间）。栅极金属112的长度（即，在x方向中）可以取决于栅极106和间隔物134的尺寸，如图4中所图示的。如图3中所指示的，一个鳍104上的栅极106/108可以在绝缘材料128之上延伸超过它们的相应鳍104并朝向另一个鳍104，但是可以通过介入绝缘材料130和间隔物134与它们的配对栅极隔离。
尽管所有栅极106在附图中都图示为具有相同长度168的栅极金属110，但在一些实施例中，“最外的”栅极106（例如，在图4中图示的实施例的栅极106-1和106-3）可以具有比“内部”栅极106（例如，在图4中图示的实施例中的栅极106-2）的长度更大的长度168。这种较长的“外部”栅极106可以提供在其中可以形成量子点142的内部栅极106和栅极108下方的区域和掺杂区域140之间的空间分离，并且从而可以减少由掺杂区域140引起的对在栅极108和内部栅极106下方的势能景观的扰动。
如图4中所示，栅极106和108可以在x方向中沿鳍104交替布置。在量子点器件100的操作期间，可以将电压施加到栅极106/108以调整鳍104中的量子阱层（未示出）中的势能，以产生深度变化的量子阱，在其中可以形成量子点142。为了便于说明，在图4中用附图标记仅标记了一个量子点142，但5个在每个鳍104中被指示为虚线圆。图4中的量子点142的位置不意图指示量子点142的具体几何定位。间隔物134本身可以提供在量子阱层中在栅极106/108下方的量子阱之间的“无源”屏障，并且施加到栅极106/108中的不同栅极的电压可以调整量子阱层中在栅极106/108下方的势能；减小势能可以形成量子阱，而增大势能可形成量子屏障。
鳍104可以包含掺杂区域140，其可以用作用于量子点器件100的电荷载流子的储存器。例如，n型掺杂区域140可以为电子型量子点142供应电子，并且p型掺杂区域140可以为空穴型量子点142供应空穴。在一些实施例中，界面材料141可以被设置在掺杂区域140的表面，如所示。界面材料141可以促进导电触点（例如，如下面所讨论的导电通孔136）和掺杂区域140之间的电耦合。界面材料141可以是任何适合的金属-半导体欧姆触点材料；例如，在其中掺杂区域140包含硅的实施例中，界面材料141可以包含硅化镍、硅化铝、硅化钛、硅化钼、硅化钴、硅化钨或硅化铂（例如下面参考图23-24所讨论的）。在一些实施例中，界面材料141可以是非硅化物化合物，诸如氮化钛。在一些实施例中，界面材料141可以是金属（例如，铝、钨或铟）。
本文公开的量子点器件100可用于形成电子型或空穴型量子点142。注意，施加到栅极106/108以形成量子阱/屏障的电压的极性取决于在量子点器件100中使用的电荷载流子。在其中电荷载流子是电子（并且从而量子点142是电子型量子点）的实施例中，施加到栅极106/108的充足负电压可以增大栅极106/108下方的势垒，并且施加到栅极106/108的充足正电压可以减小栅极106/108下方的势垒（从而形成可以形成电子型量子点142的势阱）。在电荷载流子是空穴（并且从而量子点142是空穴型量子点）的实施例中，施加到栅极106/108的充足的正电压可以增加栅极106/108下方的势垒，并且施加到栅极106和108的充足的负电压可以减小栅极106/108下方的势垒（从而形成其中可以形成空穴型量子点142的势阱）。本文公开的量子点器件100可用于形成电子型或空穴型量子点。
可以单独将电压施加到每一个栅极106和108以调整在栅极106和108下方在量子阱层中的势能，并且从而控制在每一个栅极106和108下方的量子点142的形成。此外，在栅极106和108中的不同栅极下方的相对势能分布图允许量子点器件100调谐在邻近栅极下的量子点142之间的电势交互。例如，如果两个邻近量子点142（例如，栅极106下方的一个量子点142和栅极108下方的另一个量子点142）仅通过短势垒分离，则相比它们通过更高的势垒分离，两个量子点142可以更强烈地交互。由于可以通过调整相应栅极106/108上的电压来调整每个栅极106/108下方的势垒的高度/势阱的深度，因此可以调整邻近栅极106/108之间的电势差，并且从而调谐交互。
在一些应用中，栅极108可以被用作柱塞栅极以能够实现在栅极108下方形成量子点142，而栅极106可以被用作屏障栅极以调整在邻近栅极108下方形成的量子点142之间的势垒。在其它应用中，栅极108可以被用作屏障栅极，而栅极106用作柱塞栅极。在其它应用中，量子点142可以被形成在所有栅极106和108的下方，或者在栅极106和108的任何期望子集的下方。
导电通孔和线可以与栅极106/108进行接触并且接触到掺杂区域140，以使到栅极106/108和掺杂区域140的电连接能够在期望位置进行。如图3-4中所示，栅极106可以远离鳍104延伸，并且导电通孔120可以接触栅极106（并且在图4中以虚线绘制来指示它们的位置在附图平面后面）。导电通孔120可以延伸穿过硬掩模116和硬掩模118以接触栅极106的栅极金属110。栅极108可以远离鳍104延伸，并且导电通孔122可以接触栅极108（也在图4中以虚线绘制来指示它们的位置在附图平面后面）。导电通孔122可以延伸穿过硬掩模118以接触栅极108的栅极金属112。导电通孔136可以接触界面材料141，并且从而可以与掺杂区域140进行电接触。量子点器件100可以包含另外的导电通孔和/或线（未示出），以根据需要与栅极106/108和/或掺杂区域140进行电接触。包含在量子点器件100中的导电通孔和线可以包含任何适合的材料，诸如铜、钨（例如通过CVD沉积的）或超导体（例如，铝、锡、氮化钛、铌钛氮化物、钽、铌或其它铌化合物，诸如铌锡和铌锗）。
在操作期间，可以将偏置电压施加到掺杂区域140（例如，经由导电通孔136和界面材料141）以使电流流过掺杂区域140。当掺杂区域140掺杂有n型材料时，此电压可以是正的；当掺杂区域140掺杂有p型材料时，此电压可以是负的。此偏置电压的大小可以取任何适合的值（例如，在0.25伏特和2伏特之间）。
量子点器件100可以包含一个或多个磁线121。例如，图3-4中图示了接近于鳍104-1的单个磁线121。磁线121可以由导电材料形成，并且可以用于传导电流脉冲，电流脉冲生成磁场以影响可以在鳍104中形成的量子点142中的一个或多个量子点的自旋状态。在一些实施例中，磁线121可以传导脉冲以重置（或“加扰”）原子核和/或量子点自旋。在一些实施例中，磁线121可以传导脉冲以初始化处于具体自旋状态的量子点中的电子。在一些实施例中，磁线121可以传导电流以提供量子位的自旋可以耦合到的连续的振荡磁场。磁线121可以提供这些实施例的任何适合的组合，或任何其它适当的功能性。
在一些实施例中，磁线121可以由铜形成。在一些实施例中，磁线121可以由超导体（例如铝）形成。图3-4中图示的磁线121与鳍104不共面，并且与栅极106/108也不共面。在一些实施例中，磁线121可以与栅极106/108间隔开距离167。距离167可以采用任何适合的值（例如，基于磁场与量子点142的交互的期望强度）；在一些实施例中，距离167可以在25纳米和1微米之间（例如，在50纳米和200纳米之间）。
在一些实施例中，磁线121可以由磁性材料形成。例如，磁性材料（诸如钴）可以被沉积在绝缘材料130中的沟槽中，以在量子点器件100中提供永久磁场。
磁线121可以具有任何适合的尺寸。例如，磁线121可以具有在25纳米和100纳米之间的厚度169。磁线121可以具有在25纳米和100纳米之间的宽度171。在一些实施例中，磁线121的宽度171和厚度169可以分别等于用于提供电互连的量子点器件100（未示出）中的其它导电线的宽度和厚度，如本领域已知的。磁线121可具有可取决于将形成磁线121将与之交互的量子点142的栅极106/108的数量和尺寸的长度173。图3-4中图示的磁线121（和下面在图30-31中图示的磁线121）基本上是线性的，但不一定是这种情况；本文公开的磁线121可以采用任何适合的形状。导电通孔123可以接触磁线121。
导电通孔120、122、136和123可以通过绝缘材料130彼此电隔离。绝缘材料130可以是任何适合的材料，诸如层间电介质（ILD）。绝缘材料130的示例可以包含氧化硅、氮化硅、氧化铝、碳掺杂氧化物和/或氮氧化硅。如集成电路制造领域中已知的，导电通孔和线可以以迭代过程形成，其中结构层形成在彼此的顶上。在一些实施例中，导电通孔120/122/136/123在它们的最宽点处可具有20纳米或更大的宽度（例如，30纳米），并且具有80纳米或更大（例如，100纳米）的间距。在一些实施例中，包含在量子点器件100中的导电线（未示出）可以具有100纳米或更大的宽度以及100纳米或更大的间距。图3-4中所示的导电通孔的具体布置仅仅是说明性的，并且可以实现任何电布线布置。
如上所述，鳍104-1的结构可以与鳍104-2的结构相同；类似地，鳍104-1上的栅极106/108的构造可以与鳍104-2上的栅极106/108的构造相同。鳍104-1上的栅极106/108可以被平行鳍104-2上的对应栅极106/108镜像，并且绝缘材料130可以分离在不同鳍104-1和104-2上的栅极106/108。具体地说，在鳍104-1中（在栅极106/108下方）形成的量子点142可以在鳍104-2中（在对应的栅极106/108下方）具有配对量子点142。
本文公开的量子点器件100可以使用任何适合的技术制造。图5-29图示了按照各种实施例的图3-4的量子点器件100的制造中的各种示例阶段。尽管下面参考图5-29讨论的具体制造操作被图示为制造量子点器件100的具体实施例，但是这些操作可以应用于制造量子点器件100的许多不同实施例，如本文所讨论的。下面参考图5到图29讨论的任何元件可以采取上面讨论的（或本文以别的方式公开的）那些元件的任何实施例的形式。未参考图5到图29讨论在图4中图示的SET 704的制作，但是下面参考SET的多个不同实施例讨论了SET制作技术。这些SET制作技术可以以任何适合的方式与下面参考图5到图29讨论的操作集成。
图5图示了包含衬底144的组件200的横截面视图。衬底144可包含任何适合的一种或多种半导体材料。在一些实施例中，衬底144可以包含半导体材料。例如，衬底144可以包含硅（例如，可以由硅晶片形成）。
图6图示了在组件200（图5）的衬底144上提供量子阱叠层146之后的组件202的横截面视图。量子阱叠层146可以包含量子阱层（未示出），其中2DEG可以在量子点器件100的操作期间形成。下面参考图32-33讨论量子阱叠层146的各种实施例。
图7图示了在组件202（图6）中形成鳍104之后的组件204的横截面视图。鳍104可以从基102延伸，并且可通过图案化并且然后蚀刻组件202而在组件202中形成，如本领域中已知的。例如，干式和湿式蚀刻化学过程的组合可用于形成鳍104，并且适当的化学过程可取决于包含在组件202中的材料，如本领域中已知的。衬底144的至少一些可以被包含在基102中，并且量子阱叠层146的至少一些可以被包含在鳍104中。具体地说，量子阱叠层146的量子阱层（未示出）可以被包含在鳍104中。下面参考图34-40讨论其中量子阱叠层146和衬底144不同地包含在基102和鳍104中的示例布置。
图8图示了在向组件204（图7）提供绝缘材料128之后的组件206的横截面视图。任何适合的材料可以被用作绝缘材料128以将鳍104彼此电绝缘。如上所述，在一些实施例中，绝缘材料128可以是电介质材料，例如氧化硅。
图9图示了在使组件206（图8）平面化以移除鳍104上方的绝缘材料128之后的组件208的横截面视图。在一些实施例中，可以使用化学机械抛光（CMP）技术使组件206平面化。
图10是组件208的至少一部分的透视图，示出从基102延伸并通过绝缘材料128分离的鳍104。图5-9的横截面视图平行于图10的透视图的页面平面获取。图11是沿图10中的鳍104-1沿虚线获取的组件208的另一横截面视图。在图12-29中图示的横截面视图是沿与图11相同的横截面获取的。
图12是在组件208（图9-11）的鳍104上形成栅极叠层174之后的组件210的横截面视图。栅极叠层174可以包含栅极电介质114、栅极金属110和硬掩模116。硬掩模116可以由电绝缘材料（诸如氮化硅或碳掺杂氮化物）形成。
图13图示了在使组件210（图12）的硬掩模116图案化之后的组件212的横截面视图。施加到硬掩模116的图案可以对应于栅极106的位置，如下面所讨论的。可以通过施加抗蚀剂，使用光刻将抗蚀剂图案化，并且然后蚀刻硬掩模（使用干式蚀刻或任何适当的技术）来使硬掩模116图案化。
图14是在蚀刻组件212（图13）以移除未被图案化硬掩模116保护的栅极金属110以形成栅极106之后的组件214的横截面视图。在一些实施例中，如图14中所图示的，在蚀刻的栅极金属110被蚀刻掉之后，可以保留栅极电介质114；在其它实施例中，也可以在蚀刻栅极金属110期间蚀刻栅极电介质114。下面参考图50-53讨论此类实施例的示例。
图15是在组件214（图14）上提供间隔物材料132之后的组件216的横截面视图。间隔物材料132例如可以包含上面参考间隔物134讨论的任何材料，并且可以使用任何适合的技术沉积。例如，间隔物材料132可以是通过溅射沉积的氮化物材料（例如，氮化硅）。
图16是在蚀刻组件216（图15）的间隔物材料132、在栅极106的多侧上（例如，在硬掩模116和栅极金属110的多侧上）留下由间隔物材料132形成的间隔物134之后的组件218的横截面视图。间隔物材料132的蚀刻可以是各向异性蚀刻，“向下”蚀刻间隔物材料132以移除栅极106顶上和栅极106之间的一些区域中的间隔物材料132，而留下栅极106的多侧上的间隔物134。在一些实施例中，各向异性蚀刻可以是干式蚀刻。
图17是在组件218（图16）上提供栅极金属112之后的组件220的横截面视图。栅极金属112可以填充栅极106中的邻近栅极之间的区域，并且可以在栅极106的顶部之上延伸。
图18是在使组件220（图17）平面化以移除鳍106上方的绝缘材料112之后的组件222的横截面视图。在一些实施例中，可以使用CMP技术使组件220平面化。其中一些剩余栅极金属112可以填充栅极106中邻近栅极之间的区域，而剩余栅极金属112的其它部分150可以位于栅极106的“外侧”。
图19是在组件222（图18）的平面化表面上提供硬掩模118之后的组件224的横截面视图。硬掩模118可以由上面例如参考硬掩模116讨论的任何材料形成。
图20是在使组件224（图19）的硬掩模118图案化之后的组件226的横截面视图。施加到硬掩模118的图案可以在硬掩模116之上（和栅极106的栅极金属110之上，以及栅极108的位置之上）延伸（如图4中所图示的）。硬掩模118可以与硬掩模116不共面，如图20中所图示的。图20中图示的硬掩模118从而可以是在所有硬掩模116之上延伸的硬掩模118的公共连续部分。硬掩模118可以使用上面例如参考硬掩模116的图案化讨论的任何技术进行图案化。
图21是在蚀刻组件226（图20）以移除未被图案化硬掩模118保护的部分150以形成栅极108之后的组件228的横截面视图。如所示，硬掩模118的部分可以保留在硬掩模116的顶上。如所示，在组件226上执行的操作可以包含移除在鳍104上“暴露”的任何栅极电介质114。过量的栅极电介质114可以使用任何适合的技术（诸如化学蚀刻或硅轰击）移除。
图22是在对组件228（图21）的鳍104掺杂以在栅极106/108“外侧”的鳍104的部分中形成掺杂区域140之后的组件230的横截面视图。用于形成掺杂区域140的掺杂剂的类型可取决于期望的量子点的类型，如上面所讨论的。在一些实施例中，掺杂可以通过离子注入来执行。例如，当量子点142是电子型量子点142时，掺杂区域140可以通过磷、砷或另一种n型材料的离子注入来形成。当量子点142是空穴型量子点142时，掺杂区域140可以通过硼或另一种P型材料的离子注入来形成。激活掺杂剂并使它们进一步扩散到鳍104中的退火工艺可以在离子注入工艺之后进行。掺杂区域140的深度可以取任何适合的值；例如，在一些实施例中，掺杂区域140可以延伸到鳍104中达500埃和1000埃之间的深度115。
外部栅极106上的外部间隔物134可以提供掺杂边界，限制掺杂剂从掺杂区域140到栅极106/108下方区域中的扩散。如所示，掺杂区域140可以在邻近的外部间隔物134下方延伸。在一些实施例中，掺杂区域140可以延伸经过外部间隔物134和外部栅极106的栅极金属110下方，可以仅延伸到外部间隔物134和邻近栅极金属110之间的边界，或者可以终止在外部间隔物134下方，并且不到达外部间隔物134和邻近栅极金属110之间的边界。在一些实施例中，掺杂区域140的掺杂浓度可以在1017/cm3和1020/cm3之间。
图23是在组件230(图22)之上提供一层镍或其它材料143之后的组件232的横截面侧视图。可以使用任何适合的技术(例如电镀技术、化学气相沉积或原子层沉积)将镍或其它材料143沉积在组件230上。
图24是在对组件232(图23)退火以使材料143与掺杂区域140交互以形成界面材料141然后移除未反应的材料143之后的组件234的横截面侧视图。例如，当掺杂区域140包含硅并且材料143包含镍时，界面材料141可以是硅化镍。在上面参考图23讨论的操作中可以沉积除了镍之外的材料，以便形成其它界面材料141，例如包含钛、铝、钼、钴、钨或铂。更一般地，组件234的界面材料141可以包含本文参考界面材料141讨论的任何材料。
图25是在组件234（图24）上提供绝缘材料130之后的组件236的横截面视图。绝缘材料130可以采取上面讨论的任何形式。例如，绝缘材料130可以是电介质材料，例如氧化硅。可以使用任何适合的技术（诸如旋涂、化学气相沉积（CVD）或等离子体增强CVD（PECVD））在组件234上提供绝缘材料130。在一些实施例中，可以在沉积之后并且在进一步处理之前对绝缘材料130进行抛光。在一些实施例中，在组件236上提供的绝缘材料130的厚度131(如从硬掩模118所测量，如图25中所指示的)可以在50纳米和1.2微米之间(例如，在50纳米和300纳米之间)。
图26是在组件236(图25)的绝缘材料130中形成沟槽125之后的组件238的横截面视图。沟槽125可以使用任何期望的技术(例如，抗蚀剂图案化，之后蚀刻)形成，并且可以具有可以分别采取上面参考磁线121讨论的厚度169和宽度171的任何实施例的形式的深度和宽度。在一些实施例中，组件236可以被平面化以移除硬掩模116和118，然后在形成沟槽125之前，可以在平面化的表面上提供附加绝缘材料130；在此类实施例中，在量子点器件100中将不存在硬掩模116和118。
图27是在用导电材料填充组件238(图26)的沟槽125以形成磁线121之后的组件240的横截面视图。磁线121可以使用任何期望的技术(例如，电镀之后平面化，或半加工艺)形成，并且可以采取本文公开的任何实施例的形式。
图28是在组件240（图27）上提供附加绝缘材料130之后的组件242的横截面视图。在组件240上提供的绝缘材料130可以采取上面讨论的绝缘材料130的任何形式。
图29是在组件242(图28)中形成穿过绝缘材料130(以及硬掩模116和118)以接触栅极106的栅极金属110的导电通孔120、穿过绝缘材料130(和硬掩模118)以接触栅极108的栅极金属112的导电通孔122、穿过绝缘材料130以接触参杂区域140的界面材料141的导电通孔136以及穿过绝缘材料130以接触磁线121的导电通孔123之后的组件244的横截面视图。如果期望的话，可以使用常规互连技术在组件244中形成另外的导电通孔和/或线。所得到的组件244可以采取上面参考图3-4讨论的量子点器件100的形式。
在图3-4中图示的量子点器件100的实施例中，磁线121平行于鳍104的纵轴定向。在其它实施例中，磁线121可以不平行于鳍104的纵轴定向。例如，图30-31是具有多个磁线121的量子点器件100的实施例的各种横截面视图，每个磁线121都接近于鳍104并且垂直于鳍104的纵轴定向。除了定向之外，图30-31的实施例的磁线121可以采取上面讨论的磁线121的任何实施例的形式。图30-31的量子点器件100的其它元件可以采取本文讨论的那些元件中的任何元件的形式。上面参考图5-29讨论的制造操作可用于制造图30-31的量子点器件100。在图30-31中图示的量子点器件100还可以包含在栅极-检测器集群706中与栅极106/108一起布置的SET 704（未示出），如本文所讨论的。
尽管在图3-4中图示了单个磁线121，但是在量子点器件100的该实施例中可以包含多个磁线121(例如，平行于鳍104的纵轴的多个磁线121)。例如，图3-4的量子点器件100可以包含以与图示为接近于鳍104-1的磁线121对称的方式接近于鳍104-2的第二磁线121。在一些实施例中，多条磁线121可以被包含在量子点器件100中，并且这些磁线121可以彼此平行或不平行。例如，在一些实施例中，量子点器件100可以包含两个(或更多个)彼此垂直定向的磁线121(例如，像图3-4中图示的磁线那样定向的一个或多个磁线121以及像图30-31中图示的磁线那样定向的一个或多个磁线121)。
如上面所讨论的，量子点器件100的基102和鳍104可以由衬底144和设置在衬底144上的量子阱叠层146形成。量子阱叠层146可以包含量子阱层，其中2DEG可以在量子点器件100的操作期间形成。量子阱叠层146可以采取多种形式中的任何一种，其中几种形式在图32-33中图示。下面讨论的量子阱叠层146中的各种层可以在衬底144上生长（例如，使用外延工艺）。
图32是仅包含量子阱层152的量子阱叠层146的横截面视图。量子阱层152可以被设置在衬底144上（例如上面参考图6所讨论的），并且可以由这样的材料形成：使得在量子点器件100的操作期间，2DEG可以在接近于量子阱层152的上表面的量子阱层152中形成。栅极106/108的栅极电介质114可以被设置在量子阱层152的上表面上（例如上面参考图12所讨论的）。2DEG从而可以足够靠近SET 704，以便SET 704检测由2DEG引起的量子点142的量子态。在一些实施例中，图32的量子阱层152可以由本征硅形成，并且栅极电介质114可以由氧化硅形成；在这种布置中，在使用量子点器件100期间，2DEG可以在本征硅和氧化硅之间的界面处的本征硅中形成。其中图32的量子阱层152由本征硅形成的实施例可能对于电子型量子点器件100特别有利。在一些实施例中，图32的量子阱层152可以由本征锗形成，并且栅极电介质114可以由氧化锗形成；在这种布置中，在使用量子点器件100期间，2DEG可以在本征锗和氧化锗之间的界面处的本征锗中形成。这种实施例可能对于空穴型量子点器件100特别有利。在一些实施例中，量子阱层152可以是应变的，而在其它实施例中，量子阱层152可以不是应变的。图32的量子阱叠层146中的层的厚度（即，z-高度）可以采用任何适合的值。例如，在一些实施例中，量子阱层152（例如，本征硅或锗）的厚度可以在0.8微米和1.2微米之间。
图33是包含量子阱层152和屏障层154的量子阱叠层146的横截面视图。量子阱叠层146可以被设置在衬底144上（例如上面参考图6所讨论的），使得屏障层154被设置在量子阱层152和衬底144之间。屏障层154可以在量子阱层152和衬底144之间提供势垒。如上面所讨论的，图33的量子阱层152可以由这样的材料形成：使得在量子点器件100的操作期间，2DEG可以在接近于量子阱层152的上表面的量子阱层152中形成。例如，在其中衬底144由硅形成的一些实施例中，图33的量子阱层152可以由硅形成，并且屏障层154可以由硅锗形成。此硅锗的锗含量可以是20-80％（例如，30％）。在其中量子阱层152由锗形成的一些实施例中，屏障层154可以由硅锗（其中锗含量为20-80％（例如，70％））形成。图33的量子阱叠层146中的层的厚度（即，z-高度）可以采用任何适合的值。例如，在一些实施例中，屏障层154（例如，硅锗）的厚度可以在0纳米和400纳米之间。在一些实施例中，量子阱层152（例如，硅或锗）的厚度可以在5纳米和30纳米之间。
衬底144和量子阱叠层146可以分布在量子点器件100的基102和鳍104之间，如上面所讨论的。这种分布可以以多种方式中的任何方式发生。例如，图34-40图示了按照各种实施例的可以在量子点器件中使用的示例基/鳍布置158。
在图34的基/鳍布置158中，量子阱叠层146可以被包含在鳍104中，但不包含在基102中。衬底144可以被包含在基102中，但不包含在鳍104中。当在参考图6-7讨论的制造操作中使用图34的基/鳍布置158时，鳍蚀刻可以蚀刻穿过量子阱叠层146，并且当到达衬底144时停止。
在图35的基/鳍布置158中，量子阱叠层146可以被包含在鳍104中，以及基102的一部分中。衬底144也可以被包含在基102中，但不包含在鳍104中。当在参考图6-7讨论的制造操作中使用图35的基/鳍布置158时，鳍蚀刻可以部分蚀刻穿过量子阱叠层146，并且在到达衬底144之前停止。图36图示了图35的基/鳍布置158的具体实施例。在图36的实施例中，使用图33的量子阱叠层146；鳍104包含量子阱层152，而基102包含屏障层154和衬底144。
在图37的基/鳍布置158中，量子阱叠层146可以被包含在鳍104中，但不包含在基102中。衬底144可以部分包含在鳍104中，以及基102中。当在参考图6-7讨论的制造操作中使用图37的基/鳍布置158时，鳍蚀刻可以蚀刻穿过量子阱叠层146，并且在停止之前进入衬底144中。图38图示了图37的基/鳍布置158的具体实施例。在图38的实施例中，使用图33的量子阱叠层146；鳍104包含量子阱层146和部分衬底144，而基102包含剩余的衬底144。
尽管鳍104在许多前面的附图中图示为具有平行侧壁的大致矩形，但这只是为了便于图示，并且鳍104可以具有任何适合的形状(例如，对用于形成鳍104的制造工艺适当的形状)。例如，如图39的基/鳍布置158中所图示的，在一些实施例中，鳍104可以是逐渐变细的。在一些实施例中，鳍104可以对于在z高度上每100纳米在x宽度上逐渐变细3-10纳米(例如，对于在z高度上每100纳米在x宽度上变细5纳米)。当鳍104是逐渐变细的时，鳍104的较宽端可以是最靠近基102的那端，如图39所图示的。图40图示了图37的基/鳍布置158的具体实施例。在图40中，量子阱叠层146被包含在逐渐变细的鳍104中，而部分衬底144被包含在逐渐变细的鳍中，并且部分衬底144提供基102。
图41-43是按照各种实施例的量子点器件100的另一实施例的横截面视图。具体地说，图42图示了沿图41的截面A-A获取的量子点器件100（而图41图示了沿图42的截面C-C获取的量子点器件100），并且图43图示了沿图42的截面D-D获取的量子点器件100（而图42图示了沿图43的截面A-A获取的量子点器件100）。尽管图41指示在图42中图示的横截面是通过沟槽107-1获取的，但是通过沟槽107-2获取的类似横截面可以是相同的，并且从而图42的讨论一般参考“沟槽107”。图41和43的横截面视图可以是与图1的横截面视图类似的透视图。
量子点器件100可以包含设置在基102上的量子阱叠层146。绝缘材料128可以被设置在量子阱叠层146上方，并且绝缘材料128中的多个沟槽107可以朝向量子阱叠层146延伸。在图41-43中图示的实施例中，栅极电介质114可以被设置在量子阱叠层146和绝缘材料128之间，以便提供沟槽107的“底部”。图41-43种的量子点器件100的量子阱叠层146可以采取本文公开的任何量子阱叠层形式（例如，上面参考图32-33所讨论的）。图41-43的量子阱叠层146中的各种层可以在基102上生长（例如，使用外延工艺）。在图41-43的实施例中，量子阱叠层146可以提供量子点形成区域710，如上面参考图1和2所讨论的。
尽管在图41-43中仅示出两个沟槽107-1和107-2，但这仅仅是为了便于图示，并且在量子点器件100中可以包含多于两个沟槽107（例如，以行、矩形阵列或任何其它其它的布置）。如图41和图43中所图示的，在一些实施例中，多个沟槽107可以并行定向。
如上面参考图3-4所讨论的，在图41-43的量子点器件100中，量子阱层本身可以提供对量子阱叠层146中的量子点的z位置的几何约束。为了控制量子阱叠层146中的量子点的x位置和y位置，可以将电压施加到至少部分设置在量子阱叠层146上方的沟槽107中以调整在x方向和y方向中沿沟槽107的能量分布图，并且由此约束量子阱内的量子点的x位置和y位置（下面参考栅极106/108详细讨论）。沟槽107的尺寸可以采用任何适合的值。例如，在一些实施例中，沟槽107可各具有在10纳米和30纳米之间的宽度162。在一些实施例中，沟槽107可各具有在200纳米和400纳米之间（例如，在250纳米和350纳米之间，或等于300纳米）的深度164。绝缘材料128可以是电介质材料（例如层间电介质），诸如氧化硅。在一些实施例中，绝缘材料128可以是化学气相沉积（CVD）或可流动的CVD氧化物。在一些实施例中，沟槽107可间隔开在50纳米和500纳米之间的距离160。
可以在每一个沟槽107中至少部分地设置多个栅极。在图42中图示的实施例中，三个栅极106和两个栅极108被示为至少部分地分布在单个沟槽107中。这个具体数量的栅极仅仅是说明性的，并且可以使用任何适合数量的栅极。此外，如下面参考图66所讨论的，多组栅极（像图42中图示的栅极）可以被至少部分设置在沟槽107中。如上面参考图3和图4所讨论的，图41-43的实施例的栅极106和108可以提供栅极708（如上面参考图1和图2所讨论的），并且至少部分设置在公共沟槽107中的栅极106和108可以提供栅极组718（如上面参考图1和2所讨论的）。用于SET 704的示例位置（以及到这些SET 704的导电通路714的示例表示）在图41和43中用虚线描绘。
如图42中所示，栅极108-1可以被设置在栅极106-1和106-2之间，栅极108-2可以被设置在栅极106-2和106-3之间。每一个栅极106/108可以包含栅极电介质114；在图4中图示的实施例中，用于所有栅极106/108的栅极电介质114由设置在量子阱叠层146和绝缘材料128之间的栅极电介质材料公共层提供。在其它实施例中，用于每一个栅极106/108的栅极电介质114可以由栅极电介质114的单独部分提供。在一些实施例中，栅极电介质114可以是多层栅极电介质（例如，具有用于改进沟槽107和对应栅极金属之间的界面的多种材料）。栅极电介质114例如可以是氧化硅、氧化铝或高k电介质，诸如氧化铪。更一般地，栅极电介质114可以包含诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。在栅极电介质114中可使用的材料的示例可包含但不限于二氧化铪、铪硅氧化物、氧化镧、铝酸镧氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钛酸锶钡、钡钛氧化物、钛酸锶氧化物、氧化钇、氧化铝、氧化钽、钽硅氧化物、铅钪钽氧化物和铌锌酸铅。在一些实施例中，可以在栅极电介质114上执行退火工艺以改进栅极电介质114的质量。
每一个栅极106都可以包含栅极金属110和硬掩模116。硬掩模116可以由氮化硅、碳化硅或其它适合的材料形成。栅极金属110可以被设置在硬掩模116和栅极电介质114之间，并且栅极电介质114可以被设置在栅极金属110和量子阱叠层146之间。如图41中所示，在一些实施例中，栅极106的栅极金属110可以在绝缘材料128之上延伸，并进入绝缘材料128中的沟槽107中。为了便于说明，在图42中仅标记了硬掩模116的一部分。在一些实施例中，栅极金属110可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积沉积的），或铌钛氮化物。在一些实施例中，在量子点器件100中可以不存在硬掩模116（例如，可以在处理期间移除像硬掩模116那样的硬掩模，如下所述）。栅极金属110的多侧可以基本上平行，如图42中所示，并且绝缘间隔物134可以沿沟槽107的纵轴设置在栅极金属110和硬掩模116的多侧上。如图42中图示的，间隔物134可以越靠近量子阱叠层146越厚，并且越远离量子阱叠层146越薄。在一些实施例中，间隔物134可以具有凸起形状。间隔物134可以由任何适合的材料形成，诸如碳掺杂的氧化物、氮化硅、氧化硅或其它碳化物或氮化物（例如，碳化硅、掺杂有碳的氮化硅以及氮氧化硅）。栅极金属110可以是任何适合的金属，例如氮化钛。如图42中所图示的，在y方向中在栅极金属110和沟槽107的侧壁之间可以不设置间隔物材料。
每一个栅极108都可以包含栅极金属112和硬掩模118。硬掩模118可以由氮化硅、碳化硅或其它适合的材料形成。栅极金属112可以被设置在硬掩模118和栅极电介质114之间，并且栅极电介质114可以被设置在栅极金属112和量子阱叠层146之间。如图43中所示，在一些实施例中，栅极108的栅极金属112可以在绝缘材料128之上延伸，并进入绝缘材料128中的沟槽107中。在图42中图示的实施例中，硬掩模118可以在硬掩模116之上（并且在栅极106的栅极金属110之上）延伸，而在其它实施例中，硬掩模118可以不在栅极金属110之上延伸。在一些实施例中，栅极金属112可以是与栅极金属110不同的金属；在其它实施例中，栅极金属112和栅极金属110可以具有相同的材料成分。在一些实施例中，栅极金属112可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积沉积的），或铌钛氮化物。在一些实施例中，在量子点器件100中可以不存在硬掩模118（例如，可以在处理期间移除像硬掩模118那样的硬掩模，如下所述）。
栅极108-1可以在栅极106-1和栅极106-2的多侧上的接近间隔物134之间沿沟槽107的纵轴延伸，如图42所示。在一些实施例中，栅极108-1的栅极金属112可以在栅极106-1和栅极106-2的多侧上的间隔物134之间沿沟槽107的纵轴延伸。从而，栅极108-1的栅极金属112可以具有与间隔物134的形状基本互补的形状，如所示。类似地，栅极108-2可以在栅极106-2和栅极106-3的多侧上的接近间隔物134之间沿沟槽107的纵轴延伸。在其中栅极电介质114不是在栅极108和106之间公共共享的层而相反被单独沉积在间隔物134之间的沟槽107中的一些实施例中，栅极电介质114可以至少部分地向上延伸到间隔物134的多侧（并且在沟槽107的接近侧壁之上），并且栅极金属112可以在间隔物134上的栅极电介质114的各部分（以及沟槽107的接近侧壁）之间延伸。像栅极金属110的栅极金属112可以是任何适合的金属，诸如氮化钛。如图43中所图示的，在一些实施例中，在y方向中可以不在栅极金属112和沟槽107的侧壁之间设置间隔物材料；在其它实施例中，也可以在y方向中在栅极金属112和沟槽107的侧壁之间设置间隔物134。
栅极106/108的尺寸可以采用任何适合的值。例如，在一些实施例中，沟槽107中的栅极金属110的z高度166可以在225纳米和375纳米之间（例如，近似300纳米）；栅极金属112的z高度可以在相同的范围中。沟槽107中的栅极金属110的此z高度166可以表示绝缘材料128的z高度（例如，在200纳米和300纳米之间）和绝缘材料128顶部上的栅极金属110的厚度（例如，在25纳米和75纳米之间，或大致50纳米）之和。在像图41-43中图示的实施例的实施例中，栅极金属112的z高度175可以大于栅极金属110的z高度166。在一些实施例中，栅极金属110的长度168（即，在x方向中）可以在20纳米和40纳米之间（例如，30纳米）。尽管所有栅极106在附图中都图示为具有相同长度168的栅极金属110，但在一些实施例中，“最外的”栅极106（例如，在图42中图示的实施例的栅极106-1和106-3）可以具有比“内部”栅极106（例如，在图42中图示的实施例中的栅极106-2）的长度更大的长度168。这种较长的“外部”栅极106可以提供在其中可以形成量子点142的内部栅极106和栅极108下方的区域和掺杂区域140之间的空间分离，并且从而可以降低由掺杂区域140引起的对在栅极108和内部栅极106下方的势能景观的扰动。
在一些实施例中，栅极106中的邻近栅极之间的距离170（例如，如图42中所图示的，从一个栅极106的栅极金属110到邻近栅极106的栅极金属110在x方向中所测量的）可以在40纳米和100纳米之间（例如，50纳米）。在一些实施例中，间隔物134的厚度172可以在1纳米和10纳米之间（例如，在3纳米和5纳米之间，在4纳米和6纳米之间，或在4纳米和7纳米之间）。栅极金属112的长度（即，在x方向中）可以取决于栅极106和间隔物134的尺寸，如图42中所图示的。如图41和43中所指示的，一个沟槽107中的栅极106/108可以在绝缘材料128之上在该沟槽107和邻近沟槽107之间延伸，但是可以通过介入绝缘材料130和间隔物134与它们的配对栅极隔离。
如图42中所示，栅极106和108可以在x方向中交替布置。在量子点器件100的操作期间，可以将电压施加到栅极106/108以调整量子阱叠层146中的势能，以产生其中量子点142可以形成的深度变化的量子阱，如上面参考图3-4的量子点器件100所讨论的。为了便于图示，在图42中用附图标记仅标记了一个量子点142，但5个在每个沟槽107下面指示为虚线圆。
按照上面讨论的任何实施例，图41-43的量子点器件100的量子阱叠层146可以包含掺杂区域140，其可以用作用于量子点器件100的电荷载流子的储存器。参考图41-43讨论的量子点器件100可以用于形成电子型或空穴型量子点142，如上面参考图3-4所讨论的。
导电通孔和线可以与图41-43的量子点器件100的栅极106/108进行接触并且接触到掺杂区域140，以使到栅极106/108和掺杂区域140的电连接能够在期望位置进行。如图41-43中所示，栅极106可以远离量子阱叠层146“垂直”和“水平”延伸，并且导电通孔120可以接触栅极106（并且在图42中用虚线绘制以指示它们的位置在附图平面后面）。导电通孔120可以延伸穿过硬掩模116和硬掩模118以接触栅极106的栅极金属110。栅极108可以类似地远离量子阱叠层146延伸，并且导电通孔122可以接触栅极108（也在图42中以虚线绘制来指示它们的位置在附图平面后面）。导电通孔122可以延伸穿过硬掩模118以接触栅极108的栅极金属112。导电通孔136可以接触界面材料141，并且从而可以与掺杂区域140进行电接触。图41-43的量子点器件100可以包含另外的导电通孔和/或线（未示出），以根据需要与栅极106/108和/或掺杂区域140进行电接触。包含在量子点器件100中的导电通孔和线可以包含任何适合的材料，诸如铜、钨（例如通过CVD沉积的）或超导体（例如，铝、锡、氮化钛、铌钛氮化物、钽、铌或其它铌化合物，诸如铌锡和铌锗）。
在一些实施例中，图41-43的量子点器件100可以包含一个或多个磁线121。例如，图42-43中图示了接近于沟槽107-1的单个磁线121。图41-43的量子点器件的（一个或多个）磁线121可以采取本文讨论的磁线121的任何实施例的形式。例如，磁线121可以由导电材料形成，并且可以用于传导电流脉冲，电流脉冲生成磁场以影响可以在量子阱叠层146中形成的其中一个或多个量子点142的自旋状态。在一些实施例中，磁线121可以传导脉冲以重置（或“加扰”）原子核和/或量子点自旋。在一些实施例中，磁线121可以传导脉冲以初始化处于具体自旋状态的量子点中的电子。在一些实施例中，磁线121可以传导电流以提供量子位的自旋可以耦合到的连续的振荡磁场。磁线121可以提供这些实施例的任何适合的组合，或任何其它适当的功能性。
在一些实施例中，图41-43的磁线121可以由铜形成。在一些实施例中，磁线121可以由超导体（例如铝）形成。图41-43中图示的磁线121与沟槽107不共面，并且与栅极106/108也不共面。在一些实施例中，磁线121可以与栅极106/108间隔开距离167。距离167可以采用任何适合的值（例如，基于磁场与具体量子点142的交互的期望强度）；在一些实施例中，距离167可以在25纳米和1微米之间（例如，在50纳米个200纳米之间）。
在一些实施例中，图41-43的磁线121可以由磁性材料形成。例如，磁性材料（诸如钴）可以被沉积在绝缘材料130中的沟槽中，以在量子点器件100中提供永久磁场。
图41-43的磁线121可以具有任何适合的尺寸。例如，磁线121可以具在有25纳米和100纳米之间的厚度169。磁线121可以具有在25纳米和100纳米之间的宽度171。在一些实施例中，磁线121的宽度171和厚度169可以分别等于用于提供电互连的量子点器件100（未示出）中的其它导电线的宽度和厚度，如本领域已知的。磁线121可具有可取决于将形成磁线121将与之交互的量子点142的栅极106/108的数量和尺寸的长度173。图41-43中图示的磁线121基本上是线性的，但不一定是这种情况；本文公开的磁线121可以采用任何适合的形状。导电通孔123可以接触磁线121。
导电通孔120、122、136和123可以通过绝缘材料130彼此电隔离，所有这些都可以采取上面参考图3-4讨论的任何形式。图41-43中所示的导电通孔的具体布置仅仅是说明性的，并且可以实现任何电布线布置。
如上面所讨论的，沟槽107-1的结构可以与沟槽107-2的结构相同；类似地，沟槽107-1中和周围的栅极106/108的构造可以与沟槽107-2中和周围的栅极106/108的构造相同。与沟槽107-1关联的栅极106/108可以被与平行沟槽107-2关联的对应栅极106/108镜像，并且绝缘材料130可以分离与不同沟槽107-1和107-2关联的栅极106/108。
本文公开的量子点器件100可以使用任何适合的技术制造。在一些实施例中，图41-43的量子点器件100的制造可以如上面参考图5-6所描述的开始；然而，代替在组件202的量子阱叠层146中形成鳍104，制造可以如图44-65中所图示的继续进行（并在下面描述）。尽管下面参考图44-65讨论的具体制造操作被图示为制造量子点器件100的具体实施例，但是这些操作可以应用于制造量子点器件100的许多不同实施例，如本文所讨论的。下面参考图44-65讨论的任何元件可以采取上面讨论的（或本文以别的方式公开的）那些元件的任何实施例的形式。未参考图44-65讨论在图41和43中图示的SET 704的制作，但是下面参考SET的多个不同实施例讨论了SET制作技术。这些SET制作技术可以以任何适合的方式与下面参考图44-65讨论的操作集成。
图44是在组件202（图6）的量子阱叠层146上提供一层栅极电介质114之后的组件1204的横截面视图。在一些实施例中，可以通过原子层沉积（ALD）或任何其它适合的技术来提供栅极电介质114。
图45是在组件1204（图44）上提供绝缘材料128之后的组件1206的横截面视图。任何适合的材料可以被用作绝缘材料128以将沟槽107彼此电绝缘，如上面所讨论的。如上所述，在一些实施例中，绝缘材料128可以是电介质材料，例如氧化硅。在一些实施例中，在沉积绝缘材料128之前，可以不在量子阱叠层146上提供栅极电介质114；相反，可以直接在量子阱叠层146上提供绝缘材料128，并且可以在形成沟槽107之后在绝缘材料128的沟槽107中提供栅极电介质114（如下面参考图46和图54-59所讨论的）。
图46是在组件1206(图45)的绝缘材料128中形成沟槽107之后的组件1208的横截面视图。沟槽107可以向下延伸到栅极电介质114，并且可以在组件1206中通过使用本领域已知的任何适合的常规光刻工艺图案化并且然后蚀刻组件1206而形成。例如，可以在绝缘材料128上提供硬掩模，并且可以在硬掩模上提供光致抗蚀剂；可以图案化光致抗蚀剂以标识其中要形成沟槽107的区域，可以按照图案化的光致抗蚀剂蚀刻硬掩模，并且可以按照蚀刻的硬掩模蚀刻绝缘材料128（此后可以移除剩余的硬掩模和光致抗蚀剂）。在一些实施例中，干式和湿式蚀刻化学过程的组合可用于在绝缘材料128中形成沟槽107，并且适当的化学过程可取决于包含在组件1208中的材料，如本领域中已知的。尽管图46（以及其它附图）中图示的沟槽107被示出为具有基本上平行的侧壁，但在一些实施例中，沟槽107可以是逐渐变细的，朝向量子阱叠层146变窄。图47是穿过沟槽107沿图46的截面A-A获取的组件1208的视图（而图46图示了沿图47的截面D-D获取的组件1208）。图48-51保持图47的透视图。
如上所述，在一些实施例中，可以在沟槽107中提供栅极电介质114（而不是在最初沉积绝缘材料128之前，如上面参考图44所讨论的）。例如，可以以下面参考图78讨论的方式（例如，使用ALD）在沟槽107中提供栅极电介质114。在这种实施例中，栅极电介质114可以设置在沟槽107的底部，并且向上延伸到沟槽107的侧壁上。
图48是在组件1208（图46-47）上提供栅极金属110和硬掩模116之后的组件1210的横截面视图。硬掩模116可以由电绝缘材料（诸如氮化硅或碳掺杂氮化物）形成。组件1210的栅极金属110可以填充沟槽107，并且在绝缘材料128之上延伸。
图49图示了在使组件1210（图48）的硬掩模116图案化之后的组件1212的横截面视图。施加到硬掩模116的图案可以对应于栅极106的位置，如下面所讨论的。可以通过施加抗蚀剂，使用光刻将抗蚀剂图案化，并且然后蚀刻硬掩模（使用干式蚀刻或任何适当的技术）来使硬掩模116图案化。
图50是在蚀刻组件1212（图49）以移除未被图案化硬掩模116保护的栅极金属110以形成栅极106之后的组件1214的横截面视图。栅极金属110的蚀刻可以形成与具体沟槽107关联的多个栅极106（例如，如图42中所图示的），并且还分离对应于与不同沟槽107关联的栅极106的栅极金属110的各部分（例如，如图41和43中所图示的）。在一些实施例中，如图50中所图示的，在蚀刻的栅极金属110被蚀刻掉之后，可以在量子阱叠层146上保留栅极电介质114；在其它实施例中，也可以在蚀刻栅极金属110期间蚀刻栅极电介质114。
图51是在组件1214（图50）上提供间隔物材料132之后的组件1216的横截面视图。图52是穿过邻近栅极106之间区域的沿图51的截面D-D获取的组件1216的视图（而图51图示了沿图52的截面A-A、沿沟槽107获取的组件1216）。间隔物材料132例如可以包含上面参考间隔物134讨论的任何材料，并且可以使用任何适合的技术沉积。例如，间隔物材料132可以是通过化学气相沉积（CVD）或原子层沉积（ALD）沉积的氮化物材料（例如，氮化硅）。如图51和52中所图示的，间隔件材料132可以保形地沉积在组件1214上。
图53是在组件1216（图51和52）上提供封盖材料133之后的组件1218的横截面视图。图54是穿过邻近栅极106之间区域的沿图53的截面D-D获取的组件1218的视图（而图53图示了沿图54的截面A-A、沿沟槽107获取的组件1218）。封盖材料133可以是任何适合的材料；例如，封盖材料133可以是通过CVD或ALD沉积的氧化硅。如图53和54中所图示的，封盖材料133可以保形地沉积在组件1216上。
图55是在组件1218（图53和54）上提供牺牲材料135之后的组件1220的横截面视图。图56是穿过邻近栅极106之间区域的沿图55的截面D-D获取的组件1220的视图（而图55图示了穿过沟槽107沿图56的截面A-A获取的组件1220）。牺牲材料135可以被沉积在组件1218上以完全覆盖封盖材料133，然后牺牲材料135可以凹陷以暴露封盖材料133的部分137。具体地说，设置在栅极金属110上的硬掩模116附近的封盖材料133的部分137可以不被牺牲材料135覆盖。如图56中所图示的，设置在邻近栅极106之间区域中的所有封盖材料133可以被牺牲材料135覆盖。牺牲材料135的凹陷可以通过任何蚀刻技术（诸如干式蚀刻）实现。牺牲材料135可以是任何适合的材料，诸如底部抗反射涂层（BARC）。
图57是在处置组件1220（图55和56）的封盖材料133的暴露部分137以相对于封盖材料133的其余部分改变暴露部分137的蚀刻特性之后的组件1222的横截面视图。图58是穿过邻近栅极106之间区域的沿图57的截面D-D获取的组件1222的视图（而图57图示了穿过沟槽107的沿图58的截面A-A获取的组件1222）。在一些实施例中，这种处置可以包含执行高剂量离子注入，其中注入剂量足够高以引起部分137中的成分改变，并实现蚀刻特性中的期望改变。
图59是在移除组件1222（图57和58）的牺牲材料135和未暴露的封盖材料133之后的组件1224的横截面视图。图60是穿过邻近栅极106之间区域的沿图59的截面D-D获取的组件1224的视图（而图59图示了穿过沟槽107沿图60的截面A-A获取的组件1224）。可以使用任何适合的技术（例如，通过灰化，之后是清洁步骤）移除牺牲材料135，并且可以使用任何适合的技术（例如，通过蚀刻）移除未处置的封盖材料133。在其中通过离子注入处置封盖材料133的实施例中（例如，如上面参考图57和58所讨论的），在移除未处置的封盖材料133之前，可以执行高温退火以将注入的离子结合在封盖材料133的部分137中。组件1224中的剩余已处置的封盖材料133可以提供接近于栅极106的“顶部”设置的并且在设置在栅极106的多“侧”上的间隔物材料132之上延伸的封盖结构145。
图61是有向地蚀刻未被封盖结构145保护的组件1224（图59和60）的间隔物材料132、在栅极106的多侧和顶部上（例如，在栅极金属110和硬掩模116的多侧和顶部上）留下间隔物材料132之后的组件1226的横截面视图。图62是穿过邻近栅极106之间区域的沿图61的截面D-D获取的组件1226的视图（而图61图示了穿过沟槽107沿图62的截面A-A获取的组件1226）。间隔物材料132的蚀刻可以是各向异性蚀刻，“向下”蚀刻间隔物材料132以移除栅极106之间的其中一些区域中的间隔物材料132（如图61和62中所图示的），而留下栅极106的多侧和顶部上的间隔物材料135。在一些实施例中，各向异性蚀刻可以是干式蚀刻。图63-65保持图61的横截面透视图。
图63是在从组件1226（图61和62）移除封盖结构145之后的组件1228的横截面视图。可以使用任何适合的技术（例如，湿式蚀刻）移除封盖结构145。在组件1228中保留的间隔物材料132可以包含设置在栅极106的多侧上的间隔物134，以及设置在栅极106的顶部上的部分139。
图64是在组件1228（图63）上提供栅极金属112之后的组件1230的横截面视图。栅极金属112可以填充栅极106中的邻近栅极之间的区域，并且在栅极106的顶部之上和间隔物材料部分139之上延伸。组件1230的栅极金属112可以填充沟槽107（在栅极106之间），并且在绝缘材料128之上延伸。
图65是在使组件1230（图17）平面化以移除栅极106上方的栅极金属112以及移除硬掩模116上方的间隔物材料部分139之后的组件1232的横截面视图。在一些实施例中，可以使用化学机械抛光（CMP）技术使组件1230平面化。在一些实施例中，组件1230的平面化还可以移除其中一些硬掩模116。其中一些剩余栅极金属112可以填充栅极106的邻近栅极之间的区域，而剩余栅极金属112的其它部分150可以位于栅极106的“外侧”。可以基本上如上面参考图19-29所讨论的进一步处理组件1232，以形成图41-43的量子点器件100。
在图41-43中图示的量子点器件100的实施例中，磁线121平行于沟槽107的纵轴定向。在其它实施例中，图41-43的量子点器件100的磁线121可以不平行于沟槽107的纵轴定向；例如，可以使用上面参考图30-31讨论的任何磁线布置。
尽管在图41-43中图示了单个磁线121，但是在量子点器件100的该实施例中可以包含多个磁线121(例如，平行于沟槽107的纵轴的多个磁线121)。例如，图41-43的量子点器件100可以包含以与图示为接近于沟槽107-1的磁线121对称的方式接近于沟槽107-2的第二磁线121。在一些实施例中，多条磁线121可以被包含在量子点器件100中，并且这些磁线121可以彼此平行或不平行。例如，在一些实施例中，量子点器件100可以包含彼此垂直定向的两个（或更多个）磁线121。
如上面所讨论的，在图41-43（和图44-65）中图示的实施例中，在y方向中在栅极金属112和沟槽107的接近侧壁之间可能没有任何实质的间隔物材料。在其它实施例中，间隔物134也可以在y方向中设置在栅极金属112和沟槽107的侧壁之间。为了制造此类量子点器件100，可以不执行上面参考图53-62讨论的操作；相反，可以各向异性地蚀刻图51和52的组件1216的间隔物材料132（如参考图61和62所讨论的），以在栅极106的多侧上和沟槽107的侧壁上形成间隔物134。可以如上面参考图64-65（或本文讨论的其它实施例）所讨论的进一步处理组件1256，以形成量子点器件100。
如上所述，单个沟槽107可以包含多组栅极106/108，沿沟槽通过掺杂区域140间隔开。图66是按照各种实施例的具有至少部分地设置在量子阱叠层146上方的单个沟槽107中的多组栅极180的此类量子点器件100的示例的横截面视图。每一个组180可以包含可采取本文讨论的栅极106/108的任何实施例的形式的栅极106/108（为了便于图示，未在图66中标记）。掺杂区域140（及其界面材料141）可以设置在两个邻近组180（在图66中标记为组180-1和组180-2）之间，并且可以提供用于两个组180的公共储存器。在一些实施例中，此“公共”掺杂区域140可以通过单个导电通孔136电接触。图66中图示的具体数量的栅极106/108和具体数量的组180仅是说明性的，并且沟槽107可以包含布置在任何适合数量的组180中的任何适合数量的栅极106/108。如上参考图1和2所讨论的，每一个组180都可以充当栅极组718，并且图66的量子点器件100还可以包含在栅极-检测器集群706中与组180一起布置的SET 704(未示出)。图66的量子点器件100还可以包含按期望所布置的一个或多个磁线121。类似地，在其中包含鳍的量子点器件100的实施例中，单个鳍104可以包含沿鳍间隔开的多组栅极106/108。
如上面参考图41-43所讨论的，在其中栅极电介质114不是在栅极108和106之间公共共享的层而是相反被单独沉积在间隔物134之间的沟槽107上的一些实施例中，栅极电介质114可以至少部分地向上延伸到间隔物134的多侧，并且栅极金属112可以在间隔物134上的栅极电介质114的各部分之间延伸。
在一些实施例中，类似的技术可用于使用对在图64-65中图示的制造步骤的备选制造步骤来形成栅极108。例如，绝缘材料130可以被沉积在组件1228(图63)上，绝缘材料130可以被“打开”以暴露其中要设置栅极108的区域，栅极电介质114和栅极金属112的层可以被沉积在此结构上以填充开口，所得到的结构可以被抛光回去，以移除过量的栅极电介质114和栅极金属112(例如，如上面参考图65所讨论的)，在最外部栅极106的多侧的绝缘材料130可以被打开以暴露量子阱叠层147，暴露的量子阱叠层147可以被掺杂并提供有界面材料141(例如，如上面参考图23-24所讨论的)，并且开口可以用绝缘材料130填充回以形成像图25的组件236那样的组件。可以如本文所描述的执行进一步处理。
任何适合的SET 704可以被包含在量子点器件100的栅极-检测器集群706中，如本文所公开的。图67、80、85和89图示了包含一个或多个SET的SET器件500的各种示例；参考任何SET器件500讨论的任何SET可以被用作本文公开的任何量子点器件100中的栅极-检测器集群706中的SET 704。
图67提供SET器件500的第一实施例的各种视图。具体地说，图67A是SET器件500通过图67C、67E和67F的截面A-A的横截面视图；图67B是SET器件500通过图67C、67E和67F的截面B-B的横截面视图；图67C是SET器件500通过图67A、67B、67D和67F的截面C-C的横截面视图；图67D是SET器件500朝向截面A-A的侧视图，其中移除了绝缘体510；图67E是SET器件500从栅电极506朝向截面C-C的侧视图，其中移除了绝缘体510；以及图67F是SET器件500的顶视图，其中移除了绝缘体510。
如图67中所图示的，SET器件500可以包含源极/漏极(S/D)结构581，其包含设置在衬底502上的两个S/D支撑件514。衬底502可以采取本文公开的任何量子点形成区域710的形式。S/D结构581还可以包含设置在S/D支撑件514的侧面562上的S/D电极504；在图67的实施例中，在S/D支撑件514的相对侧面564上可以不设置电极。两个S/D支撑件514和两个S/D电极504可以通过介入电介质508和岛512被间隔开。具体地说，SET器件500可以包含两个隧道结(TJ)570，每个由“夹”在S/D电极504和岛512之间的电介质508的一部分形成。S/D结构581可以包含S/D支撑件514、电介质508、S/D电极504和岛512。
电介质508可以向上延伸到S/D支撑件514的侧壁572和S/D电极504的侧壁574。在一些实施例中，电介质508可以沿衬底502在S/D支撑件514和S/D电极504之间延伸，使得电介质508的一部分设置在岛512和衬底502之间。电介质508还可以向上延伸到绝缘体510的侧壁576，如所示。在一些实施例中，电介质508可以具有在0.5纳米和5纳米之间(例如1纳米)的基本上均匀的厚度524。
岛512可以被设置在由电介质508形成的“箱”的底部。在一些实施例中，岛512的顶面578可以从S/D支撑件514的顶面580凹回；在一些此类实施例中，绝缘体510的一部分可以被设置在由电介质508形成的“箱”中，使得岛512被设置在绝缘体510的这部分和衬底502之间。在一些实施例中，岛512可以具有在5纳米和30纳米之间(例如10纳米)的厚度588。
SET器件500还可以包含栅极结构583。栅极结构583可以包含设置在衬底502上的支撑件516。栅极结构583还可以包含设置在栅极支撑件516的侧面568上的栅电极506；在图67的实施例中，在栅极支撑件516的相对侧面566上可以不设置电极。S/D电极504、电介质508、岛512和栅电极506可以一起提供SET。
在使用本文公开的SET器件500期间，可以将电压施加在S/D电极504两端并施加到栅电极506，以为载流子(例如电子)提供电势来隧穿通过TJ 570进出岛512。具体地说，栅电极506可以电容性耦合到岛512，并且从而栅电极506的电势可以用于调谐岛512的电势。因为载流子(例如，电子)经由隧穿进入岛512，因此载流子进入岛512的流动是离散现象，并且可以通过在任何给定时间占据岛512的载流子数量进行表征。岛512的电导(从而还有SET器件500的电导)可以响应于接近于岛512的电荷而改变，并且该电导的改变率可以是栅电极506上的电压的函数。从而，当SET器件500要被用作电荷检测器时(并且从而当存在电荷时期望电导的大改变)，栅电极506上的电压可以被设定成与SET器件500的偏置-电导曲线的陡峭斜率对应的偏置电平。在一些实施例中，SET器件500可以被用作量子计算设定中的电荷检测器，以检测接近量子位的状态(例如，以检测在接近量子阱中俘获的电子的自旋状态)。
在一些实施例中，本文公开的SET器件500本身可以被用作量子计算装置中的量子位。例如，电子可以被限定在岛512中，并且电子的自旋可以被用作用于量子计算的量子位。从而，本文公开的任何SET器件500可以在计算装置中用于检测基于自旋的量子位的状态、提供基于自旋的量子位、或者两者都有。
在一些实施例中，S/D电极504的顶面582可以从S/D支撑件514的顶面580凹回。类似地，在一些实施例中，栅电极506的顶面584可以从栅极支撑件516的顶面586凹回。在一些实施例中，栅电极506和S/D电极504可以具有相同的高度526。在其它实施例中，栅电极506和S/D电极504可以具有不同的高度。一般而言，栅电极506和/或S/D电极504的高度526可以在5纳米和15纳米之间(例如，10纳米)。在一些实施例中，S/D支撑件514和栅极支撑件516可以具有相同的高度522。在其它实施例中，S/D支撑件514和栅极支撑件516可以具有不同的高度。一般而言，栅极支撑件516和/或S/D支撑件514的高度522可以在20纳米和100纳米之间(例如，在30纳米和80纳米之间，或者大致等于50纳米)。在一些实施例中，S/D支撑件514和栅极支撑件516可以具有相同的宽度518。在其它实施例中，S/D支撑件514和栅极支撑件516具有不同的宽度。一般而言，S/D支撑件514和/或栅极支撑件516的宽度518可以在20纳米和100纳米之间(例如，40纳米)。
S/D电极504可以具有在1纳米和10纳米之间(例如，5纳米)的宽度590。较小的S/D电极504可适合于较高的温度(例如，室温)操作；例如，宽度590可以在1纳米和5纳米之间(例如，2纳米)。在一些实施例中，栅电极506的宽度520可以与S/D电极504的宽度590相同。在一些实施例中，栅电极506的宽度520可以与S/D电极504的宽度590不同。一般而言，栅电极506的宽度520可以采取本文参考S/D电极504的宽度590讨论的任何实施例的形式。在一些实施例中，如图67A中所示，S/D电极504和栅极支撑件516的间隔587可以在80纳米和200纳米之间(例如，100纳米)。
如图67中所图示的，在一些实施例中，电介质508可以横向延伸超过两个S/D支撑件514之间的区域(例如，以由箭头511指示的尺寸)。电介质508还可以横向延伸超过两个S/D电极504之间的区域。类似地，在一些实施例中，岛512可以横向延伸超过两个S/D支撑件514之间的区域，并且岛512可以横向延伸超过两个S/D电极504之间的区域。在一些实施例中，电介质508的脚印可以具有在25纳米和105纳米之间(例如，在40纳米和50纳米之间)的横向尺寸530(在S/D电极504之间的轴的方向中)。在一些实施例中，岛512可以具有在25纳米和100纳米之间(例如，40纳米)的横向尺寸585(在S/D电极504之间的轴的方向中)。在一些实施例中，电介质508可以具有在25纳米和100纳米之间(例如，40纳米)的横向尺寸528(垂直于S/D电极504之间的轴)。
一般而言，当SET的自电容是主导电容时，岛512越小，本文公开的任何SET器件500对于给定温度的电荷敏感度越好。具体地说，SET器件500可以具有关联的充电能量，代表响应于接近电荷的电导改变率；较大的充电能量表示对接近电荷的较大敏感度。充电能量可以与岛512的自电容成反比，并且岛的自电容可以与岛512的大小成比例。随着SET器件500的环境温度升高(例如，到室温)，SET器件500的敏感度通常受到损害。较大的充电能量可以帮助SET器件500实现在较高温度(例如，室温)的足够敏感度，并且从而当岛512的自电容是主导电容时，较小的岛512在要在这些较高温度操作的SET器件500中可以是有利的。
任何适合的材料可以被用在图67中的SET器件500中。S/D支撑件514和栅极支撑件516可以是提供机械支撑件的“虚设”结构，S/D电极504和栅电极506可以分别靠着机械支撑件形成。在一些实施例中，S/D支撑件514和栅极支撑件516可以由绝缘材料（诸如氧化物）形成。S/D电极504和栅电极506可以由任何适合的导电材料（诸如金属）形成。在一些实施例中，S/D电极504和栅电极506可以由贵金属形成，其可以在制造期间提供对腐蚀的有利阻抗，并且由此促进TJ 570的可靠构造(由于没有氧化物干扰)。
绝缘体510可以是适合的电介质材料，诸如任何层间电介质(ILD)材料。电介质508可以是氧化硅、碳掺杂氧化物或任何适合的低k电介质材料。在各种实施例中，岛512可以是半导体材料(例如硅)或金属(例如贵金属，诸如铜)。
尽管在图67中图示了单个SET器件500，但是器件可以包含SET器件500的阵列(例如，通过将图67F中图示的SET器件500平铺在一维或二维阵列中，使S/D结构581和栅极结构583交替)。
可以使用任何适合的工艺来制造图67的SET器件500。例如，图68-79描绘了用于制造图67的SET器件500的示例工艺中的阶段的各种横截面视图。图68-79中图示的阶段的各种部件的材料和尺寸可以采取本文讨论的任何实施例的形式。在图68-79中，“A”子图表示通过截面A-A的横截面视图(类似于图67A)，“B”子图表示通过截面B-B的横截面视图(类似于图67B)，并且“C”子图表示通过截面C-C的横截面视图(类似于图67C)。
图68描绘了包含衬底502的组件602。衬底502可以采取上面参考图67讨论的任何形式；例如，衬底502可以是量子点形成区域710。
图69描绘了在组件604(图68)的衬底502上提供支撑件材料592和栅极支撑件516之后的组件604。在一些实施例中，支撑件材料592和栅极支撑件516可各被基本上成形为矩形固体。支撑件材料592和栅极支撑件516可各采取从衬底502延伸的“鳍”的形式，并且可以使用任何适合的技术形成。例如，在一些实施例中，绝缘材料可被毯式沉积在衬底502上，并且被图案化以形成支撑件材料592和栅极支撑516。在其它实施例中，可以在衬底502上毯式沉积牺牲材料，可以在牺牲材料中形成沟槽直到衬底502，可以用绝缘材料填充沟槽以形成支撑件材料592和栅极支撑件516，并且然后可以移除牺牲材料。这些实施例只是示例，并且可以使用任何期望的技术在衬底502上形成支撑件材料592和栅极支撑件516。
图70描绘了在组件604（图69）上沉积导电材料532之后的组件606。在一些实施例中，导电材料532可以在组件604上保形地沉积到期望的厚度，导电材料532在支撑件材料592和栅极支撑件516以及暴露的衬底502之上延伸。导电材料532的厚度可以基本上等于宽度590和宽度520，如上面讨论的。这种保形沉积例如可以通过原子层沉积（ALD）来执行。使用ALD沉积导电材料532可以允许非常好地控制沉积厚度，帮助实现小且可靠地定大小的SET器件500。
图71描绘了有向地蚀刻回组件606（图70）的导电材料532以在“垂直”方向中移除期望厚度的导电材料532并留下期望高度589的导电材料532之后的组件608。高度589可以等于上面讨论的高度526。具体地说，导电材料532可以从支撑件材料592的顶面595、栅极支撑件516的顶面586以及从导电材料532的厚度小于或等于移除的厚度的衬底502的暴露区域移除。有向蚀刻可以将部分导电材料532留在支撑件材料592和栅极支撑件516的侧面上。具体地说，导电材料596可以被设置在支撑件材料592的侧面597上，导电材料534可以被设置在支撑件材料592的侧面598上，栅电极506可以被设置在栅极支撑件516的侧面568上，并且导电材料594可以被设置在栅极支撑件516的侧面566上。如上面参考图67所讨论的，在一些实施例中，导电材料532可以分别凹陷在支撑件材料592和栅极支撑件516的顶面595和586下面。可以使用除了上面描述的有向蚀刻之外的技术从组件606形成组件608。例如，在一些实施例中，牺牲吸光材料（SLAM）可以被沉积在组件606上，并且凹陷回到期望的高度589（例如，使用定时干式蚀刻）；可以蚀刻掉延伸超过SLAM的期望厚度的导电材料532，然后可以移除SLAM，并且导电材料532再一次被蚀刻以进一步使在支撑件材料592和栅极支撑件516的侧面上的导电材料532凹陷，并从衬底502的暴露区域移除导电材料532。
图72描绘了在从组件608（图71）的支撑件材料592的侧面597移除导电材料596并且从组件608的栅极支撑件516的侧面566移除导电材料594之后的组件610。在一些实施例中，可以通过向组件608提供适当的掩模（这暴露导电材料596和导电材料594）并且然后蚀刻掉暴露的导电材料596和导电材料594来移除导电材料596和导电材料594。在其它实施例中，在支撑件材料592和栅极支撑件516上可以根本不分别形成导电材料596和导电材料594。相反，绝缘材料（例如，绝缘体510，如下面参考图73所讨论的）可以被沉积在组件604（图69）上，并且抛光回来以暴露支撑件材料592的顶面595和栅极支撑件516的顶面586；可以使绝缘材料图案化以暴露在支撑件材料592和栅极支撑件516之间的衬底502；导电材料532可以保形地沉积在此组件上（例如，使用上面参考图70讨论的技术）；并且然后可以在导电材料532上执行有向蚀刻，导致与图72中图示的组件类似的组件，但在支撑件材料592的侧面597和栅极支撑件516的侧面566上具有绝缘材料。此组件可以以与下面讨论的基本相同的方式进行处理，并且从而表示在图68-79中明确图示的一种备选方法。
图73描绘了在组件610（图72）上沉积绝缘体510之后的组件612。在组件612中，支撑件材料592的顶面595和栅极支撑件516的顶面586被示出为暴露的，但是在其它实施例中，绝缘体510可以在顶面595和顶面586之上延伸。在一些实施例中，沉积绝缘体510之后可以是抛光步骤，其中绝缘体510被抛光以形成平坦面（例如，通过化学机械抛光）；在一些此类实施例中，在抛光之后可以暴露顶面595和顶面586。
图74描绘了在组件612（图73）中形成凹陷536之后的组件614。凹陷536可具有在图67F中图示的电介质508的脚印（例如，基本上矩形的脚印），并且可以将图73的支撑件材料592分成两个S/D支撑件514，并且从而凹陷536的横向尺寸可以采取本文讨论的横向尺寸530和528的任何形式。凹陷536可以类似地将导电材料534分成两个S/D电极504（设置在S/D支撑件514的侧面562上）。凹陷536可以通过绝缘体510的一部分与栅电极506间隔开，如所示。可以使用任何适合的技术来形成凹陷536，并且适当的技术可以取决于凹陷536的期望尺寸。在一些实施例中，凹陷536例如可以通过孔收缩技术或极紫外光刻来形成。
图75描绘了在组件614（图74）上保形地沉积电介质材料593之后的组件616。电介质材料593可以是电介质508的材料（如下面所讨论的），并且它可以被沉积在凹陷536的侧壁和底部上，如所示。电介质材料593的厚度可以基本上等于厚度524，如上面讨论的。这种保形沉积例如可以通过ALD（其可以提供期望的良好控制的沉积厚度）来执行。
图76描绘了在组件616（图75）上沉积岛材料538之后的组件618。如图76中所图示的，岛材料538可以填充凹陷536，并且在一些实施例中，可以延伸超过凹陷536并且在S/D支撑件514和栅极支撑件516之上延伸。可以使用任何适合的技术（诸如化学气相沉积（CVD）或原子层沉积（ALD））来沉积岛材料538。
图77描绘了在抛光组件618（图76）以移除延伸超出组件618中的凹陷536的电介质材料593和岛材料538、分别形成电介质508和岛材料591之后的组件620。在一些实施例中，可使用CMP技术抛光组件618。在一些实施例中，此抛光操作可以不移除延伸超过凹陷536的所有电介质材料593；一些或所有该“过量”的电介质材料593可以保留在组件620中。
图78描绘了在将组件620（图77）的岛材料591凹陷回到凹陷536中以形成岛512之后的组件622。可以使用任何适合的技术（例如，使用干式蚀刻，之后是湿式清洁，如对于岛材料591的材料成分所适当的）使岛材料591凹陷。
图79描绘了在岛512上方的组件622（图78）的凹陷536中提供附加绝缘体510之后的组件624。可以使用上面参考图73讨论的任何技术来提供附加绝缘体510。组件624可以采取上面参考图67讨论的SET器件500的形式。在一些实施例中，附加绝缘体510可以延伸超过凹陷536，并且可以被沉积在所有组件622之上；为了图示的经济，这在图79中未示出。如下面参考图91所讨论的，导电通路（例如包含导电通孔）可以延伸穿过绝缘体510以与S/D电极504和栅电极506进行接触。
图80提供了SET器件500的第二实施例的各种视图。具体地说，图80A是SET器件500通过图80C、80E和80F的截面A-A的横截面视图；图80B是SET器件500通过图80C、80E和80F的截面B-B的横截面视图；图80C是SET器件500通过图80A、80B、80D和80F的截面C-C的横截面视图；图80D是SET器件500朝向截面A-A的侧视图，其中移除了绝缘体510；图80E是SET器件500从栅电极506朝向截面C-C的侧视图，其中移除了绝缘体510；以及图80F是SET器件500的顶视图，其中移除了绝缘体510。如下面所讨论的，图80描绘了一个完整的SET以及附加SET500的两个“一半”。
如图80中所图示的，SET器件500可以包含S/D结构581，其包含设置在衬底502上的两个源极/漏极（S/D）支撑件514A和514B。S/D结构581还可以包含S/D支撑件514A和514B之间的支撑件材料515。在一些实施例中，S/D支撑件514A和514B以及支撑件材料515可以是物质上连接的（例如，如下面参考图81-82所讨论的）。对“S/D支撑件514”的参考可以指的是S/D支撑件514A和514B两者。每个S/D支撑件514可以具有设置在S/D支撑件514的侧面562上的S/D电极504-1。S/D结构581的两个S/D电极504-1可以通过介入电介质508-1和岛512-1被间隔开。具体地说，SET可以包含两个TJ 570-1，每个由“夹”在S/D电极504-1和岛512-1之间的电介质508-1的一部分形成。
包含栅极支撑件516的栅极结构583也可以设置在衬底502上。栅极结构583还可以包含设置在栅极支撑件516的侧面568上的栅电极506-1。在使用期间，如上面参考图67所讨论的，可以将电压施加到栅电极506-1和S/D电极504-1，以控制岛512-1中的电子传输和电子占有；栅电极506-1、S/D电极504-1、电介质508-1和岛512-1从而可以一起提供SET。
图80还图示了附加SET的部分。具体地说，S/D结构581可以包含设置在S/D支撑件514的侧面564（与侧面562相对）上的附加S/D电极504-2。两个S/D电极504-2可以通过介入电介质508-2和岛512-2被间隔开。具体地说，此布置可以导致两个TJ 570-2，每个由“夹”在S/D电极504-2和岛512-2之间的电介质508-2的一部分形成。类似地，栅极结构583可以包含设置在栅极支撑件516的侧面566（与侧面568相对）上的附加栅电极506-2。如果图80的S/D结构581和栅极结构583重复地交替布置（继续图80中图示的图案），则设置在图80F的S/D结构581的“左侧”的附加栅极结构583（未示出）的栅电极506-2可以与S/D电极504-2、电介质508-2和岛512-2一起提供另一个SET。以此方式，可以形成SET阵列。使用这些SET可以采取本文公开的任何实施例的形式。
对“电介质508”的参考可以指的是电介质508-1和508-2两者，并且对“岛512”的参考可以指的是岛512-1和512-2两者。类似地，对“S/D电极504”的参考可以指的是S/D电极504-1和504-2两者，并且对“栅电极506”的参考可以指的是栅电极506-1和506-2。
图80的电介质508可以向上延伸到S/D支撑件514的侧壁572和S/D电极504的侧壁574。在一些实施例中，电介质508可以沿衬底502在S/D支撑件514和S/D电极504之间延伸，使得电介质508的一部分设置在岛512和衬底502之间。电介质508还可以向上延伸到绝缘体510的侧壁576，如所示。
图80的岛512可以被设置在由电介质508形成的“箱”的底部。在一些实施例中，岛512的顶面578可以从S/D支撑件514的顶面580凹回；在一些此类实施例中，绝缘体510的部分可以被设置在由电介质508形成的“箱”中，使得岛512被设置在绝缘体510的这些部分和衬底502之间。
在一些实施例中，图80的S/D电极504的顶面582可以从S/D支撑件514的顶面580凹回。类似地，在一些实施例中，栅电极506的顶面584可以从栅极支撑件516的顶面586凹回。图80的尺寸524、588、526、522、518、590、520、530、585和587可以采取上面参考图67的SET器件500讨论的任何形式。
如图80中所图示的，在一些实施例中，电介质508可以横向延伸超过两个S/D支撑件514之间的区域(例如，在由箭头511指示的尺寸中)。电介质508还可以横向延伸超过两个S/D电极504之间的区域。类似地，在一些实施例中，岛512可以横向延伸超过两个S/D支撑件514之间的区域，并且岛512可以横向延伸超过两个关联的S/D电极504之间的区域。在一些实施例中，电介质508可以具有在10纳米和50纳米之间(例如，20纳米)的横向尺寸550(垂直于S/D电极504之间的轴)。
在图80的SET器件500中可以使用上面参考图67的SET器件500讨论的任何适合的材料。此外，尽管在图80中图示了单个完整的SET（并且上面讨论了图80的SET的一维阵列），但是器件可以包含图80中图示的SET的二维阵列（或多个SET的任何其它布置）。
可以使用任何适合的工艺来制造图80的SET器件500。例如，图81-84描绘了用于制造图80的SET器件500的示例工艺中的阶段的各种横截面视图。图81-84中图示的阶段的各种部件的材料和尺寸可以采取本文讨论的任何实施例的形式。在图81-84中，“A”子图表示通过截面A-A的横截面视图(类似于图80A)，“B”子图表示通过截面B-B的横截面视图(类似于图80B)，并且“C”子图表示通过截面C-C的横截面视图(类似于图80C)。
图81描绘了在组件608（图71）上沉积绝缘体510之后的组件626。与上面参考图67讨论的制造工艺形成对照，可以不移除设置在支撑件材料592的侧面597上的导电材料596（如上面参考图72所讨论的）； 类似地，可以不移除设置在图71中的栅极支撑件516的侧面566上的导电材料594。在图81中，导电材料594被重新标记为506-2，与图80一致，并且图71的栅电极506被重新标记为栅电极506-1。在组件626中，支撑件材料592的顶面595和栅极支撑件516的顶面586被示出为暴露的，但是在其它实施例中，绝缘体510可以在顶面595和顶面586之上延伸。在一些实施例中，沉积绝缘体510之后可以是抛光步骤，其中绝缘体510被抛光以形成平坦面（例如，通过化学机械抛光）；在一些此类实施例中，在抛光之后可以暴露顶面595和顶面586。
图82描绘了在组件626（图81）中形成两个凹陷536-1和536-2之后的组件628。对“凹陷536”的参考可以指的是凹陷536-1和536-2两者。凹陷536可以具有在图80F中图示的电介质508的脚印（例如，基本上矩形的脚印），并且可以将图81的支撑件材料592分成通过支撑件材料515连结的两个S/D支撑件514A和514B。凹陷536的横向尺寸可以采取本文讨论的横向尺寸550和530的任何形式。凹陷536-1可以将导电材料534分成两个S/D电极504-1（设置在S/D支撑件514的侧面562上），并且凹陷536-2可以将导电材料534分成两个S/D电极504-2（设置在S/D支撑件514的侧面564上）。凹陷536-1可以通过绝缘体510的一部分与栅电极506-1被间隔开，如所示。凹陷536-1和536-2可以通过支撑件材料515彼此间隔开。可以使用上面参考图74讨论的任何技术形成凹陷536-1和536-2。
图83描绘了在组件628（图82）上保形地沉积电介质材料593之后的组件630。电介质材料593可以是电介质508的材料，并且它可以被沉积在凹陷536-1和536-2的侧壁和底部上，如所示。电介质材料593的厚度可以基本上等于厚度524，如上面讨论的。这种保形沉积例如可以通过ALD来执行。
图84描绘了在组件630（图83）上沉积岛材料538之后的组件632。如图84中所图示的，岛材料538可以填充凹陷536，并且在一些实施例中，可以延伸超过凹陷536并且在S/D支撑件514和栅极支撑件516之上延伸。可以使用诸如上面参考图76讨论的那些技术的任何适合的技术沉积岛材料538。可以如上面参考图77-79所讨论的进一步处理组件632，以形成图80中图示的SET器件500。
图85提供了SET器件500的第三实施例的各种视图。具体地说，图85A是SET器件500通过图85C、85E和85F的截面A-A的横截面视图；图85B是SET器件500通过图85C、85E和85F的截面B-B的横截面视图；图85C是SET器件500通过图85A、85B、85D和85F的截面E-E的横截面视图；图85D是SET器件500朝向截面A-A的侧视图，其中移除了绝缘体510；图85E是SET器件500从栅电极506朝向截面E-E的侧视图，其中移除了绝缘体510；以及图85F是SET器件500的顶视图，其中移除了绝缘体510。
如图85中所图示的，SET器件500可以包含S/D结构581，其包含设置在衬底502上的S/D电极504。S/D结构581的S/D电极504可以通过介入电介质508和岛512被间隔开。S/D结构581可以包含两个TJ 570，每个由“夹”在S/D电极504和岛512之间的电介质508的一部分所形成。
栅极结构583可以与衬底502上的S/D结构581间隔开，并且可以包含栅电极506。在使用期间，如上面参考图67所讨论的，可以将电压施加到栅电极506和S/D电极504，以控制岛512中的电子传输和电子占有；图85的栅电极506、S/D电极504、电介质508和岛512从而可以提供SET。
图85的电介质508可以向上延伸到S/D电极504的侧壁574。在一些实施例中，电介质508可以沿衬底502在S/D电极504之间延伸，使得电介质508的一部分设置在岛512和衬底502之间。电介质508还可以向上延伸到绝缘体510的侧壁576，如所示。
图85的岛512可以被设置在由电介质508形成的“箱”的底部。在一些实施例中，岛512的顶面578可以从S/D电极504的顶面582凹回；在一些此类实施例中，绝缘体510的一部分可以被设置在由电介质508形成的“箱”中，使得岛512被设置在绝缘体510的这部分和衬底502之间。
S/D电极504的宽度552和高度554可以采用任何适合的值。例如，宽度552可以在20纳米和80纳米之间（例如，40纳米），并且高度554可以在30纳米和100纳米之间（例如，50纳米）。栅电极506的宽度和高度可以采取宽度552和高度554的任何实施例的形式。在一些实施例中，如图85A中所示，S/D电极504和栅电极506的间隔556可以在80纳米和200纳米之间(例如，100纳米)。图85的尺寸524和588可以采取上面参考图67的SET器件500讨论的任何形式。
如图85中所图示的，在一些实施例中，电介质508可以横向延伸超过两个S/D电极514之间的区域(例如，以由箭头511指示的尺寸)。类似的，在一些实施例中，岛512可以横向延伸超过两个S/D电极504之间的区域。在一些实施例中，电介质508可以具有在25纳米和100纳米之间(例如，50纳米)的横向尺寸560(平行于S/D电极504之间的轴)。在一些实施例中，电介质508可以具有在25纳米和100纳米之间(例如，50纳米)的横向尺寸558(垂直于S/D电极504之间的轴)。
在图85的SET器件500中可以使用上面参考图67的SET器件500讨论的任何适合的材料。此外，尽管在图85中图示了单个完整的SET器件500，但是器件可以包含图85的SET器件500的一维或二维阵列（或多个SET器件500的任何其它布置）。
可以使用任何适合的工艺来制造图85的SET器件500。例如，图86-88描绘了用于制造图85的SET器件500的示例工艺中的阶段的各种横截面视图。图86-88中图示的阶段的各种部件的材料和尺寸可以采取本文讨论的任何实施例的形式。在图86-88中，“A”子图表示通过截面A-A的横截面视图(类似于图85A)，“B”子图表示通过截面B-B的横截面视图(类似于图85B)，并且“C”子图表示通过截面E-E的横截面视图(类似于图85C)。
图86描绘了在组件602(图68)的衬底502上提供导电材料594和栅电极506之后的组件634。在一些实施例中，导电材料594和栅电极506可各被基本上成形为矩形固体。导电材料594和栅电极506可各采取从衬底502延伸的“鳍”的形式，并且可以使用任何适合的技术形成。例如，在一些实施例中，导电材料可被毯式沉积在衬底502上，并且被图案化以形成导电材料594和栅电极506。在其它实施例中，可以在衬底502上毯式沉积牺牲材料，可以在牺牲材料中形成沟槽直到衬底502，可以用导电材料填充沟槽以形成导电材料594和栅电极506，并且然后可以移除牺牲材料。这些实施例只是示例，并且可以使用任何期望的技术在衬底502上形成导电材料594和栅电极506。
图87描绘了在组件634（图86）上沉积绝缘体510之后的组件636。在组件636中，导电材料594的顶面573和栅电极506的顶面584被示出为暴露的，但是在其它实施例中，绝缘体510可以在顶面573和顶面584之上延伸。在一些实施例中，沉积绝缘体510之后可以是抛光步骤，其中绝缘体510被抛光以形成平坦面（例如，通过化学机械抛光）；在一些此类实施例中，在抛光之后可以暴露顶面573和顶面584。
图88描绘了在组件636（图87）中形成凹陷536之后的组件638。凹陷536可以具有在图85F中图示的电介质508的脚印（例如，基本上矩形的脚印），并且可以将图87的导电材料594分成两个S/D电极504。凹陷536的横向尺寸可以采取本文讨论的横向尺寸560和558的任何形式。凹陷536可以通过绝缘体510的一部分与栅电极506间隔开，如所示。可以使用上面参考图74讨论的任何技术来提供凹陷536。可以如上面参考图75-79所讨论的进一步处理组件632，以形成图85中图示的SET器件500。
图89提供了SET器件500的附加实施例的各种视图。具体地说，图89A是SET器件500通过图89C、89E和89F的截面A-A的横截面视图；图89B是SET器件500通过图89C、89E和89F的截面B-B的横截面视图；图89C是SET器件500通过图89A、89B、89D和89F的截面C-C的横截面视图；图89D是SET器件500朝向截面A-A的侧视图，其中移除了绝缘体510；图89E是SET器件500从栅电极506朝向截面C-C的侧视图，其中移除了绝缘体510；以及图89F是SET器件500的顶视图，其中移除了绝缘体510。如下面所讨论的，图89的SET器件500可以被配置成使得包含两个完整的SET（各由栅极/S/D结构563提供），或者一个完整的SET和附加SET的两个“一半”。
如图89中所图示的，SET器件500可以包含一个或多个栅极/S/D结构563，各包含设置在衬底502上的两个支撑件517A和517B。栅极/S/D结构563还可以包含支撑件517A和517B之间的支撑件材料519。在一些实施例中，支撑件517A和517B以及支撑件材料519可以是物质上连接的（例如，如下面参考图90所讨论的）。对“支撑件517”的参考可以指的是支撑件517A和517B两者。在图89中图示了两个栅极/S/D结构563，但是在SET器件500中可以包含任何数量的栅极/S/D结构563。每个支撑件517可以具有设置在支撑件517的侧面569上的S/D电极504。栅极S/D结构563的两个S/D电极504可以通过介入电介质508和岛512被间隔开。具体地说，SET器件500可以包含两个TJ 570，每个由“夹”在S/D电极504和岛512之间的电介质508的一部分形成。栅极/S/D结构563还可以包含设置在支撑件517和支撑件材料519的侧面571（与侧面569相对）上的栅电极506。
SET器件500可以被配置用于以多种不同的方式使用。在一些实施例中，一个栅极/S/D结构563的S/D电极504、岛512和电介质508可以与不同的邻近栅极/S/D结构563的接近栅电极506一起形成SET。例如，在图89F中示出的实施例中，“最左侧”S/D电极504和“最右侧”栅电极506（在不同的栅极/S/D结构563上）可以以上述任何方式一起用作SET。在此类实施例中，图89F可以相应地描绘附加SET的部分；栅极/S/D结构563的附加SET可以继续图89F的线性阵列以提供所期望数量的完整SET。在其它实施例中，单个栅极/S/D结构563中的S/D电极504、岛512、电介质508和栅电极506可以一起用作SET。例如，在图89F中示出的实施例中，“最左侧”S/D电极504和“最左侧”栅电极506（相同栅极/S/D结构563的一部分）可以一起用作SET；在此类实施例中，图89F可以描绘两个完整的SET。在这些实施例的任一个中，可以形成SET阵列（例如，一维或二维阵列，或者SET的任何其它布置）。
图89的电介质508可以向上延伸到支撑件517的侧壁561和S/D电极504的侧壁574。在一些实施例中，电介质508可以沿衬底502在S/D电极504之间延伸，使得电介质508的一部分设置在岛512和衬底502之间。电介质508还可以向上延伸到绝缘体510的侧壁576，如所示。
图89的岛512可以被设置在由电介质508形成的“箱”的底部。在一些实施例中，岛512的顶面578可以从支撑件517的顶面559凹回；在一些此类实施例中，绝缘体510的一部分可以被设置在由电介质508形成的“箱”中，使得岛512被设置在绝缘体510的这部分和衬底502之间。
在一些实施例中，图89的S/D电极504的顶面582可以从支撑件517的顶面559凹回。类似地，在一些实施例中，栅电极506的顶面584可以从支撑件517的顶面559凹回。图89的尺寸524、588、530、550和585可以采取上面参考图67的SET器件500讨论的任何形式。尺寸549、545、547、555、553和551可以采取本文公开的尺寸526、522、518、590、520和587的任何形式。
如图89中所图示的，在一些实施例中，电介质508可以横向延伸超过栅极/S/D结构563的两个S/D电极514之间的区域(例如，以由箭头511指示的尺寸)。类似的，在一些实施例中，岛512可以横向延伸超过两个关联的S/D电极504之间的区域。
在图89的SET器件500中可以使用上面参考图67的SET器件500讨论的任何适合的材料。例如，支撑件517可以由上面参考S/D支撑件514和栅极支撑件516讨论的任何材料形成。
可以使用任何适合的工艺来制造图89的SET器件500。例如，图90描绘了用于制造图89的SET器件500的示例工艺中的阶段的各种横截面视图。图90中图示的阶段的各种部件的材料和尺寸可以采取本文讨论的任何实施例的形式。在图90中，“A”子图表示通过截面A-A的横截面视图(类似于图89A)，“B”子图表示通过截面B-B的横截面视图(类似于图89B)，并且“C”子图表示通过截面C-C的横截面视图(类似于图89C)。
图90描绘了在组件626（图81）中形成凹陷536之后的组件640。凹陷536可以具有在图89F中图示的电介质508的脚印（例如，基本上矩形的脚印），并且可以将图81的支撑件材料592分成通过支撑件材料519连结的两个支撑件517A和517B。凹陷536的横向尺寸可以采取本文讨论的横向尺寸550和530的任何形式。凹陷536可以将导电材料534分成两个S/D电极504（设置在支撑件517的侧面569上）。在图90中，导电材料596被重新标记为栅电极506，并且栅极支撑件516已被重新标记为支撑件517，与图89一致。凹陷536可以通过支撑件材料519与栅电极506间隔开，如所示，并且一个栅极/S/D结构563（图90中未标记）的凹陷536可以通过绝缘体510的一部分与另一个栅极/S/D结构563的接近栅电极506间隔开，如所示。可以使用上面参考图74讨论的任何技术来形成凹陷536。可以如上面参考图83-84和/或75-79所讨论的进一步处理组件640，以形成在图89中图示的SET器件500。
在一些实施例中，量子点器件100可以被包含在管芯中，并且耦合到封装衬底以形成器件封装。例如，图91是管芯302的侧横截面视图，示出了量子点器件100（包含栅极-检测器集群706的示例SET）和设置在其上的导电通路层303，而图92是器件封装300的侧横截面视图，其中管芯302耦合到封装衬底304。为了图示的经济，在图91中仅图示了量子点器件100的单个完整SET（具体地说，在图92中图示的SET器件500），但是按照本公开的教导，栅极708、其它栅极-检测器集群706或SET 704的其它实施例可以被包含在管芯（例如，管芯302）中，并且耦合到封装衬底（例如，封装衬底304）。
管芯302可包含第一面320和相对的第二面322。衬底502可以接近于第二面322，并且来自量子点器件100的各种部件的导电路径315可以延伸至设置在第一面320的导电触点365。导电通路315可以包含导电通孔、导电线和/或导电通孔和导电线的任何组合。例如，图91图示了其中导电通路315-1（在S/D电极504和关联的导电触点365之间延伸）包含导电通孔389、导电线393、导电通孔398和导电线396的实施例。在图91的实施例中，另一导电通路315-2（在栅电极506和关联的导电触点365之间延伸）包含导电通孔389、导电线393、导电通孔398和导电线396。在导电通路315中可以包含更多或更少的结构，并且可以在导电触点365中的导电触点与量子点器件100的任何部件之间提供类似的导电通路315。在一些实施例中，管芯302（以及下面讨论的封装衬底304）的导电线可以延伸到附图的平面里和从附图的平面延伸出来，提供导电通路以向和/或从管芯302中的各种元件路由电信号。
可以使用任何适合的技术形成在管芯302中提供导电通路315的导电通孔和/或线。这种技术的示例可以包含减成制作技术、加成或半加成制作技术、单大马士革制作技术、双大马士革制作技术或任何其它适合的技术。在一些实施例中，氧化物材料390的多层和氮化物材料391的多层可以使导电通路315中的各种结构与接近结构绝缘，和/或可以在制作期间用作蚀刻停止。在一些实施例中，粘合层（未示出）可以被设置在管芯302的导电材料和接近绝缘材料之间，以改进导电材料和绝缘材料之间的机械粘合。尽管图91图示了直接设置在SET器件500的S/D支撑件514和栅极支撑件516上的氮化物材料391的层，但不一定是这种情况，并且在一些实施例中，可以在S/D支撑件514（和栅极支撑件516）和氮化物材料391的第一层之间设置附加绝缘体510。
SET 704和栅极708（以及接近导电通孔/线，诸如导电通孔389）可以被称为量子点器件100的“器件层”的一部分。导电线393可以被称为金属1或“M1”互连层，并且可以将器件层中的结构耦合到其它互连结构。导电通孔398和导电线396可以被称为金属2或“M2”互连层，并且可以直接在M1互连层上形成。根据需要，可以在管芯302中包含更多或更少的互连层。
阻焊材料367可以被设置在导电触点365周围，并且在一些实施例中可以延伸到导电触点365上。阻焊材料367可以是聚酰亚胺或类似材料，或者可以是任何适当类型的封装阻焊材料。在一些实施例中，阻焊材料367可以是包含可光成像的聚合物的液体或干膜材料。在一些实施例中，阻焊材料367可以是不可光成像的（并且其中的开口可以使用激光钻孔或掩模蚀刻技术形成）。导电触点365可以提供触点以将其它部件（例如，封装衬底304，如下面所讨论的，或另一部件）耦合到量子点器件100中的导电通路315，并且可以由任何适合的导电材料（例如，超导材料）形成。例如，在一个或多个导电触点365上可以形成焊料接合，以将管芯302与另一个部件（例如，电路板）机械和/或电耦合，如下面所讨论的。图91中图示的导电触点365采取接合焊盘的形式，但是可以使用其它第一级互连结构（例如，柱）向/从管芯302路由电信号，如下面所讨论的。
管芯302中的导电通路和接近绝缘材料(例如，接近绝缘体510、氧化物材料390和氮化物材料391)的组合可以提供管芯302的层间电介质(ILD)叠层。如上面所提到的，互连结构可以被布置在量子点器件100内，以根据各种各样的设计路由电信号(具体地说，该布置不限于在图91中或任何其它附图中描绘的互连结构的具体配置，并且可以包含更多或更少的互连结构)。在量子点器件100的操作期间，可以通过由导电通孔和/或线提供的互连并通过封装衬底304的导电通路(下面讨论)，向和/或从量子点器件100的SET 704和栅极708(和/或其它部件)路由电信号(诸如电力和/或输入/输出(I/O)信号)。
在器件封装300(图92)中，第一级互连306可以被设置在管芯302的第一面320和封装衬底304的第二面326之间。将第一级互连306设置在管芯302的第一面320和封装衬底304的第二面326之间(例如，使用焊料凸块作为倒装芯片封装技术的一部分)可以使器件封装300能够实现比使用常规引线接合技术(其中管芯302和封装衬底304之间的导电接触被约束为位于管芯302的外围上)可能实现的更小的脚印和更高的管芯到封装衬底的连接密度。例如，与N2个倒装芯片互连(利用第一面320的整个“满场”面区域)相比，具有边长为N的正方形第一面320的管芯302可能能够形成到封装衬底304的仅4N个引线接合互连。此外，在一些应用中，引线接合互连可生成热的不可接受的量，这可能损坏或以其它方式干扰器件500的性能。使用焊料凸块作为第一级互连306可以使器件封装300能够相对于使用引线接合来耦合管芯302和封装衬底304具有低得多的寄生电感，这可以导致对于在管芯302和封装衬底304之间传递的高速信号的信号完整性的改进。
封装衬底304可包含第一面324和相对的第二面326。导电触点399可以被设置在第一面324，并且导电触点379可以被设置在第二面326。阻焊材料314可以被设置在导电触点379周围，并且阻焊材料312可以被设置在导电触点399周围；阻焊材料314和312可以采取上面参考阻焊材料367讨论的任何形式。在一些实施例中，可以省略阻焊材料312和/或阻焊材料314。导电通路313可以延伸穿过封装衬底304的第一面324和第二面326之间的绝缘材料310，以任何期望的方式将导电触点399中的各种导电触点电耦合到导电触点379中的各种导电触点。绝缘材料310可以是电介质材料（例如，ILD），并且例如可以采取本文公开的绝缘体510的任何实施例的形式。例如，导电通路313可以包含一个或多个导电通孔395和/或一个或多个导电线397。
在一些实施例中，器件封装300可以是有芯封装，一个其中封装衬底304被构建在保留在封装衬底304中的载体材料（未示出）上。在这种实施例中，载体材料可以是绝缘材料310的一部分的电介质材料；激光通孔或其它穿通孔可以被做得穿过载体材料，以允许导电通路313在第一面324和第二面326之间延伸。
在一些实施例中，封装衬底304可以是或可以以其它方式包含硅内插器，并且导电通路313可以是穿过硅通孔。与可用于绝缘材料310的其它电介质材料相比，硅可具有期望低的热膨胀系数，并且从而可以限制封装衬底304在温度改变期间相对于此类其它材料（例如，具有较高热膨胀系数的聚合物）膨胀和收缩的程度。硅内插器还可以帮助封装衬底304实现期望小的线宽，并且保持与管芯302的高连接密度。
当器件封装300被制作（并且暴露于较高）并且在冷却环境中使用（并且暴露于较低温度）时，限制有区别的膨胀和收缩可以帮助保持器件封装300的机械和电气完整性。在一些实施例中，可以通过在封装衬底304中维持导电材料的大致均匀的密度（使得封装衬底304的不同部分均匀地膨胀和收缩），使用增强的电介质材料作为绝缘材料310（例如，具有二氧化硅填充物的电介质材料），或利用更硬的材料作为绝缘材料310（例如，包含玻璃布纤维的预浸材料），来管理封装衬底304中的热膨胀和收缩。
管芯302的导电触点365可以经由第一级互连306电耦合到封装衬底304的导电触点379。在一些实施例中，第一级互连306可以包含焊料凸块或球（如图92中所图示的）；例如，第一级互连306可以是最初设置在管芯302上或封装衬底304上的倒装芯片（或受控塌陷芯片连接“C4”）凸块。第二级互连308（例如，焊球或其它类型互连）可以将封装衬底304的第一面324上的导电触点399耦合到另一个部件，诸如电路板（未示出）。下面参考图94讨论可以包含器件封装300的实施例的电子封装的布置的示例。例如，可以使用拾取和放置设备使管芯302与封装衬底304接触，并且可以使用回流或热压接合操作来经由第一级互连306将管芯302耦合到封装衬底304。
导电触点365、379和/或399可以包含可被选择成服务于不同目的的多层材料。在一些实施例中，导电触点365、379和/或399可以由铝形成，并且可以包含在铝和邻近互连之间的金层（例如，厚度小于1微米），以限制触点表面的氧化，并改进与邻近焊料的粘合。在一些实施例中，导电触点365、379和/或399可以由铝形成，并且可以包含屏障金属层（诸如镍）以及金层，其中屏障金属层被设置在铝和金层之间，金层被设置在屏障金属和邻近的互连之间。在这种实施例中，金可以在组装之前保护屏障金属面免遭氧化，并且屏障金属可以限制焊料从邻近互连扩散到铝中。
在一些实施例中，如果量子点器件100暴露于在常规集成电路处理中常见的高温（例如，大于100摄氏度或大于200摄氏度），则量子点器件100中的结构和材料可能被损坏。具体地说，在其中第一级互连306包含焊料的实施例中，焊料可以是低温焊料（例如，具有在100摄氏度以下的熔点的焊料），使得它能被熔化以耦合导电触点365和导电触点379，而无需将管芯302暴露于较高温度以及损坏量子点器件100的风险。可能适合的焊料的示例包含基于铟的焊料（例如，包含铟合金的焊料）。然而，当使用低温焊料时，这些焊料在器件封装300的处置期间可能不是完全固体的（例如，在室温或室温至100摄氏度之间的温度），并且从而第一级互连306的焊料独自可能不能可靠地机械耦合管芯302和封装衬底304（并且从而可能不能可靠地电耦合管芯302和封装衬底304）。在一些此类实施例中，器件封装300可以进一步包含机械稳定器以甚至当第一级互连306的焊料不是固体时维持管芯302和封装衬底304之间的机械耦合。机械稳定器的示例可以包含设置在管芯302和封装衬底304之间的底部填充材料、设置在管芯302和封装衬底304之间的角部胶、设置在封装衬底304上的管芯302周围的包塑（overmold）材料和/或固定管芯302和封装衬底304的机械框架。
在一些实施例中，管芯302和/或器件封装300的各种导电部件可以由超导材料形成。可用于封装衬底304和/或管芯302的导电触点和/或导电通路313和315中的结构的示例超导材料可包含铝、铌、锡、钛、锇、锌、钼、钽、钒或此类材料的合成（例如，铌-钛、铌-铝或铌-锡）。在一些实施例中，导电触点365、379和/或399可以包含铝，并且第一级互连306和/或第二级互连308可以包含基于铟的焊料。
图93A-B是晶片450和可以由晶片450形成的管芯452的顶视图；管芯452可以被包含在本文公开的任何器件封装（例如，器件封装300）中。晶片450可以包含半导体材料，并且可以包含具有在晶片450的表面上形成的常规和量子点器件元件的一个或多个管芯452。每一个管芯452可以是包含任何适合的常规和/或量子点器件的半导体产品的重复单元。在完成半导体产品的制作之后，晶片450可以经历切单颗工艺，其中每一个管芯452都彼此分离以提供半导体产品的分立“芯片”。管芯452可以包含一个或多个量子点器件100和/或支持电路以将电信号路由到量子点器件100（例如，包含导电通孔和线的互连）以及任何其它IC部件。在一些实施例中，晶片450或管芯452可以包含存储器装置（例如，静态随机存取存储器（SRAM）器件）、逻辑装置（例如，“与”、“或”、“与非”或“或非”门）或任何其它适合的电路元件。这些器件中的多个器件可以被组合在单个管芯452上。例如，由多个存储器装置形成的存储器阵列可以形成在与处理装置（例如，图97的处理装置2002）相同的管芯452上，或者形成在被配置为将信息存储在存储器装置中或执行存储在存储器阵列中的指令的其它逻辑上。
图94是可以包含本文公开的器件封装300的任何实施例的器件组件400的横截面侧视图。器件组件400包含设置在电路板402上的多个部件。器件组件400可以包含设置在电路板402的第一面440和电路板402的相对的第二面442上的部件；一般而言，部件可以被设置在面440和442之一或二者上。
在一些实施例中，电路板402可以是包含通过电介质材料的层彼此分离并通过导电通孔互连的多个金属层的印刷电路板（PCB）。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板402的部件之间路由电信号（可选地与其它金属层结合）。在其它实施例中，电路板402可以是封装衬底或柔性板。
图94中图示的器件组件400包含通过耦合部件416耦合到电路板402的第一面440的内插器上封装结构436。耦合部件416可以将内插器上封装结构436电耦合和机械耦合到电路板402，并且可以包含焊球（如图中81所示）、插座的公和母部分、粘合剂、底部填充材料和/或任何其它适合的电和/或机械耦合结构。
内插器上封装结构436可以包含通过耦合部件418耦合到内插器404的封装420。耦合部件418对于应用可以采取任何适合的形式，诸如上面参考耦合部件416讨论的形式。例如，耦合部件418可以是第二级互连308。尽管在图94中示出了单个封装420，但是多个封装可以耦合到内插器404；实际上，附加内插器可以耦合到内插器404。内插器404可以提供用于桥接电路板402和封装420的介入衬底。例如，封装420可以是器件封装300，或者可以是常规IC封装。在一些实施例中，封装420可以采取本文公开的器件封装300的任何实施例的形式，并且可以包含耦合到封装衬底304（例如，通过倒装芯片连接）的管芯302。一般而言，内插器404可以将连接扩展到更宽的间距，或者将连接重新布线到不同的连接。例如，内插器404可以将封装420（例如，管芯）耦合到耦合部件416的球栅阵列（BGA），以便耦合到电路板402。在图94中图示的实施例中，封装420和电路板402附接到内插器404的相对侧；在其它实施例中，封装420和电路板402可以附接到内插器404的相同侧。在一些实施例中，三个或更多个部件可以通过内插器404互连。在一些实施例中，包含管芯302的器件封装300可以是设置在内插器（如内插器404）上的封装之一。
内插器404可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或聚合物材料（诸如聚酰亚胺）形成。在一些实施例中，内插器404可以由备选的刚性或柔性材料形成，其可以包含与上述用于半导体衬底中材料相同的材料，诸如硅、锗和其它III-V族和IV族材料。内插器404可以包含金属互连408和通孔410，包含但不限于穿过硅通孔（TSV）406。内插器404可以进一步包含嵌入式器件414，包括无源和有源器件。这种器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电（ESD）装置和存储器装置。在内插器404上还可以形成更复杂的器件，诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（MEMS）器件。内插器上封装结构436可以采取本领域已知的任何内插器上封装结构的形式。
器件组件400可以包含通过耦合部件422耦合到电路板402的第一面440的封装424。耦合部件422可以采取上面参考耦合部件416讨论的任何实施例的形式，并且封装424可以采取上面参考封装420讨论的任何实施例的形式。例如，封装424可以是器件封装300（例如包含管芯302），或者可以是常规IC封装。在一些实施例中，封装424可以采取本文公开的器件封装300的任何实施例的形式，并且可以包含耦合到封装衬底304（例如，通过倒装芯片连接）的量子点器件管芯302。
图94中图示的器件组件400包含通过耦合部件428耦合到电路板402的第二面442的封装上封装结构434。封装上封装结构434可以包含通过耦合部件430耦合在一起的封装426和封装432，使得封装426被设置在电路板402和封装432之间。耦合部件428和430可以采取上面讨论的耦合部件416的任何实施例的形式，并且封装426和432可以采取上面讨论的封装420的任何实施例的形式。例如，封装426和432中的每个都可以是器件封装300，或者可以是常规IC封装。在一些实施例中，封装426和432之一或二者可以采取本文公开的器件封装300的任何实施例的形式，并且可以包含耦合到封装衬底304（例如，通过倒装芯片连接）的管芯302。在一些实施例中，包含管芯302的器件封装300可以是封装上封装结构（如封装上封装结构434）中的封装之一。
如上面所提到的，可以使用任何适合的技术来制造本文公开的量子点器件100。图95是按照各种实施例的制造量子点器件的说明性方法1000的流程图。尽管下面参考方法1000讨论的操作按具体次序图示并且每个描绘一次，但是这些操作在适合的情况下可以被重复或者按不同的次序（例如，并行）执行。此外，在适合的情况下，可以省略各种操作。可以参考上面讨论的实施例中的一个或多个实施例来图示方法1000的各种操作，但是方法1000可以用于制造任何适合的量子点器件（包含本文公开的的实施例中的任何适合的实施例）。
在1002，可以在衬底上形成量子点形成区域。例如，量子点形成区域710可以采取图3-4中图示的鳍104/绝缘材料128或图41-43中图示的量子阱叠层146的形式。
在1004，可以在量子点形成区域上形成一组栅极。该组栅极可以至少部分地设置在量子点形成区域上设置的绝缘材料中的沟槽中，或者量子点形成区域可包含鳍中的量子阱层，该鳍在鳍的相对面上设置有绝缘材料。例如，栅极组718可以采取图3-4中图示的栅极106/108或图41-43中图示的栅极106/108的形式。
在1006，可以在量子点形成区域上接近于该组栅极形成SET。例如，SET 704可以采取本文参考图67、80、85和89讨论的SET的形式。SET 704和栅极组718可以形成栅极-检测器集群706，如上面参考图1和2所讨论的。
本文公开了用于操作量子点器件100的多种技术。图96是按照各种实施例的操作量子点器件的具体说明性方法1020的流程图。尽管下面参考方法1020讨论的操作按具体次序图示并且每个描绘一次，但是这些操作可以在适合的情况下被重复或者按不同的次序（例如，并行）执行。此外，在适合的情况下，可以省略各种操作。可以参考上面讨论的实施例中的一个或多个实施例来图示方法1020的各种操作，但是方法1020可以用于操作任何适合的量子点器件（包含本文公开的实施例中的任何适合的实施例）。
在1022，作为使量子点在量子点形成区域中形成的一部分，可以将电信号提供给量子点形成区域上的组中的一个或多个栅极。该组栅极可以至少部分地设置在量子点形成区域上设置的绝缘材料中的沟槽中，或者量子点形成区域可包含设置在鳍中的量子阱层，该鳍具有在鳍的相对面上设置的绝缘材料。例如，可以将电信号提供给栅极组718中的栅极708中的各种栅极。例如，栅极708可以采取本文参考图3-4讨论的栅极106/108或者参考图41-43讨论的栅极106/108的形式。
在1024，可以提供电信号以偏置接近于该组栅极的SET。例如，可以将电信号提供给具有栅极组718中的栅极708的栅极-检测器集群706中的SET 704中的各种SET。例如，SET704可以采取本文参考图67、80、85和89讨论的任何SET的形式。
在1026，可以从SET接收指示量子点的状态的电信号。例如，SET 704的电导的改变可以反映至少部分由栅极组718中的栅极708形成的量子点142的量子态。
图97是可以包含本文公开的任何量子点器件100的示例量子计算装置2000的框图。多个部件在图97中被图示为包含在量子计算装置2000中，但是在适合于应用的情况下可以省略或复制这些部件中的任何一个或多个。在一些实施例中，量子计算装置2000中包含的一些或所有部件可以被附接到一个或多个印刷电路板（例如，母板）。在一些实施例中，可以将这些部件中的各种部件制作到单个片上系统（SoC）管芯上。此外，在各种实施例中，量子计算装置2000可以不包含在图97中图示的部件中的一个或多个，但是量子计算装置2000可以包含用于耦合到一个或多个部件的接口电路。例如，量子计算装置2000可以不包含显示装置2006，但是可以包含显示装置2006可以耦合到的显示装置接口电路（例如，连接器和驱动器电路）。在另一组示例中，量子计算装置2000可以不包含音频输入装置2024或音频输出装置2008，但是可以包含音频输入装置2024或音频输出装置2008可以耦合到的音频输入或输出装置接口电路（例如，连接器和支持电路）。
量子计算装置2000可以包含处理装置2002（例如，一个或多个处理装置）。在本文中使用时，术语“处理装置”或“处理器”可以指的是处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可存储在寄存器和/或存储器中的其它电子数据的任何装置或器件装置。处理装置2002可以包含量子处理装置2026（例如，一个或多个量子处理装置），以及非量子处理装置2028（例如，一个或多个非量子处理装置）。量子处理装置2026可以包含本文公开的量子点器件100中的一个或多个，并且可以通过对可以在量子点器件100中生成的量子点执行操作并且监视那些操作的结果来执行数据处理。例如，如上面所讨论的，可以允许不同的量子点交互，可以设定或变换不同量子点的量子态，并且可以读取量子点的量子态（例如，通过SET或其它检测器）。量子处理装置2026可以是通用量子处理器，或者使配置成运行一个或多个具体量子算法的专用量子处理器。在一些实施例中，量子处理装置2026可以执行特别适合于量子计算机的算法，诸如利用素因子分解、加密/解密的密码算法、优化化学反应的算法、对蛋白质折叠建模的算法等。量子处理装置2026还可以包含支持量子处理装置2026的处理能力的支持电路，诸如输入/输出通道、多路复用器、信号混合器、量子放大器和模数转换器。例如，量子处理装置2026可以包含向包含在量子点器件100中的一个或多个磁线121提供电流脉冲的电路（例如，电流源）。
如上面所指出的，处理装置2002可以包含非量子处理装置2028。在一些实施例中，非量子处理装置2028可以提供支持量子处理装置2026的操作的外围逻辑。例如，非量子处理装置2028可以控制读取操作的性能，控制写入操作的性能，控制量子位的清除等。非量子处理装置2028还可以执行常规计算功能以补充由量子处理装置2026提供的计算功能。例如，非量子处理装置2028可以以常规方式与量子计算装置2000的其它部件中的一个或多个（例如，下面讨论的通信芯片2012、下面讨论的显示装置2006等）对接，并且可以用作量子处理装置2026和常规部件之间的接口。非量子处理装置2028可以包含一个或多个数字信号处理器（DSP）、专用集成电路（ASIC）、中央处理单元（CPU）、图形处理单元（GPU）、密码处理器（在硬件内执行密码算法的专用处理器）、服务器处理器或任何其它适合的处理装置。
量子计算装置2000可以包含存储器2004，其本身可以包含一个或多个存储器装置，诸如易失性存储器（例如，动态随机存取存储器（DRAM））、非易失性存储器（例如，只读存储器（ROM））、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，可以读取量子处理装置2026中的量子位的状态并将其存储在存储器2004中。在一些实施例中，存储器2004可以包含与非量子处理装置2028共享管芯的存储器。此存储器可以被用作高速缓冲存储器，并且可以包含嵌入式动态随机存取存储器（eDRAM）或自旋传递转矩磁随机存取存储器（STT-MRAM）。
量子计算装置2000可以包含冷却设备2030。冷却设备2030可以在操作期间将量子处理装置2026维持在预定的低温，以降低量子处理装置2026中的散射效应。此预定的低温可以取决于设置而变化；在一些实施例中，温度可以是5开氏度或更低。在一些实施例中，非量子处理装置2028（以及量子计算装置2000的各种其它部件）可以不由冷却设备2030冷却，并且相反可以在室温操作。冷却设备2030例如可以是稀释制冷机、氦-3制冷机或液氦制冷机。
在一些实施例中，量子计算装置2000可以包含通信芯片2012（例如，一个或多个通信芯片）。例如，通信芯片2012可以被配置用于管理用于向和从量子计算装置2000传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用已调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联的装置不含有任何线，尽管在一些实施例中它们可能不含有。
通信芯片2012可以实现多种无线标准或协议中的任一种，包含但不限于电气和电子工程师协会（IEEE）标准，包含Wi-Fi（IEEE 1402.11系列）、IEEE 1402.16标准（例如，IEEE1402.16-2005修正案）、长期演进（LTE）项目连同任何修正案、更新和/或修订（例如，高级LTE项目、超移动宽带（UMB）项目（也称为“3GPP2”）等）。IEEE 1402.16兼容的宽带无线接入（BWA）网络一般被称为WiMAX网络（代表微波接入全球互操作性的首字母缩略词），其是对于通过了对于IEEE 1402.16标准的一致性和互操作性测试的产品的认证标记。通信芯片2012可以按照全球移动通信系统（GSM）、通用分组无线电服务（GPRS）、通用移动电信系统（UMTS）、高速分组接入（HSPA）、演进的HSPA（E-HSPA）或LTE网络来操作。通信芯片2012可按照增强型数据GSM演进（EDGE）、GSM EDGE无线电接入网（GERAN）、通用地面无线电接入网（UTRAN）或演进的UTRAN( E-UTRAN)来操作。通信芯片2012可按照码分多址（CDMA）、时分多址（TDMA）、数字增强无绳电信（DECT）、演进数据优化（EV-DO）和它们的派生以及被指定为3G、4G、5G及其以后的任何其它无线协议来操作。在其它实施例中，通信芯片2012可以按照其它无线协议操作。量子计算装置2000可以包含天线2022以促进无线通信和/或以接收其它无线通信（诸如AM或FM无线电传送）。
在一些实施例中，通信芯片2012可以管理有线通信，诸如电、光或任何其它适合的通信协议（例如，以太网）。如上所述，通信芯片2012可以包含多个通信芯片。比如，第一通信芯片2012可专用于较短程无线通信（诸如Wi-Fi或蓝牙），并且第二通信芯片2012可专用于较长程无线通信（诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其它）。在一些实施例中，第一通信芯片2012可以专用于无线通信，并且第二通信芯片2012可以专用于有线通信。
量子计算装置2000可以包含电池/电源电路2014。电池/电源电路2014可以包含一个或多个储能装置（例如，电池或电容器）和/或用于将量子计算装置2000的部件耦合到与量子计算装置2000分离的能量源（例如，AC线路功率）的电路。
量子计算装置2000可以包含显示装置2006（或对应的接口电路，如上面所讨论的）。显示装置2006可以包含任何视觉指示器，诸如例如抬头显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
量子计算装置2000可以包含音频输出装置2008（或对应的接口电路，如上面所讨论的）。音频输出装置2008可以包含生成可听指示器的任何装置，诸如例如扬声器、耳机或耳塞。
量子计算装置2000可以包含音频输入装置2024（或对应的接口电路，如上面所讨论的）。音频输入装置2024可以包含生成表示声音的信号的任何装置，诸如麦克风、麦克风阵列或数字仪器（例如，具有乐器数字接口（MIDI）输出的仪器）。
量子计算装置2000可以包含全球定位系统（GPS）装置2018（或对应的接口电路，如上面所讨论的）。GPS装置2018可以与基于卫星的系统通信，并且可以接收量子计算装置2000的位置，如本领域已知的。
量子计算装置2000可以包含其它输出装置2010（或对应的接口电路，如上面所讨论的）。其它输出装置2010的示例可以包括音频编解码器、视频编解码器、打印机、用于向其它装置提供信息的有线或无线传送器或附加存储装置。
量子计算装置2000可以包含其它输入装置2020（或对应的接口电路，如上面所讨论的）。其它输入装置2020的示例可以包括加速度计、陀螺仪、罗盘、图像捕获装置、键盘、诸如鼠标的光标控制装置、触控笔、触摸板、条形码读取器、快速响应（QR）码读取器、任何传感器或射频识别（RFID）读取器。
量子计算装置2000或其部件的子集可以具有任何适当的形状因子，诸如手持或移动计算装置（例如，蜂窝电话、智能电话、移动互联网装置、音乐播放器、平板计算机、笔记本计算机、上网本计算机、超极本计算机、个人数字助理（PDA）、超移动个人计算机等）、台式计算装置、服务器或其它连网的计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴计算装置。
如下段落提供了本文公开的实施例的各种示例。
示例1是一种装置，包含：量子点器件的量子点形成区域；设置在量子点形成区域上的一组栅极，其中该组栅极至少包含第一、第二和第三栅极，间隔物设置在第一栅极和第二栅极的多侧上，其中第一间隔物设置在第一栅极接近于第二栅极的一侧上，并且与第一间隔物物理分离的第二间隔物设置在第二栅极接近于第一栅极的一侧上，并且第三栅极设置在第一栅极和第二栅极之间并在第一间隔物和第二间隔物之间延伸；以及接近于该组栅极设置在量子点形成区域上的单电子晶体管（SET）。
示例2可包含示例1的主题，并且可进一步指定：量子点形成区域包含量子阱叠层，并且器件进一步包含设置在量子点形成区域上方的绝缘材料，其中绝缘材料包含沟槽，其中第一栅极的栅极金属设置在绝缘材料上并延伸到沟槽中。
示例3可包含示例2的主题，并且可进一步指定：沟槽具有接近于量子阱叠层处最窄的逐渐变细的轮廓。
示例4可包含示例2-3中任一示例的主题，并且可进一步指定：沟槽向下延伸到量子阱叠层。
示例5可包含示例2-4中任一示例的主题，并且可进一步指定：沟槽具有在10纳米和30纳米之间的宽度。
示例6可包含示例2-5中任一示例的主题，并且可进一步指定：栅极金属在绝缘材料上方具有在25纳米和75纳米之间的厚度。
示例7可包含示例2-6中任一示例的主题，并且可进一步指定：栅极金属沿沟槽具有在20纳米和40纳米之间的长度。
示例8可包含示例2-7中任一示例的主题，并且可进一步包含：间隔物，设置在沟槽中的栅极金属和沟槽的侧壁之间。
示例9可包含示例2-8中任一示例的主题，并且可进一步指定：沟槽具有在200纳米和300纳米之间的深度。
示例10可包含示例1的主题，并且可进一步指定：量子点形成区域包含量子阱叠层，所述量子阱叠层包含在远离基延伸的鳍中。
示例11可包含示例10的主题，并且可进一步指定：量子点形成区域进一步包含设置在鳍的相对面上的绝缘材料。
示例12可包含示例10-11中任一示例的主题，并且可进一步指定：鳍具有在10纳米和30纳米之间的宽度。
示例13可包含示例10-12中任一示例的主题，并且可进一步指定：鳍具有接近于基处最宽的逐渐变细的形状。
示例14可包含示例10-13中任一示例的主题，并且可进一步指定：基包含半导体衬底。
示例15可包含示例10-14中任一示例的主题，并且可进一步指定：鳍具有在250纳米和350纳米之间的高度。
示例16可包含示例1-15中任一示例的主题，并且可进一步指定：SET包含：第一和第二绝缘支撑件；第一和第二源极/漏极（S/D）电极，其中第一S/D电极设置在第一绝缘支撑件的侧面上，并且第二S/D电极设置在第二绝缘支撑件的侧面上；岛，设置在第一和第二S/D电极之间，并延伸到第一和第二绝缘支撑件之间的区域中；以及电介质的第一和第二部分，其中电介质的第一部分设置在第一S/D电极和岛之间，并且电介质的第二部分设置在第二S/D电极和岛之间。
示例17可包含示例16的主题，并且可进一步指定：第一和第二S/D电极设置在衬底上，并且电介质的另一部分设置在衬底和岛之间。
示例18可包含示例16-17中任一示例的主题，并且可进一步指定：SET进一步包含：第三绝缘支撑件；以及SET的栅电极，设置在第三绝缘支撑件的侧面上。
示例19可包含示例18的主题，并且可进一步指定：第一S/D电极的纵轴平行于栅电极的纵轴。
示例20可包含示例18-19中任一示例的主题，并且可进一步指定：第三绝缘支撑件的侧面面向第一和第二绝缘支撑件的侧面。
示例21可包含示例18-20中任一示例的主题，并且可进一步指定：SET进一步包含设置在岛和栅电极之间的电介质的第三部分。
示例22可包含示例16的主题，并且可进一步指定：SET是第一SET，岛是第一岛，第一绝缘支撑件的侧面是第一绝缘支撑件的第一侧面，第二绝缘支撑件的侧面是第二绝缘支撑件的第一侧面，并且器件进一步包含：第二SET的第三和第四S/D电极，其中第三S/D电极设置在第一绝缘支撑件的第二侧面上，并且第四S/D电极设置在第二绝缘支撑件的第二侧面上；第二SET的第二岛，设置在第三和第四S/D电极之间，并延伸到第一和第二绝缘支撑件之间的区域中；以及电介质的第三和第四部分；其中电介质的第三部分设置在第三S/D电极和第二岛之间，并且电介质的第四部分设置在第四S/D电极和第二岛之间。
示例23可包含示例22的主题，并且可进一步指定：SET进一步包含：第三绝缘支撑件；以及设置在第三绝缘支撑件的侧面上的第一SET的栅电极，其中第三绝缘支撑件的侧面面向第一和第二绝缘支撑件的第一侧面。
示例24可包含示例23的主题，并且可进一步指定：栅电极是第一栅电极，第三绝缘支撑件的侧面是第三绝缘支撑件的第一侧面，并且器件进一步包含设置在第三绝缘支撑件的第二侧面上的第二栅电极。
示例25可包含示例23-24中任一示例的主题，并且可进一步指定：SET进一步包含：第四绝缘支撑件；以及设置在第四绝缘支撑件的侧面上的第二SET的栅电极，其中第四绝缘支撑件的侧面面向第一和第二绝缘支撑件的第二侧面。
示例26可包含示例22-25中任一示例的主题，并且可进一步指定：第三绝缘支撑件设置在第一和第二绝缘支撑件之间，并且第三绝缘支撑件设置在第一和第二岛之间。
示例27可包含示例26的主题，并且可进一步指定：电介质的第五部分设置在第三绝缘支撑件和第一岛之间，并且电介质的第六部分设置在第三绝缘支撑件和第二岛之间。
示例28可包含示例26-27中任一示例的主题，并且可进一步指定：第三绝缘支撑件与第一和第二绝缘支撑件在物质上连续。
示例29可包含示例16-28中任一示例的主题，并且可进一步指定：第一和第二绝缘支撑件与设置在第一和第二绝缘支撑件之间的第三绝缘支撑件在物质上连续。
示例30可包含示例16-29中任一示例的主题，并且可进一步指定：第一绝缘支撑件的侧面是第一绝缘支撑件的第一侧面，并且器件进一步包含设置在第一绝缘支撑件的第二侧面上的栅电极。
示例31可包含示例30的主题，并且可进一步指定：栅电极沿第二绝缘支撑件连续延伸。
示例32可包含示例1-15中任一示例的主题，并且可进一步指定：SET包含：设置在衬底上的第一和第二源极/漏极（S/D）电极；设置在第一和第二S/D电极之间的区域中的岛；分别设置在第一S/D电极和岛之间和在第二S/D电极和岛之间的电介质的第一和第二部分；以及设置在衬底和岛之间的电介质的第三部分。
示例33可包含示例32的主题，并且可进一步指定：岛在第一和第二S/D电极之间的区域外侧延伸。
示例34可包含示例32-33中任一示例的主题，并且可进一步指定：SET进一步包含设置在第一和第二S/D电极之间的区域中的绝缘材料。
示例35可包含示例32-34中任一示例的主题，并且可进一步指定：SET进一步包含与岛间隔开的栅电极。
示例36可包含示例35的主题，并且可进一步指定：栅电极的纵轴平行于在第一和第二S/D电极之间运行的轴。
示例37可包含示例35-36中任一示例的主题，并且可进一步指定：SET进一步包含设置在岛和栅电极之间的TJ电介质的第四部分。
示例38可包含示例32-37中任一示例的主题，并且可进一步指定：第一和第二S/D电极成形为矩形固体。
示例39可包含示例1-38中任一示例的主题，并且可进一步包含：多组栅极，设置在量子点形成区域上；以及多个SET，接近于多组栅极中的不同组栅极设置在量子点形成区域上。
示例40可包含示例1-39中任一示例的主题，并且可进一步包含：磁线。
示例41可包含示例1-40中任一示例的主题，并且可进一步指定：量子点形成区域包含硅/氧化硅材料叠层。
示例42可包含示例41的主题，并且可进一步指定：量子点形成区域包含硅量子阱层和设置在硅量子阱层和该组栅极之间的氧化硅层。
示例43可包含示例1-42中任一示例的主题，并且可进一步指定：第一间隔物具有在1纳米和10纳米之间的厚度。
示例44可包含示例1-43中任一示例的主题，并且可进一步指定：间隔物包含氮化物材料或碳化物材料。
示例45可包含示例1-43中任一示例的主题，并且可进一步指定：间隔物包含碳掺杂的氧化物。
示例46可包含示例1-43中任一示例的主题，并且可进一步指定：间隔物包含氮化硅。
示例47可包含示例1-46中任一示例的主题，并且可进一步指定：第一、第二和第三栅极各包含栅极金属和设置在栅极金属和量子点形成区域之间的栅极电介质。
示例48可包含示例47的主题，并且可进一步指定：第一、第二和第三栅极的栅极电介质由公共的连续栅极电介质层提供。
示例49可包含示例47的主题，并且可进一步指定：栅极金属是氮化钛。
示例50可包含示例1-49中任一示例的主题，并且可进一步指定：第一栅极的金属具有在40纳米和75纳米之间的高度。
示例51可包含示例1-50中任一示例的主题，并且可进一步指定：第一栅极具有在20纳米和40纳米之间的长度。
示例52可包含示例1-51中任一示例的主题，并且可进一步包含：分别与第一、第二和第三栅极导电接触的第一、第二和第三导电通孔。
示例53是一种操作量子点器件的方法，包含：作为使量子点在量子点形成区域中形成的一部分，向量子点形成区域上的组中的一个或多个栅极提供电信号，其中该组栅极至少部分地设置在量子点形成区域上设置的绝缘材料中的沟槽中，或者其中量子点形成区域包含设置在鳍中的量子阱层，该鳍具有设置在鳍的相对面上的绝缘材料；提供电信号以偏置接近于该组栅极的单电子晶体管（SET）；以及从SET接收指示量子点的状态的电信号。
示例54可包含示例53的主题，并且可进一步指定：量子点的状态是量子点的自旋状态。
示例55可包含示例53-54中任一示例的主题，并且可进一步指定：量子点是第一量子点，并且方法进一步包含：作为使第二量子点在量子点形成区域中形成的一部分，向一个或多个栅极提供电信号；以及在感测第一量子点的量子态之前，允许第一和第二量子点交互。
示例56可包含示例55的主题，并且可进一步指定：允许第一和第二量子点交互包括向一个或多个栅极提供电信号以控制第一和第三量子点之间的交互。
示例57可包含示例53-56中任一示例的主题，并且可进一步指定：SET包含：第一和第二源极/漏极（S/D）电极，其中第一S/D电极设置在第一绝缘支撑件的侧面上，并且第二S/D电极设置在第二绝缘支撑件的侧面上；岛，设置在第一和第二S/D电极之间，并延伸到第一和第二绝缘支撑件之间的区域中；以及电介质的第一和第二部分，其中电介质的第一部分设置在第一S/D电极和岛之间，并且电介质的第二部分设置在第二S/D电极和岛之间。
示例58可包含示例53-56中任一示例的主题，并且可进一步指定：SET包含：第一和第二源极/漏极（S/D）电极；设置在第一和第二S/D电极之间的区域中的SET的岛，其中岛在第一和第二S/D电极之间的区域外侧延伸；以及分别设置在第一S/D电极和岛之间和在第二S/D电极和岛之间的电介质的第一和第二部分。
示例59可包含示例53-58中任一示例的主题，并且可进一步指定：从SET接收指示量子点的状态的电信号包含监视SET的电导。
示例60是一种制造量子点器件的方法，包含：在衬底上提供量子点形成区域；在量子点形成区域上形成一组栅极；接近于该组栅极在量子点形成区域上形成单电子晶体管（SET）；其中该组栅极至少部分地设置在量子点形成区域上设置的绝缘材料中的沟槽中，或者其中量子点形成区域包含鳍中的量子阱层，该鳍在鳍的相对面上设置有绝缘材料。
示例61可包含示例60的主题，并且可进一步指定：在衬底上提供量子点形成区域包含通过外延来生长量子阱叠层的材料。
示例62可包含示例61的主题，并且可进一步指定：量子阱叠层的材料是硅。
示例63可包含示例60-62中任一示例的主题，并且可进一步包含：在栅极上提供层间电介质；以及形成穿过层间电介质以与栅极进行导电接触的导电通孔。
示例64可包含示例60-63中任一示例的主题，并且可进一步指定：形成SET包含：在量子点形成区域上形成绝缘支撑件；在绝缘支撑件的至少一个侧面上提供导电材料；在提供导电材料之后，在导电材料和绝缘支撑件上提供绝缘材料以形成第一组件；在第一组件中形成凹槽，其中凹槽延伸到绝缘支撑件中，并将导电材料至少分成第一和第二单独的导电部分；在凹槽的侧壁和底部上提供电介质；以及在电介质上在凹槽中提供岛材料。
示例65可包含示例60-63中任一示例的主题，并且可进一步指定：形成SET包含：在量子点形成区域上形成导电材料鳍；在形成鳍之后，在鳍上提供绝缘材料以形成第一组件；在第一组件中形成凹槽，其中凹槽延伸到鳍中，并将鳍至少分成第一和第二单独的导电部分；在凹槽的侧壁和底部上提供电介质；以及在电介质上在凹槽中提供岛材料。
示例66是一种量子计算装置，包含：量子处理装置，包含多组栅极以在量子阱叠层中生成量子点，其中各组栅极至少部分地设置在量子阱叠层上设置的绝缘材料中的沟槽中，或者其中量子阱叠层被包含在鳍中，鳍在相对面上设置有绝缘材料，并且其中量子处理装置进一步包含接近于多组栅极的多个单电子晶体管（SET）以检测量子点的量子态；非量子处理装置，耦合到量子处理装置，以控制施加到多组栅极和多个SET的电压；以及存储器装置，用于存储由多个SET在量子处理装置操作期间生成的数据。
示例67可包含示例66的主题，并且可进一步包含：冷却设备，将量子处理装置的温度维持在5开氏度以下。
示例68可包含示例66-67中任一示例的主题，并且可进一步指定：存储器装置用于存储要由量子处理装置执行的量子计算算法的指令。
示例69可包含示例66-68中任一示例的主题，并且可进一步指定：SET中的各个SET包含：第一和第二源极/漏极（S/D）电极；设置在第一和第二S/D电极之间的区域中的岛，其中岛在第一和第二S/D电极之间的区域外侧延伸；以及设置在第一S/D电极和岛之间和在第二S/D电极和岛之间的电介质的第一和第二部分。
示例70可包含示例66-68中任一示例的主题，并且可进一步指定：SET中的各个SET包含：第一和第二源极/漏极（S/D）电极，其中第一S/D电极设置在第一绝缘支撑件的侧面上，并且第二S/D电极设置在第二绝缘支撑件的侧面上；岛，设置在第一和第二S/D电极之间，并延伸到第一和第二绝缘支撑件之间的区域中；以及电介质的第一和第二部分，其中电介质的第一部分设置在第一S/D电极和岛之间，并且电介质的第二部分设置在第二S/D电极和岛之间。

Claims (14)

1.一种量子点器件，包括：
量子点器件的量子点形成区域，其中所述量子点形成区域包含量子阱叠层；
一组栅极，该组栅极在所述量子点形成区域上，其中：
该组栅极至少包含第一栅极、第二栅极和第三栅极，
间隔物在所述第一栅极和第二栅极的多侧处，其中第一间隔物在所述第一栅极接近于所述第二栅极的一侧处，并且与所述第一间隔物物理分离的第二间隔物在所述第二栅极接近于所述第一栅极的一侧处；并且
所述第三栅极在所述第一栅极和第二栅极之间，并在所述第一间隔物和第二间隔物之间延伸；
绝缘材料，其中所述绝缘材料包括沟槽，所述沟槽在所述绝缘材料的第一部分和所述绝缘材料的第二部分之间，所述第一栅极的栅极金属至少部分地在所述绝缘材料的所述第一部分上方并延伸到所述沟槽中，并且所述第三栅极的栅极金属至少部分地在所述绝缘材料的所述第一部分上方并延伸到沟槽中；以及
单电子晶体管（SET），所述单电子晶体管（SET）接近于该组栅极在所述量子点形成区域上。
2.如权利要求1所述的器件，其中所述沟槽具有接近于所述量子阱叠层最窄的逐渐变细的轮廓。
3.如权利要求1所述的器件，其中所述沟槽向下延伸到所述量子阱叠层。
4.如权利要求1所述的器件，其中所述单电子晶体管（SET）包含:
第一和第二绝缘支撑件；
第一和第二源极/漏极（S/D）电极，其中所述第一源极/漏极（S/D）电极在所述第一绝缘支撑件的侧面处，并且所述第二源极/漏极（S/D）电极在所述第二绝缘支撑件的侧面处；
岛，所述岛在所述第一和第二源极/漏极（S/D）电极之间，并延伸到所述第一和第二绝缘支撑件之间的区域中；以及
电介质的第一和第二部分，其中所述电介质的所述第一部分在所述第一源极/漏极（S/D）电极和所述岛之间，并且所述电介质的所述第二部分在所述第二源极/漏极（S/D）电极和所述岛之间。
5.如权利要求4所述的器件，其中所述第一和第二源极/漏极（S/D）电极在衬底上，并且所述电介质的另一部分在所述衬底和所述岛之间。
6.如权利要求4所述的器件，其中所述单电子晶体管（SET）进一步包含：
第三绝缘支撑件；以及
所述单电子晶体管（SET）的栅电极，所述单电子晶体管（SET）的所述栅电极在所述第三绝缘支撑件的侧面处。
7.如权利要求4所述的器件，其中所述单电子晶体管（SET）是第一单电子晶体管（SET），所述岛是第一岛，所述第一绝缘支撑件的所述侧面是所述第一绝缘支撑件的第一侧面，所述第二绝缘支撑件的所述侧面是所述第二绝缘支撑件的第一侧面，并且所述器件进一步包含：
第二单电子晶体管（SET）的第三和第四源极/漏极（S/D）电极，其中所述第三源极/漏极（S/D）电极在所述第一绝缘支撑件的第二侧面处，并且所述第四源极/漏极（S/D）电极在所述第二绝缘支撑件的第二侧面处；
所述第二单电子晶体管（SET）的第二岛，所述第二岛在所述第三和第四源极/漏极（S/D）电极之间，并延伸到所述第一和第二绝缘支撑件之间的所述区域中；以及
所述电介质的第三和第四部分；其中所述电介质的所述第三部分在所述第三源极/漏极（S/D）电极和所述第二岛之间，并且所述电介质的所述第四部分在所述第四源极/漏极（S/D）电极和所述第二岛之间。
8.如权利要求7所述的器件，进一步包括第三绝缘支撑件，其中所述第三绝缘支撑件在所述第一和第二绝缘支撑件之间，并且所述第三绝缘支撑件在所述第一和第二岛之间。
9.如权利要求1-4中任一项所述的器件，其中所述单电子晶体管（SET）包含:
在衬底上的第一和第二源极/漏极（S/D）电极；
在所述第一和第二源极/漏极（S/D）电极之间的区域中的岛；
电介质的第一和第二部分，所述第一和第二部分分别在所述第一源极/漏极（S/D）电极和所述岛之间和在所述第二源极/漏极（S/D）电极和所述岛之间；以及
电介质的第三部分，所述第三部分在所述衬底和所述岛之间。
10.如权利要求1-4中任一项所述的器件，进一步包括：
多组栅极，所述多组栅极在所述量子点形成区域上；以及
多个单电子晶体管（SET），所述多个单电子晶体管（SET）接近于所述多组栅极中的不同组栅极在所述量子点形成区域上。
11.一种制造量子点器件的方法，包括：
在支撑结构上方提供量子阱叠层；
在所述量子阱叠层上方提供绝缘材料，所述绝缘材料包括沟槽；
在所述量子点形成区域上形成一组栅极，所述组栅极包括第一栅极、第二栅极和第三栅极，其中：
第一间隔物在所述第一栅极接近于所述第二栅极的一侧处，
与所述第一间隔物物理分离的第二间隔物在所述第二栅极接近于所述第一栅极的一侧处，
所述第三栅极在所述第一栅极和第二栅极之间，并在所述第一间隔物和第二间隔物之间延伸，并且
所述第一栅极的栅极金属和所述第三栅极的栅极金属延伸到所述沟槽中，以及；
接近于该组栅极形成单电子晶体管（SET）。
12.如权利要求11所述的方法，其中提供所述量子阱叠层包含通过外延来生长所述量子阱叠层的材料。
13.一种量子计算装置，包括：
量子处理装置，所述量子处理装置包含：
量子阱叠层上的多个栅极，所述栅极包括第一、第二和第三栅极，
单电子晶体管(SET)，接近于所述多个栅极，以及
绝缘材料，
其中：
第一间隔物在所述第一栅极接近于所述第二栅极的一侧处，
与所述第一间隔物物理分离的第二间隔物在所述第二栅极接近于所述第一栅极的一侧处，
所述第三栅极在所述第一栅极和第二栅极之间，并在所述第一间隔物和第二间隔物之间延伸，
所述绝缘材料包括沟槽，并且
所述第一栅极的栅极金属和所述第三栅极的栅极金属延伸到所述沟槽中；
非量子处理装置，所述非量子处理装置耦合到所述量子处理装置，以控制施加到所述多个栅极和所述单 电子晶体管 (SET) 的电压；以及
存储器装置，所述存储器装置存储由所述量子处理装置在所述量子处理装置的操作期间生成的数据。
14.如权利要求13所述的量子计算装置，其中所述存储器装置要存储要由所述量子处理装置执行的量子计算算法的指令。
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