FR3137790A1 - Dispositif quantique a qubits de semi-conducteur comprenant des grilles disposees dans un semi-conducteur - Google Patents
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Abstract
Dispositif quantique (100) à qubits de semi-conducteur, comportant au moins :- une couche (104) d’un premier semi-conducteur disposée sur une couche (106) d’un deuxième semi-conducteur dont l’énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l’une des couches (104, 106) forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre couche (104, 106) ;- des cavités (108) formées à travers une partie seulement de l’épaisseur de la couche (104) du premier semi-conducteur ;- des grilles de commande (110) électriquement conductrices, chacune disposée au moins en partie dans l’une des cavités (108). Figure pour l’abrégé : figure 3.
Description
L’invention concerne le domaine des dispositifs quantiques, du traitement de l’information quantique et de l’informatique quantique. De manière avantageuse, l’invention s’applique au développement de processeurs quantiques dans lesquels des qubits, c’est-à-dire les unités élémentaires d’information quantique, sont encodés dans des boîtes quantiques de semi-conducteur, en particulier pour des qubits de spin où l’information quantique est encodée dans les états de spin (c’est-à-dire les moment magnétiques) d’électrons ou des trous confinés par des potentiels électrostatiques et/ou éventuellement de la micro-structuration, ou pour des qubits de charge où l’information quantique est encodée dans la charge électrique confinée.
L’informatique quantique est basée sur l’utilisation d’un état quantique à deux niveaux mesurables comme vecteur d’information, appelé bit quantique ou, en anglais, « quantum bit » ou, en un seul mot, « qubit ». Des lois et propriétés de la mécanique quantique, telles que la superposition, l’intrication, et la mesure sont exploitées afin d’exécuter des algorithmes. Un dispositif quantique comprenant des qubits permet de manipuler l’état quantique de ces qubits.
Les qubits de spin ou de charge peuvent être formés dans du semi-conducteur. Les technologies semi-conductrices sont étudiées pour la réalisation de qubits en raison de leur haut potentiel d’intégration, à l’image de l’électronique classique. Dans de tels qubits, des électrons ou des trous sont confinés à des températures cryogéniques dans des structures de confinement de tailles nanométriques définies de manière électrostatique et, dans le cas du silicium, d’architecture proche de celle des MOSFETs. Ces structures de confinement correspondent à des boîtes quantiques, également appelées « quantum dots » en anglais. Une boîte quantique se comporte comme un puits de potentiel confinant une ou plusieurs charges élémentaires (électrons ou trous) dans une région de semi-conducteur.
Pour qu’un processeur quantique puisse résoudre des problèmes d’importance pratique, il doit comporter un nombre suffisamment grand de qubits, au-delà du nombre maximum de qubits simulables sur une machine de calcul classique (c’est-à-dire plus de 50 qubits environ). La réalisation d’un tel nombre de qubits au sein d’un même dispositif pose toutefois des problèmes technologiques, en particulier la gestion de la variabilité entre les qubits.
Dans un dispositif quantique à qubits de semi-conducteur (qubits de spin ou de charge), les électrons ou les trous utilisés pour le codage de l’information quantique sont confinés à l’aide de grilles métalliques déposées au-dessus d’une structure ou hétérostructure de semi-conducteur(s) recouverte d’une couche de matériau isolant (SiO2, Al2O3, etc.) servant d’oxyde de grille. Il peut y avoir un ou plusieurs niveaux de grille métallique superposés et séparés par des couches de matériau isolant. Les électrons ou les trous sont confinés dans la portion de semi-conducteur se trouvant en dessous des grilles (à l’aplomb ou au voisinage de celles-ci), soit à l’interface entre le semi-conducteur et l’oxyde de grille, soit dans des puits quantiques enterrés créés par l’empilement de couches de semi-conducteurs de compositions différentes. Un tel puits quantique comporte par exemple une portion de silicium ou de germanium dans lequel des porteurs de charge (électrons dans le cas du silicium, trous dans le cas du germanium) sont confinés par des barrières de SiGe entre lesquelles se trouve la portion de silicium ou de germanium. Dans tous les cas, le confinement des électrons ou des trous est sensible à la présence de charges électriques piégées principalement aux interfaces entre la structure de semi-conducteur et le ou les matériaux diélectriques déposés sur sa surface. Ce désordre de charge est l’un des causes principales de variabilité entre qubits.
Si le champ électrique généré par les charges piégées directement sous les grilles métalliques est partiellement écranté par les grilles, celui généré par les charges entre les grilles l’est beaucoup moins. Par conséquent, le désordre de charges associé aux interfaces semi-conducteur/diélectrique qui sont relativement éloignées des grilles métalliques a un effet dominant sur la variabilité entre qubits.
Un but de la présente invention est de proposer un dispositif quantique à qubits de semi-conducteur dont la structure permet de réduire sensiblement la variabilité entre les qubits.
Pour cela, la présente invention propose un dispositif quantique à qubits de semi-conducteur, comportant au moins :
- une couche d’un premier semi-conducteur disposée sur une couche d’un deuxième semi-conducteur dont l’énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l’une des couches forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre couche ;
- des cavités formées à travers une partie seulement de l’épaisseur de la couche du premier semi-conducteur ;
- des grilles de commande électriquement conductrices, chacune disposée au moins en partie dans l’une des cavités.
- une couche d’un premier semi-conducteur disposée sur une couche d’un deuxième semi-conducteur dont l’énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l’une des couches forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre couche ;
- des cavités formées à travers une partie seulement de l’épaisseur de la couche du premier semi-conducteur ;
- des grilles de commande électriquement conductrices, chacune disposée au moins en partie dans l’une des cavités.
Ce dispositif peut s’appliquer à tous qubits réalisés à partir d’une hétérostructure de semi-conducteur dans laquelle le confinement vertical (ou direction parallèle à la direction d’empilement, ou direction de croissance, des couches de semi-conducteur) des porteurs de charge (électrons ou trous) a lieu dans une des couches de semi-conducteur formant des puits de potentiel.
Afin de réduire l’effet du désordre de charge associé avec les interfaces superficielles semi-conducteur/oxyde non recouvertes par des grilles métalliques, ce dispositif quantique propose l’utilisation d’une structure de grilles dites « pénétrantes », c’est-à-dire réalisées au sein de l’une des couches de semi-conducteur. Cette géométrie des grilles permet, par rapport aux grilles traditionnelles avec un diélectrique de grille formé au-dessus de l’empilement semi-conducteur formant les puits quantiques, d’éloigner les interfaces semi-conducteur/diélectrique entre des grilles adjacentes, et, par conséquent, de réduire l’impact du désordre de charges associé et du bruit de charges, et donc de réduire la variabilité entre les qubits du dispositif. Cette réduction de la variabilité des qubits permet de simplifier l’architecture de contrôle associée à ce dispositif quantique et de faciliter le réglage des qubits.
Dans ce dispositif, le codage de l’information quantique peut avoir lieu sur un degré de liberté de spin (c’est-à-dire les états de spin d’une particule en présence d’un champ magnétique statique) ou de charge d’électrons ou de trous piégées dans les régions de confinement, ou sur des charges présentes dans les régions de confinement.
L’invention s’applique avantageusement à un dispositif quantique comportant au moins 50 qubits.
Un tel dispositif quantique se distingue d’un dispositif de type MOSFET du fait que les régions de semi-conducteur se trouvant à côté des boîtes quantiques surmontées par les grilles de commande forment des « barrières tunnel » qui isolent les boîtes quantiques les unes des autres.
Chacune des grilles de commande peut être utilisée pour former une boîte quantique ou pour contrôler la hauteur d’une des barrières tunnel se trouvant entre deux boîtes quantiques, c’est-à-dire contrôler le couplage entre ces boîtes. Dans le cas d’une grille de commande utilisée pour former une boîte quantique, la région de confinement de cette boîte quantique est localisée généralement au voisinage de l’interface entre les couches des premier et deuxième semi-conducteurs, à l’aplomb des cavités ou au voisinage de celles-ci.
Les régions de confinement sont créées par tout ou partie des grilles de commande suivant le potentiel qui leur est respectivement appliqué. Autrement dit, un qubit n’est pas forcément associé à chaque grille de commande.
Selon le procédé de réalisation mis en œuvre pour former les grilles de commande dans les cavités, celles-ci peuvent remplir partiellement ou totalement les cavités. Il est également possible que le matériau des grilles de commande déborde des cavités.
Chacune des grilles de commande peut comporter au moins un matériau métallique.
De manière avantageuse, dans un premier mode de réalisation :
- le semi-conducteur de ladite une des couches formant la barrière de potentiel de confinement peut être de l’AlGaAs et le semi-conducteur de ladite autre couche peut être du GaAs, ou
- le semi-conducteur de ladite une des couches formant la barrière de potentiel de confinement peut être du SiGe et le semi-conducteur de ladite autre couche peut être du Si ou du Ge.
- le semi-conducteur de ladite une des couches formant la barrière de potentiel de confinement peut être de l’AlGaAs et le semi-conducteur de ladite autre couche peut être du GaAs, ou
- le semi-conducteur de ladite une des couches formant la barrière de potentiel de confinement peut être du SiGe et le semi-conducteur de ladite autre couche peut être du Si ou du Ge.
Au-delà de ces combinaisons de matériaux semi-conducteurs, l’invention peut s’appliquer de façon générale à tout type d’hétérostructures obtenue par empilement de deux matériaux semi-conducteurs différents, comme par exemple les couples suivants de matériaux : InAs/InGaAs, InGaAs/InP, CdTe/HgTe, etc.
Dans un deuxième mode de réalisation, le dispositif peut comporter en outre une couche d’un troisième semi-conducteur telle que la couche du deuxième semi-conducteur soit disposée entre les couches des premier et troisième semi-conducteurs, et l’énergie de bande interdite du deuxième semi-conducteur peut être inférieure à celles des premier et troisième semi-conducteurs tel que les couches des premier et troisième semi-conducteurs forment des barrières de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans les régions de confinement formées dans la couche du deuxième semi-conducteur.
Dans ce deuxième mode de réalisation, les régions de confinement peuvent être localisées dans la couche du deuxième semi-conducteur, à l’aplomb des cavités ou au voisinage de celles-ci.
De manière avantageuse, dans ce deuxième mode de réalisation, les premier et troisième semi-conducteurs peuvent être du SiGe et le deuxième semi-conducteur peut être du Si (permettant de confiner des électrons) ou du Ge (permettant de confiner des trous), ou les premier et troisième semi-conducteurs peuvent être de l’AlGaAs et le deuxième semi-conducteur peut être du GaAs.
L’épaisseur de la couche du deuxième semi-conducteur peut être comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm, et/ou l’épaisseur de la couche du premier semi-conducteur peut être comprise entre 5 nm et 200 nm et avantageusement entre 10 nm et 100 nm, et/ou l’épaisseur d’une partie de la couche du premier semi-conducteur disposée sous les cavités peut être inférieure à l’épaisseur de la couche du premier semi-conducteur et comprise entre 5 nm et 100 nm et avantageusement entre 5 et 30 nm.
Le dispositif quantique peut comporter en outre au moins une couche de matériau diélectrique disposée au moins entre des parois de chacune des cavités et chacune des grilles de commande.
La couche de matériau diélectrique peut avoir une épaisseur inférieure ou égale à 20 nm et avantageusement inférieure ou égale à 10 nm.
Les qubits peuvent être agencés en formant une matrice de qubits.
Il est également proposé un procédé de réalisation d’un dispositif quantique à qubits de semi-conducteur, comportant au moins :
- réalisation d’une couche d’un premier semi-conducteur sur une couche d’un deuxième semi-conducteur dont l’énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l’une des couches forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre couche ;
- réalisation de cavités à travers une partie de l’épaisseur de la couche du premier semi-conducteur ;
- réalisation de grilles de commande électriquement conductrices, chacune disposée au moins en partie dans l’une des cavités.
- réalisation d’une couche d’un premier semi-conducteur sur une couche d’un deuxième semi-conducteur dont l’énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l’une des couches forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre couche ;
- réalisation de cavités à travers une partie de l’épaisseur de la couche du premier semi-conducteur ;
- réalisation de grilles de commande électriquement conductrices, chacune disposée au moins en partie dans l’une des cavités.
De manière avantageuse, les cavités peuvent être réalisées par une gravure locale du premier semi-conducteur, et les grilles peuvent être réalisées en remplissant ces cavités par du métal, permettant ainsi d’obtenir des grilles auto-alignées par rapport aux régions de confinement.
Dans l’ensemble du document, le terme « sur » est utilisé sans distinction de l’orientation dans l’espace de l’élément auquel se rapporte ce terme. Par exemple, dans la caractéristique « sur une face d’une couche », cette face n’est pas nécessairement orientée vers le haut mais peut correspondre à une face orientée selon n’importe quelle direction. En outre, la disposition d’un premier élément sur un deuxième élément doit être comprise comme pouvant correspondre à la disposition du premier élément directement contre le deuxième élément, sans aucun élément intermédiaire entre les premier et deuxième éléments, ou bien comme pouvant correspondre à la disposition du premier élément sur le deuxième élément avec un ou plusieurs éléments intermédiaires disposés entre les premier et deuxième éléments.
La présente invention sera mieux comprise à la lecture de la description d’exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d’une figure à l’autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n’étant pas exclusives les unes des autres et peuvent se combiner entre elles.
E
xposé détaillé de modes de réalisation particuliers
Dans la description ci-dessous, dans un but de simplification, seule la réalisation des grilles de commande d’un dispositif quantique à qubits de semi-conducteur est décrite. Les autres éléments ou caractéristiques de ce dispositif, portant notamment sur le couplage entre qubits et les autres éléments de commande et de mesure, ne sont pas décrits.
Un exemple de procédé de réalisation d’un dispositif quantique 100 à qubits de semi-conducteur selon un premier mode de réalisation est décrit ci-dessous en lien avec les figures 1 à 3 qui correspondent à des vues en coupe du dispositif réalisé. Sur l’exemple décrit sur ces figures, la réalisation de la grille d’un seul qubit est décrite. Toutefois, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d’une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Ce procédé est mis en œuvre à partir d’un substrat 102 correspondant par exemple à un wafer, ou plaquette, à base de Si, Ge, GaAs, ou un autre semi-conducteur.
Des étapes d’épitaxie sont mises en œuvre afin de former sur le substrat 102 un empilement de semi-conducteurs comprenant au moins une couche 104 d’un premier semi-conducteur et une couche 106 d’un deuxième semi-conducteur formant ensemble une hétérostructure (voir ). La couche 106 est disposée entre le substrat 102 et la couche 104. L’épaisseur t (dimension parallèle à l’axe Z représenté sur la , et parallèle à la direction de l’empilement ou direction de croissance des couches 104, 106) de la couche 104 est par exemple comprise entre 5 nm et 200 nm et avantageusement entre 10 nm et 100 nm. L’épaisseur de la couche 106 est par exemple comprise entre quelques nanomètres et 10 micromètres ou plus. Une épaisseur importante peut être nécessaire dans certains cas pour relâcher des contraintes induites par des différences de mailles entre la couche 106 et le substrat 102. La composition stœchiométrique de la couche 106 peut varier pendant la croissance épitaxiale afin d’obtenir la composition désirée au sommet de la couche 106 avec l’état de contrainte souhaité. La partie de la couche 106 comprenant la composition désirée, ou toute la couche 106 lorsque cette couche comporte la composition désirée sur toute son épaisseur, peut avoir une épaisseur par exemple comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm.
Les premier et deuxième semi-conducteurs des couches 104, 106 sont choisis tels que l’énergie de bande interdite du deuxième semi-conducteur soit différente de celle du premier semi-conducteur, afin que, dans chacun des qubits réalisés, l’une des couches 104, 106 forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre des couches 104, 106.
Dans une première configuration, l’énergie de bande interdite du deuxième semi-conducteur de la couche 106 est inférieure à celle du premier semi-conducteur de la couche 104, de manière à ce que, dans chacun des qubits réalisés, la barrière de potentiel soit formée par le premier semi-conducteur de la couche 104 et que la région de confinement soit formée dans le deuxième semi-conducteur de la couche 106 à proximité de l’interface avec le premier semi-conducteur. Selon un exemple de cette première configuration dans lequel les qubits du dispositif 100 sont des qubits de spin (ou de charge) d’électrons (ou de trous), le premier semi-conducteur de la couche 104 est de l’AlGaAs et le deuxième semi-conducteur de la couche 106, ainsi que du substrat 102, sont du GaAs. Selon un autre exemple de cette première configuration dans lequel les qubits du dispositif 100 sont des qubits de spin ou de charge d’électron, le premier semi-conducteur de la couche 104 est du SiGe et le deuxième semi-conducteur de la couche 106 est du Si. Selon un autre exemple de cette première configuration dans lequel les qubits du dispositif 100 sont des qubits de spin ou de charge de trou, le premier semi-conducteur de la couche 104 est du SiGe et le deuxième semi-conducteur de la couche 106 est du Ge.
Dans une deuxième configuration, l’énergie de bande interdite du premier semi-conducteur de la couche 104 est inférieure à celle du deuxième semi-conducteur de la couche 106, de manière à ce que, dans chacun des qubits réalisés, la barrière de potentiel soit formée par le deuxième semi-conducteur de la couche 106 et que la région de confinement soit formée dans le premier semi-conducteur de la couche 104 à proximité de l’interface avec le deuxième semi-conducteur. Les exemples de matériaux décrits ci-dessus pour la première configuration peuvent s’appliquer à cette deuxième configuration, en inversant les matériaux des couches 104, 106.
Après la réalisation des couches 104, 106 sur le substrat 102, des cavités 108 sont réalisées à travers une partie seulement de l’épaisseur t de la couche 104 (sur la , une seule cavité 108 est représentée). Les cavités 108 sont par exemple obtenues par un processus contrôlé de gravure partielle de la couche 104. Chacune des cavités 108 a, dans un plan parallèle à la face supérieure de la couche 104 à travers laquelle les cavités 108 sont réalisées (et parallèle au plan (X, Y) représenté sur la ), une section par exemple en forme de disque ou de polygone y compris le cas d’un forme très anisotrope, par exemple étroite dans une direction et longue dans une autre direction.
L’épaisseur h de la portion restante de la couche 104 localisée sous les cavités 108 est inférieure à l’épaisseur t initiale de la couche 104 et est par exemple comprise entre 5 nm et 100 nm et avantageusement entre 5 et 30 nm.
Des grilles de commande électriquement conductrices 110 sont ensuite réalisées dans les cavités 108 (voir sur laquelle une seule grille 110 est représentée). Dans l’exemple de réalisation décrit, les grilles 110 comportent au moins un matériau métallique. Les grilles 110 peuvent être réalisées en déposant un ou plusieurs matériaux métalliques dans chacune des cavités 108, permettant ainsi d’avoir une réalisation auto-alignée de ces grilles 110. Des portions de ce ou ces matériaux métalliques déposées en dehors des cavités 108 peuvent être supprimées par planarisation mécano-chimique (CMP) ou autre méthode.
Le dispositif 100 obtenu à ce stade comporte plusieurs qubits commandés par des grilles 110. Le nombre de grilles est typiquement égale ou supérieur au nombre de qubits. Certaines des grilles 110 peuvent être utilisées pour moduler les couplages tunnel entre les qubits. En général, un nombre supérieur de grilles permet un meilleur contrôle des potentiels de confinement des qubits, facilitant leur manipulation et leur couplage.
Les grilles 110, ou une partie de ces grilles 110, peuvent être disposées à l’aplomb de régions de confinement d’électrons (ou de trous) formées dans la couche 106 (cas de la première configuration décrite précédemment) ou dans la couche 104 (cas de la deuxième configuration décrite précédemment). Cela correspond au cas où ces grilles 110 agissent en mode d’accumulation en attirant les électrons (ou les trous) en dessous d’elles-mêmes.
Alternativement, dans le cas où un gaz bidimensionnel d’électrons (ou des trous) est déjà présent en absence de potentiels appliqués aux grilles 110, les grilles 110 ou une partie de ces grilles 110 peuvent agir en mode de déplétion en repoussant les électrons (ou les trous). Il en résulte que les qubits d’électrons (ou de trous) sont localisés entre les grilles 110, soit dans la couche 106 (cas de la première configuration décrite précédemment), soit dans la couche 104 (cas de la deuxième configuration décrite précédemment). Ce gaz d'électrons ou de trous peut résulter :
- d'un dopage volontaire, par exemple de la couche 104. Les porteurs libérés dans la couche 104 sont dans ce cas capturés par la couche 106 dont la bande interdite est plus petite. Ce dopage volontaire est généralement introduit dans un plan atomique de la couche 104 (dopage de type "delta doping"), avec des densités par exemple comprise entre 1011et 1012at/cm2,
- d'un dopage dû à la présence de défauts à l'interface entre la couche 104 et la surface du dispositif qui libèrent des charges,
- de la présence d'une grille globale en face arrière (sous la couche 106, par exemple formée par le substrat 102 lui-même). Polarisée convenablement, cette grille globale attire des porteurs dans la couche 106, et le gaz résultant est ensuite déplété, ou vidé de ses charges, localement avec les grilles 110.
- d'un dopage volontaire, par exemple de la couche 104. Les porteurs libérés dans la couche 104 sont dans ce cas capturés par la couche 106 dont la bande interdite est plus petite. Ce dopage volontaire est généralement introduit dans un plan atomique de la couche 104 (dopage de type "delta doping"), avec des densités par exemple comprise entre 1011et 1012at/cm2,
- d'un dopage dû à la présence de défauts à l'interface entre la couche 104 et la surface du dispositif qui libèrent des charges,
- de la présence d'une grille globale en face arrière (sous la couche 106, par exemple formée par le substrat 102 lui-même). Polarisée convenablement, cette grille globale attire des porteurs dans la couche 106, et le gaz résultant est ensuite déplété, ou vidé de ses charges, localement avec les grilles 110.
Une variante du premier mode de réalisation est décrite ci-dessous en lien avec les figures 4 et 5. Sur l’exemple décrit sur ces figures, la réalisation de la grille d’un seul qubit est décrite. Toutefois, comme précédemment, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d’une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Comme dans l’exemple précédemment décrit, l’empilement de couches 104 et 106 est réalisé sur le substrat 102. Les cavités 108 sont ensuite réalisées à travers une partie de l’épaisseur t de la couche 104.
Comme représenté sur la , une couche 112 de matériau diélectrique est ensuite déposée contre les parois (paroi de fond et parois latérales) des cavités 108 (une seule cavité 108 est représentée sur la ). Le dépôt mis en œuvre correspond à un dépôt conforme, c’est-à-dire que l’épaisseur de la couche 112 est sensiblement constante sur l’ensemble des parois recouvertes par la couche 112. L’épaisseur de la couche 112 est avantageusement inférieure ou égale à 10 nm. Le matériau diélectrique de la couche 112 correspond par exemple à un oxyde tel que de l’Al2O3ou du SiO2, ou à un nitrure tel que de l’AlN ou du Si3N4, ou à un autre matériau diélectrique. En variante, il est possible que la couche 112 corresponde à un empilement de plusieurs matériaux diélectriques différents.
Les grilles 110 sont ensuite réalisées dans les cavités 108, sur la couche 112 telle que la couche 112 soit disposée entre les parois des cavités 108 et les grilles 110 (une seule grille 110 est visible sur la ). Comme précédemment, les grilles 110 comportent chacune au moins un matériau métallique. Les grilles 110 peuvent être réalisées en déposant un ou plusieurs matériaux métalliques dans chacune des cavités 108. Des portions de ce ou ces matériaux métalliques déposées en dehors des cavités 108 peuvent être supprimées par CMP ou par d’autres méthodes.
Dans l’exemple représenté sur les figures 4 et 5, des parties de la couche 112 sont disposées en dehors des cavités 108. Il est possible que ces parties de la couche 112 soient supprimées avant ou après la réalisation des grilles 110.
Un exemple de procédé de réalisation d’un dispositif quantique 100 à qubits de semi-conducteur selon un deuxième mode de réalisation est décrit ci-dessous en lien avec les figures 6 à 8 correspondant à des vues en coupe du dispositif réalisé. Sur l’exemple décrit sur ces figures, la réalisation de la grille d’un seul qubit est décrite. Toutefois, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d’une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Comme dans le premier mode de réalisation, des étapes d’épitaxie sont mises en œuvre afin de former sur le substrat 102 un empilement de semi-conducteurs formant une hétérostructure. Outre les couches 104 et 106 similaires à celles réalisées dans le premier mode de réalisation, l’empilement réalisé sur le substrat 102 comporte également une couche 114 d’un troisième semi-conducteur telle que la couche 106 du deuxième semi-conducteur soit disposée entre les couches 104 et 114.
Dans ce deuxième mode de réalisation, les premier, deuxième et troisième semi-conducteurs des couches 104, 106 et 114 sont choisis tels que l’énergie de bande interdite du deuxième semi-conducteur soit inférieure à celles des premier et troisième semi-conducteurs. Ainsi, les couches 104 et 114 des premier et troisième semi-conducteurs forment des barrières de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans la couche 106 du deuxième semi-conducteur.
Dans cet empilement, les premier et troisième semi-conducteurs des couches 104 et 114 sont donc destinés à former des barrières de potentiel vis-à-vis de régions de confinement formées dans le deuxième semi-conducteur de la couche 106. Lorsque les premier et troisième semi-conducteurs sont du SiGe et que le deuxième semi-conducteur est du Si, les porteurs de charge destinés à être confinés sont des électrons, tandis que lorsque les premier et troisième semi-conducteurs sont du SiGe et que le deuxième semi-conducteur est du Ge, les porteurs de charge destinés à être confinés sont des trous.
L’épaisseur t de la couche 104 est par exemple similaire à celle précédemment décrite dans le premier mode de réalisation. L’épaisseur de la couche 106 est par exemple comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm.
L’épaisseur de la couche 114 peut varier entre quelques nanomètres et typiquement 10 micromètres ou plus. Cette épaisseur est choisie en fonction du besoin éventuel de relâcher les contraintes induites par des différences de paramètre de maille entre la couche 114 et le substrat 102. La composition stœchiométrique de la couche 114 peut varier pendant la croissance épitaxiale afin d’arriver à la composition désirée avec l’état de contrainte souhaité.
Comme dans le premier mode de réalisation précédemment décrit, les cavités 108 sont ensuite réalisées dans une partie de l’épaisseur t de la couche 104 (voir la sur laquelle une seule cavité 108 est visible), puis les grilles 110 sont réalisées dans les cavités 108 (voir la sur laquelle une seule grille 110 est visible).
Une variante du deuxième mode de réalisation est décrite ci-dessous en lien avec les figures 9 et 10. Sur l’exemple décrit sur ces figures, la réalisation de la grille d’un seul qubit est décrite. Toutefois, comme précédemment, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d’une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Comme dans l’exemple précédemment décrit, l’empilement de couches 104, 106 et 114 est réalisé sur le substrat 102. Les cavités 108 sont ensuite réalisées à travers une partie de l’épaisseur t de la couche 104.
Comme représenté sur la , une couche 112 de matériau diélectrique, par exemple similaire à celle précédemment décrite en lien avec les figures 4 et 5, est ensuite déposée contre les parois (paroi de fond et parois latérales) des cavités 108 (une seule cavité 108 est visible sur la ). Le dépôt mis en œuvre correspond à un dépôt conforme.
Les grilles 110 sont ensuite réalisées dans les cavités 108, sur la couche 112 telle que la couche 112 soit disposée entre les parois des cavités 108 et les grilles 110 (une seule grille 110 est visible sur la ). Comme précédemment, les grilles 110 comportent au moins un matériau métallique. Les grilles 110 peuvent être réalisées en déposant un ou plusieurs matériaux métalliques dans chacune des cavités 108. Des portions de ce ou ces matériaux métalliques déposées en dehors des cavités 108 peuvent être supprimées par CMP ou lift-off ou un procédé de gravure contrôlée éventuellement à travers d’une couche de masquage ayant subi au préalable une étape de lithographie.
Les différentes variantes et alternatives précédemment décrites pour le premier mode de réalisation peuvent s’appliquer au deuxième mode de réalisation.
La représente schématiquement une vue de dessus d’un exemple d’agencement de plusieurs grilles 110 d’un dispositif 100 comportant plusieurs qubits. Sur cet exemple, chaque grille 110 comporte une section, dans le plan de face supérieure de la couche 104 à travers laquelle les grilles 110 sont réalisées, en forme de disque, et de diamètredpar exemple compris entre 10 nm et 200 nm. En outre, les centres de deux grilles 110 voisines sont espacés d’une distanceapar exemple comprise entre 10 nm et 250 nm et supérieure au diamètred. Bien entendu, d’autres formes de grilles peuvent être envisagées.
La représente des résultats de simulations réalisées pour comparer la susceptibilité au désordre de charges d’un dispositif 100 comportant plusieurs qubits dont les grilles sont réalisées comme représenté sur la par rapport à un dispositif quantique de l’art antérieur comportant plusieurs qubits, dont les éléments sont réalisés avec les mêmes matériaux (premier et troisième semi-conducteurs correspondant à du Si0,2Ge0,8; deuxième semi-conducteur correspondant à du Ge) et les mêmes dimensions que pour le dispositif 100, mais dont les grilles sont réalisées sur la surface supérieure d’une couche de semi-conducteur (et non dans une cavité formée au préalable dans la couche de semi-conducteur comme dans le dispositif 100). Afin d’obtenir une comparaison appropriée, l’épaisseur de la couche de semi-conducteur sur laquelle les grilles sont réalisées dans le dispositif de l’art antérieur est choisie comme étant égale à l’épaisseurhdes portions restantes de la couche 104 localisées sous les cavités du dispositif 100 simulé afin d’assurer essentiellement le même niveau de couplage électrostatique entre les grilles de contrôle et les électrons ou trous dans les boîtes quantiques sous-jacentes.
Sur la , les courbes 10, 20 et 30 représentent, pour le dispositif 100, la variabilité, ou déviation standard, des facteurs gyromagnétiques selon chacun des axes X, Y et Z pour des valeurs du diamètredde grille allant de 20 nm à 60 nm. Les courbes 12, 22 et 32 représentent ces mêmes valeurs pour le dispositif quantique de l’art antérieur comportant les grilles réalisées au-dessus de la couche de semi-conducteur. La courbe 40 représente la variabilité du niveau d’énergie E0du premier trou confiné dans une des boîtes quantiques du dispositif 100 pour des valeurs du diamètredde grille allant de 20 nm à 60 nm, et la courbe 42 représente la variabilité de ce même niveau d’énergie E0pour le dispositif quantique de l’art antérieur comportant les grilles réalisées au-dessus de la couche de semi-conducteur. Les résultats représentés sur la ont été obtenus avec les paramètres suivants :
- densité moyenne de charges à l’interface entre le premier semi-conducteur et la couche diélectrique égale à 1011cm-2;
- épaisseurh= 20 nm ;
- épaisseurtde la couche 104 = 100 nm ;
- distancea= 80 nm.
- densité moyenne de charges à l’interface entre le premier semi-conducteur et la couche diélectrique égale à 1011cm-2;
- épaisseurh= 20 nm ;
- épaisseurtde la couche 104 = 100 nm ;
- distancea= 80 nm.
Ces simulations impliquent implicitement que les charges interfaciales qui se trouvent entre les grilles génèrent un désordre électrostatique bien plus important que les charges localisées sur les interfaces recouvertes par les grilles métalliques. Cela est une conséquence de l’effet d’écrantage par la grille même. L’emploi de grilles 110 telles que proposées dans le dispositif 100 permet donc d’éloigner les charges moins écrantées (piégées à la surface entre les grilles), réduisant la variabilité due au désordre de charges. Plus les rapportsa/dett/h(avectcorrespondant à l’épaisseur de la couche 104 dans laquelle les grilles 110 sont réalisées) sont grands, plus l’utilisation de
grilles telles que proposées dans le dispositif 100 est avantageuse. En particulier, ces simulations montrant que la variabilité du niveau d’énergie E0peut être réduite d’un facteur 4 sia/d> 2. La variabilité diminue avec le rapportt/hjusqu’àt/h= 3 et elle a la tendance à saturer pourt/h> 3. Dans les simulations dont les résultats sont représentés sur la , la valeur du rapportt/hest égale à 5.
grilles telles que proposées dans le dispositif 100 est avantageuse. En particulier, ces simulations montrant que la variabilité du niveau d’énergie E0peut être réduite d’un facteur 4 sia/d> 2. La variabilité diminue avec le rapportt/hjusqu’àt/h= 3 et elle a la tendance à saturer pourt/h> 3. Dans les simulations dont les résultats sont représentés sur la
Claims (10)
- Dispositif quantique (100) à qubits de semi-conducteur, comportant au moins :
- une couche (104) d’un premier semi-conducteur disposée sur une couche (106) d’un deuxième semi-conducteur dont l’énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l’une des couches (104, 106) forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre couche (104, 106) ;
- des cavités (108) formées à travers une partie seulement de l’épaisseur de la couche (104) du premier semi-conducteur,
- des grilles de commande (110) électriquement conductrices, chacune disposée au moins en partie dans l’une des cavités (108). - Dispositif quantique (100) selon la revendication 1, dans lequel chacune des grilles de commande (110) comporte au moins un matériau métallique.
- Dispositif quantique (100) selon l’une des revendications précédentes, dans lequel :
- le semi-conducteur de ladite une des couches (104, 106) formant la barrière de potentiel de confinement est de l’AlGaAs et le semi-conducteur de ladite autre couche (104, 106) est du GaAs, ou
- le semi-conducteur de ladite une des couches (104, 106) formant la barrière de potentiel de confinement est du SiGe et le semi-conducteur de ladite autre couche (104, 106) est du Si ou du Ge. - Dispositif quantique (100) selon l’une des revendications 1 ou 2, comportant en outre une couche (114) d’un troisième semi-conducteur telle que la couche (106) du deuxième semi-conducteur soit disposée entre les couches (104, 114) des premier et troisième semi-conducteurs, et dans lequel l’énergie de bande interdite du deuxième semi-conducteur est inférieure à celles des premier et troisième semi-conducteurs tel que les couches (104, 114) des premier et troisième semi-conducteurs forment des barrières de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans les régions de confinement formées dans la couche (106) du deuxième semi-conducteur.
- Dispositif quantique (100) selon la revendication 4, dans lequel :
- les premier et troisième semi-conducteurs sont du SiGe et le deuxième semi-conducteur est du Si ou du Ge, ou
- les premier et troisième semi-conducteurs sont du AlGaAs et le deuxième semi-conducteur est du GaAs. - Dispositif quantique (100) selon l’une des revendications précédentes, dans lequel l’épaisseur de la couche (106) du deuxième semi-conducteur est comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm, et/ou dans lequel l’épaisseur de la couche (104) du premier semi-conducteur est comprise entre 5 nm et 200 nm et avantageusement entre 10 nm et 100 nm, et/ou dans lequel l’épaisseur d’une partie de la couche (104) du premier semi-conducteur disposée sous les cavités (108) est inférieure à l’épaisseur de la couche (104) du premier semi-conducteur et comprise entre 5 nm et 100 nm et avantageusement entre 5 et 30 nm.
- Dispositif quantique (100) selon l’une des revendications précédentes, comportant en outre au moins une couche (112) de matériau diélectrique disposée au moins entre des parois de chacune des cavités (108) et chacune des grilles de commande (110).
- Dispositif quantique (100) selon la revendication 7, dans lequel la couche (112) de matériau diélectrique a une épaisseur inférieure ou égale à 20 nm et avantageusement inférieure ou égale à 10nm.
- Dispositif quantique (100) selon l’une des revendications précédentes, dans lequel les qubits sont agencés en formant une matrice de qubits.
- Procédé de réalisation d’un dispositif quantique (100) à qubits de semi-conducteur, comportant au moins :
- réalisation d’une couche (104) d’un premier semi-conducteur sur une couche (106) d’un deuxième semi-conducteur dont l’énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l’une des couches (104, 106) forme une barrière de potentiel de confinement vis-à-vis d’électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l’autre couche (104, 106) ;
- réalisation de cavités (108) à travers une partie de l’épaisseur de la couche (104) du premier semi-conducteur ;
- réalisation de grilles de commande (110) électriquement conductrices, chacune disposée au moins en partie dans l’une des cavités (108).
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2306769A (en) * | 1995-10-16 | 1997-05-07 | Toshiba Cambridge Res Center | Radiation detector or mixer |
| US20070194297A1 (en) * | 2006-02-17 | 2007-08-23 | The Programmable Matter Corporation | Quantum Dot Switching Device |
| US20100213441A1 (en) * | 2009-02-20 | 2010-08-26 | Ravi Pillarisetty | Modulation-doped halos in quantum well field-effect transistors, apparatus made therewith, and methods of using same |
| US20100270534A1 (en) * | 2007-12-07 | 2010-10-28 | Japan Science And Technology Agency | Electronic device using quantum dot |
| WO2017000906A1 (fr) * | 2015-07-01 | 2017-01-05 | The Hong Kong University Of Science And Technology | Transistor à haute mobilité électronique à double canal à enrichissement |
| US20190198618A1 (en) * | 2016-09-30 | 2019-06-27 | Intel Corporation | Quantum dot devices with single electron transistor detectors |
-
2022
- 2022-07-08 FR FR2207043A patent/FR3137790A1/fr active Pending
-
2023
- 2023-07-07 WO PCT/FR2023/051049 patent/WO2024009047A1/fr unknown
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2306769A (en) * | 1995-10-16 | 1997-05-07 | Toshiba Cambridge Res Center | Radiation detector or mixer |
| US20070194297A1 (en) * | 2006-02-17 | 2007-08-23 | The Programmable Matter Corporation | Quantum Dot Switching Device |
| US20100270534A1 (en) * | 2007-12-07 | 2010-10-28 | Japan Science And Technology Agency | Electronic device using quantum dot |
| US20100213441A1 (en) * | 2009-02-20 | 2010-08-26 | Ravi Pillarisetty | Modulation-doped halos in quantum well field-effect transistors, apparatus made therewith, and methods of using same |
| WO2017000906A1 (fr) * | 2015-07-01 | 2017-01-05 | The Hong Kong University Of Science And Technology | Transistor à haute mobilité électronique à double canal à enrichissement |
| US20190198618A1 (en) * | 2016-09-30 | 2019-06-27 | Intel Corporation | Quantum dot devices with single electron transistor detectors |
Non-Patent Citations (1)
| Title |
|---|
| PARK S H ET AL: "Recessed Channel Dual Gate Single Electron Transistors (RCDG-SETs) for Room Temperature Operation", IEICE TRANSACTIONS ON ELECTRONICS, INSTITUTE OF ELECTRONICS, TOKYO, JP, vol. E92C, no. 5, 1 May 2009 (2009-05-01), pages 647 - 652, XP001547571, ISSN: 0916-8524, DOI: 10.1587/TRANSELE.E92.C.647 * |
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| WO2024009047A1 (fr) | 2024-01-11 |
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