WO2024009047A1 - Dispositif quantique a qubits de semi-conducteur comprenant des grilles disposees dans un semi-conducteur - Google Patents

Dispositif quantique a qubits de semi-conducteur comprenant des grilles disposees dans un semi-conducteur Download PDF

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WO2024009047A1
WO2024009047A1 PCT/FR2023/051049 FR2023051049W WO2024009047A1 WO 2024009047 A1 WO2024009047 A1 WO 2024009047A1 FR 2023051049 W FR2023051049 W FR 2023051049W WO 2024009047 A1 WO2024009047 A1 WO 2024009047A1
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semiconductor
layer
qubits
cavities
quantum device
Prior art date
Application number
PCT/FR2023/051049
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Inventor
Silvano De Franceschi
Biel Martinez I Diaz
Yann-Michel Niquet
Original Assignee
Commissariat A L'energie Atomique Et Aux Energies Alternatives
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Publication date
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    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Definitions

  • the invention relates to the field of quantum devices, quantum information processing and quantum computing.
  • the invention applies to the development of quantum processors in which qubits, that is to say the elementary units of quantum information, are encoded in semiconductor quantum dots, in particular for spin qubits where quantum information is encoded in the spin states (i.e. magnetic moments) of electrons or holes confined by electrostatic potentials and/or possibly micro-structuring, or for charge qubits where quantum information is encoded in the confined electric charge.
  • Quantum computing is based on the use of a quantum state with two measurable levels as an information vector, called a quantum bit or, in English, “quantum bit” or, in one word, “qubit”. Laws and properties of quantum mechanics, such as superposition, entanglement, and measurement are exploited to execute algorithms.
  • a quantum device comprising qubits makes it possible to manipulate the quantum state of these qubits.
  • Quantum dots In or charge qubits can be formed in semiconductor. Semiconductor technologies are studied for the production of qubits because of their high integration potential, like classical electronics. In such qubits, electrons or holes are confined at cryogenic temperatures in confinement structures of nanometric sizes defined electrostatically and, in the case of silicon, with an architecture close to that of MOSFETs. These confinement structures correspond to quantum dots, also called “quantum dots” in English. A quantum dot behaves like a well of potential confining one or more elementary charges (electrons or holes) in a semiconductor region.
  • a quantum processor For a quantum processor to be able to solve problems of practical importance, it must have a sufficiently large number of qubits, beyond the maximum number of qubits that can be simulated on a classical computing machine (i.e. more than 50 qubits approximately). However, producing such a number of qubits within the same device poses technological problems, in particular the management of variability between qubits.
  • the electrons or holes used for encoding quantum information are confined using metal grids deposited on top of a structure or heterostructure of semiconductor(s) covered with a layer of insulating material (SiO?, AI2O3, etc.) serving as gate oxide. There may be one or more levels of metal grid superimposed and separated by layers of insulating material.
  • the electrons or holes are confined in the portion of semiconductor located below the gates (perpendicular to or in the vicinity of them), i.e. at the interface between the semiconductor and the gate oxide , or in buried quantum wells created by the stacking of layers of semiconductors of different compositions.
  • Such a quantum well comprises for example a portion of silicon or germanium in which charge carriers (electrons in the case of silicon, holes in the case of germanium) are confined by SiGe barriers between which the silicon portion is located. or germanium.
  • charge carriers electrosprays
  • SiGe barriers between which the silicon portion is located. or germanium.
  • the confinement of electrons or holes is sensitive to the presence of electrical charges trapped mainly at the interfaces between the semiconductor structure and the dielectric material(s) deposited on its surface. This charge disorder is one of the main causes of variability between qubits.
  • An aim of the present invention is to propose a quantum device with semiconductor qubits whose structure makes it possible to significantly reduce the variability between the qubits.
  • the present invention proposes a quantum device with semiconductor qubits, comprising at least:
  • This device can be applied to all qubits made from a semiconductor heterostructure in which the vertical confinement (or direction parallel to the stacking direction, or growth direction, of the semiconductor layers) of the carriers charge (electrons or holes) takes place in one of the semiconductor layers forming potential wells.
  • this quantum device proposes the use of a so-called “penetrating” grid structure, i.e. - say made within one of the semiconductor layers.
  • This geometry of the gates allows, compared to traditional gates with a gate dielectric formed above the semiconductor stack forming the quantum wells, to distance the semiconductor/dielectric interfaces between adjacent gates, and, by consequently, to reduce the impact of the associated charge disorder and charge noise, and therefore to reduce the variability between the qubits of the device.
  • This reduction in the variability of qubits makes it possible to simplify the control architecture associated with this quantum device and to facilitate the adjustment of the qubits.
  • the coding of quantum information can take place on a spin degree of freedom (i.e. the spin states of a particle in the presence of a static magnetic field) or charge d electrons or holes trapped in the confinement regions, or on charges present in the confinement regions.
  • a spin degree of freedom i.e. the spin states of a particle in the presence of a static magnetic field
  • charge d electrons or holes trapped in the confinement regions or on charges present in the confinement regions.
  • the invention advantageously applies to a quantum device comprising at least 50 qubits.
  • Such a quantum device differs from a MOSFET type device in that the semiconductor regions located next to the quantum dots surmounted by the control gates form “tunnel barriers” which isolate the quantum dots from each other. .
  • Each of the control grids can be used to form a quantum dot or to control the height of one of the tunnel barriers located between two quantum dots, that is to say, to control the coupling between these boxes.
  • the confinement region of this quantum dot is generally located in the vicinity of the interface between the layers of the first and second semiconductors, directly above the cavities. or in the vicinity of them.
  • the confinement regions are created by all or part of the control grids depending on the potential which is respectively applied to them. In other words, a qubit is not necessarily associated with each control gate.
  • control grids in the cavities can partially or completely fill the cavities. It is also possible for the control grille material to overflow from the cavities.
  • Each of the control grids may comprise at least one metallic material.
  • the semiconductor of said one of the layers forming the confinement potential barrier may be AIGaAs and the semiconductor of said other layer may be GaAs, or - the semiconductor of said one of the layers forming the confinement potential barrier may be SiGe and the semiconductor of said other layer may be Si or Ge.
  • the invention can be applied generally to any type of heterostructures obtained by stacking two different semiconductor materials, such as for example the following pairs of materials: InAs/ InGaAs, InGaAs/lnP, CdTe/HgTe, etc.
  • the device may further comprise a layer of a third semiconductor such that the layer of the second semiconductor is placed between the layers of the first and third semiconductors, and the band energy forbidden of the second semiconductor may be lower than those of the first and third semiconductors such that the layers of the first and third semiconductors form confinement potential barriers with respect to electrons or holes intended to be located in the confinement regions formed in the layer of the second semiconductor.
  • the confinement regions can be located in the layer of the second semiconductor, directly above the cavities or in the vicinity of them.
  • the first and third semiconductors can be SiGe and the second semiconductor can be Si (allowing electrons to be confined) or Ge (allowing holes to be confined), or the first and third semiconductors may be AIGaAs and the second semiconductor may be GaAs.
  • the thickness of the layer of the second semiconductor can be between 5 nm and 50 nm and advantageously between 10 nm and 20 nm, and/or the thickness of the layer of the first semiconductor can be between 5 nm and 200 nm and advantageously between 10 nm and 100 nm, and/or the thickness of a part of the layer of the first semiconductor placed under the cavities may be less than the thickness of the layer of the first semiconductor and included between 5 nm and 100 nm and advantageously between 5 and 30 nm.
  • the quantum device may further comprise at least one layer of dielectric material disposed at least between walls of each of the cavities and each of the control gates.
  • the layer of dielectric material may have a thickness less than or equal to 20 nm and advantageously less than or equal to 10 nm.
  • Qubits can be arranged forming a qubit array.
  • a method for producing a quantum device with semiconductor qubits comprising at least:
  • the cavities can be made by local etching of the first semiconductor, and the gates can be made by filling these cavities with metal, thus making it possible to obtain self-aligned gates with respect to the confinement regions.
  • the term “on” is used without distinction of the orientation in space of the element to which this term relates.
  • this face is not necessarily oriented upwards but can correspond to a face oriented in any direction.
  • the arrangement of a first element on a second element must be understood as being able to correspond to the arrangement of the first element directly against the second element, without any intermediate element between the first and second elements, or as being able to correspond to the provision of first element on the second element with one or more intermediate elements arranged between the first and second elements.
  • Figures 1, 2 and 3 represent steps of a method for producing a quantum device with semiconductor qubits, object of the present invention, according to a first embodiment
  • Figures 4 and 5 represent part of the steps of a method for producing a quantum device with semiconductor qubits, object of the present invention, according to a variant of the first embodiment
  • Figures 6, 7 and 8 represent steps of a method for producing a quantum device with semiconductor qubits, object of the present invention, according to a second embodiment
  • Figures 9 and 10 represent part of the steps of a method for producing a quantum device with semiconductor qubits, object of the present invention, according to a variant of the second embodiment
  • Figure 11 schematically represents a top view of an example of arrangement of several grids of a quantum device with semiconductor qubits, object of the present invention
  • Figure 12 represents the results of simulations carried out to compare the susceptibility to charge disorder of a quantum device with semiconductor qubits, object of the present invention, to that of a quantum device of the prior art.
  • This method is implemented from a substrate 102 corresponding for example to a wafer, or wafer, based on Si, Ge, GaAs, or another semiconductor.
  • Epitaxy steps are implemented in order to form on the substrate 102 a stack of semiconductors comprising at least one layer 104 of a first semiconductor and a layer 106 of a second semiconductor together forming a heterostructure (see figure 1).
  • Layer 106 is arranged between substrate 102 and layer 104.
  • the thickness t (dimension parallel to the Z axis shown in Figure 1, and parallel to the direction of stacking or direction of growth of layers 104, 106 ) of layer 104 is for example between 5 nm and 200 nm and advantageously between 10 nm and 100 nm.
  • the thickness of layer 106 is for example between a few nanometers and 10 micrometers or more.
  • a significant thickness may be necessary in certain cases to relieve stresses induced by differences in meshes between layer 106 and substrate 102.
  • the stoichiometric composition of layer 106 can vary during epitaxial growth in order to obtain the desired composition at the top of layer 106 with the desired stress state.
  • the part of the layer 106 comprising the desired composition, or the entire layer 106 when this layer comprises the desired composition over its entire thickness, can have a thickness for example between 5 nm and 50 nm and advantageously between 10 nm and 20 nm.
  • the first and second semiconductors of the layers 104, 106 are chosen such that the band gap energy of the second semiconductor is different from that of the first semiconductor, so that, in each of the qubits produced, one of the layers 104, 106 form a confinement potential barrier with respect to electrons or holes intended to be located in confinement regions formed in the other of layers 104, 106.
  • the band gap energy of the second semiconductor of layer 106 is lower than that of the first semiconductor of layer 104, so that, in each of the qubits produced, the potential barrier is formed by the first semiconductor of layer 104 and that the confinement region is formed in the second semiconductor of layer 106 near the interface with the first semiconductor.
  • the first semiconductor of the layer 104 is AIGaAs and the second semiconductor of layer 106, as well as of substrate 102, are GaAs.
  • the first semiconductor of the layer 104 is SiGe and the second semiconductor of the layer 106 is Si.
  • the first semiconductor of the layer 104 is SiGe and the second semiconductor of the layer
  • the band gap energy of the first semiconductor of layer 104 is lower than that of the second semiconductor of layer 106, so that, in each of the qubits produced, the potential barrier is formed by the second semiconductor of layer 106 and that the confinement region is formed in the first semiconductor of layer 104 near the interface with the second semiconductor.
  • the examples of materials described above for the first configuration can be applied to this second configuration, by reversing the materials of the layers 104, 106.
  • cavities 108 are produced through only part of the thickness t of the layer 104 (in FIG. 2, a single cavity 108 is shown).
  • the cavities 108 are for example obtained by a controlled process of partial etching of the layer 104.
  • Each of the cavities 108 has, in a plane parallel to the upper face of the layer 104 through which the cavities 108 are produced (and parallel to the plane (X, Y) shown in Figure 2), a section for example in the shape of a disk or polygon including the case of a very anisotropic shape, for example narrow in one direction and long in another direction.
  • the thickness h of the remaining portion of the layer 104 located under the cavities 108 is less than the initial thickness t of the layer 104 and is for example between 5 nm and 100 nm and advantageously between 5 and 30 nm.
  • Electrically conductive control grids 110 are then produced in the cavities 108 (see Figure 3 in which a single grid 110 is shown).
  • the grids 110 comprise at least one metallic material.
  • the grids 110 can be produced by depositing one or more metallic materials in each of the cavities 108, thus making it possible to have a self-aligned production of these grids 110. Portions of this or these metallic materials deposited outside the cavities 108 can be removed by chemical-mechanical planarization (CMP) or other method.
  • CMP chemical-mechanical planarization
  • the grid material 110 can in this case be flush with the same level as an upper face of the layer 104.
  • the filling can be carried out so as to completely fill each cavity 108 with a grid 110.
  • the device 100 obtained at this stage comprises several qubits controlled by gates 110.
  • the number of gates is typically equal to or greater than the number of qubits. Some of the gates 110 can be used to modulate tunnel couplings between qubits. In general, a greater number of gates allows better control of the confinement potentials of qubits, facilitating their manipulation and coupling.
  • the grids 110 can be arranged directly above electron confinement regions (or holes) formed in the layer 106 (case of the first configuration described above) or in the layer 104 (case of the second configuration described previously). This corresponds to the case where these grids 110 act in accumulation mode by attracting the electrons (or holes) below themselves.
  • the grids 110 or part of these grids 110 can act in depletion mode by repelling the electrons ( or holes).
  • the electron (or hole) qubits are located between the grids 110, either in layer 106 (case of the first configuration described above), or in layer 104 (case of the second configuration described above). .
  • This gas of electrons or holes can result:
  • - voluntary doping for example of layer 104.
  • the carriers released in layer 104 are in this case captured by layer 106 whose bandgap is smaller.
  • This voluntary doping is generally introduced into an atomic plane of layer 104 ("delta doping" type doping), with densities for example between 10 11 and 10 12 at/cm 2 ,
  • the stack of layers 104 and 106 is produced on the substrate 102.
  • the cavities 108 are then produced through part of the thickness t of the layer 104.
  • a layer 112 of dielectric material is then deposited against the walls (bottom wall and side walls) of the cavities 108 (a single cavity 108 is shown in Figure 4).
  • the deposit implemented corresponds to a conformal deposit, that is to say that the thickness of the layer 112 is substantially constant over all the walls covered by the layer 112.
  • the layer 112 can then completely cover the wall bottom as well as the side walls of the cavity 108.
  • the thickness of the layer 112 is advantageously less than or equal to 10 nm.
  • the dielectric material of layer 112 corresponds for example to an oxide such as AhCh or SiO?, or to a nitride such as AlN or SisIXk, or to another dielectric material. Alternatively, it is possible that layer 112 corresponds to a stack of several different dielectric materials.
  • the grids 110 are then produced in the cavities 108, on the layer 112 such that the layer 112 is arranged between the walls of the cavities 108 and the grids 110 (only one grid 110 is visible in Figure 5).
  • the grids 110 each comprise at least one metallic material.
  • the grids 110 can be made by depositing one or more metallic materials in each of the cavities 108. Portions of this or these metallic materials deposited outside the cavities 108 can be removed by CMP or by other methods.
  • each cavity 108 can be entirely filled by a stack formed of the layer 112 of dielectric material and by the gate.
  • the stack produced on the substrate 102 also comprises a layer 114 of a third semiconductor such that the layer 106 of the second semiconductor is placed between layers 104 and 114.
  • the first, second and third semiconductors of layers 104, 106 and 114 are chosen such that the bandgap energy of the second semiconductor is lower than those of the first and third semiconductors.
  • layers 104 and 114 of the first and third semiconductors form confinement potential barriers with respect to electrons or holes intended to be located in confinement regions formed in layer 106 of the second semiconductor. driver.
  • the first and third semiconductors of layers 104 and 114 are therefore intended to form potential barriers with respect to confinement regions formed in the second semiconductor of layer 106.
  • the charge carriers intended to be confined are electrons
  • the first and third semiconductor are SiGe and the second semiconductor is Ge
  • the charge carriers intended to be confined are holes.
  • the thickness t of layer 104 is for example similar to that previously described in the first embodiment.
  • the thickness of layer 106 is for example between 5 nm and 50 nm and advantageously between 10 nm and 20 nm.
  • the thickness of layer 114 can vary between a few nanometers and typically 10 micrometers or more. This thickness is chosen according to the possible need to release the constraints induced by differences in mesh parameter between the layer 114 and the substrate 102.
  • the stoichiometric composition of the layer 114 can vary during epitaxial growth in order to arrive at the composition desired with the desired stress state.
  • the cavities 108 are then made in part of the thickness t of the layer 104 (see Figure 7 in which only one cavity 108 is visible), then the grids 110 are made in the cavities 108 (see Figure 8 in which only one grid 110 is visible).
  • the stack of layers 104, 106 and 114 is produced on the substrate 102.
  • the cavities 108 are then produced through part of the thickness t of the layer 104.
  • a layer 112 of dielectric material is then deposited against the walls (bottom wall and side walls) of the cavities 108 (only one cavity 108 is visible in Figure 9).
  • the deposit implemented corresponds to a compliant deposit.
  • the grids 110 are then made in the cavities 108, on the layer 112 such that the layer 112 is arranged between the walls of the cavities 108 and the grids 110 (only one grid 110 is visible in Figure 10).
  • the grids 110 comprise at least one metallic material.
  • the grids 110 can be made by depositing one or several metallic materials in each of the cavities 108. Portions of this or these metallic materials deposited outside the cavities 108 can be removed by CMP or lift-off or a controlled etching process possibly through a masking layer having undergone at a lithography step beforehand.
  • FIG 11 schematically represents a top view of an example of arrangement of several grids 110 of a device 100 comprising several qubits.
  • each grid 110 comprises a section, in the upper face plane of the layer 104 through which the grids 110 are produced, in the shape of a disc, and with a diameter d for example between 10 nm and 200 nm.
  • the centers of two neighboring grids 110 are spaced by a distance a, for example between 10 nm and 250 nm and greater than the diameter d.
  • a distance a for example between 10 nm and 250 nm and greater than the diameter d.
  • other forms of grids can be considered.
  • Figure 12 represents the results of simulations carried out to compare the susceptibility to charge disorder of a device 100 comprising several qubits whose gates are made as shown in Figure 11 compared to a quantum device of the prior art comprising several qubits , the elements of which are made with the same materials (first and third semiconductors corresponding to Sio,2Geo,8; second semiconductor corresponding to Ge) and the same dimensions as for the device 100, but whose gates are made on the upper surface of a semiconductor layer (and not in a cavity previously formed in the semiconductor layer as in the device 100).
  • the thickness of the semiconductor layer on which the gates are produced in the device of the prior art is chosen as being equal to the thickness of the remaining portions of the layer 104 located under the cavities of the simulated device 100 to ensure essentially the same level of electrostatic coupling between the control grids and the electrons or holes in the underlying quantum dots.
  • curves 10, 20 and 30 represent, for the device 100, the variability, or standard deviation, of the gyromagnetic factors along each of the axes X, Y and Z for values of the grid diameter d ranging from 20 nm at 60 nm.
  • Curves 12, 22 and 32 represent these same values for the quantum device of the prior art comprising the gates produced above the semiconductor layer.
  • Curve 40 represents the variability of the energy level Eo of the first hole confined in one of the quantum dots of the device 100 for values of the gate diameter d ranging from 20 nm to 60 nm
  • curve 42 represents the variability of this same energy level Eo for the quantum device of the prior art comprising the gates produced above the semiconductor layer.

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Abstract

Dispositif quantique (100) à qubits de semi-conducteur, comportant au moins :• - une couche (104) d'un premier semi-conducteur disposée sur une couche (106) d'un deuxième semi-conducteur dont l'énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l'une des couches (104, 106) forme une barrière de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l'autre couche (104, 106);• - des cavités (108) formées à travers une partie seulement de l'épaisseur de la couche (104) du premier semi-conducteur; - des grilles de commande (110) électriquement conductrices, chacune disposée au moins en partie dans l'une des cavités (108).

Description

Description
Titre : DISPOSITIF QUANTIQUE A QUBITS DE SEMI-CONDUCTEUR COMPRENANT DES
GRILLES DISPOSEES DANS UN SEMI-CONDUCTEUR
DOMAINE TECHNIQUE
L'invention concerne le domaine des dispositifs quantiques, du traitement de l'information quantique et de l'informatique quantique. De manière avantageuse, l'invention s'applique au développement de processeurs quantiques dans lesquels des qubits, c'est-à-dire les unités élémentaires d'information quantique, sont encodés dans des boîtes quantiques de semi-conducteur, en particulier pour des qubits de spin où l'information quantique est encodée dans les états de spin (c'est-à-dire les moment magnétiques) d'électrons ou des trous confinés par des potentiels électrostatiques et/ou éventuellement de la micro-structuration, ou pour des qubits de charge où l'information quantique est encodée dans la charge électrique confinée.
État de la technique antérieure
L'informatique quantique est basée sur l'utilisation d'un état quantique à deux niveaux mesurables comme vecteur d'information, appelé bit quantique ou, en anglais, « quantum bit » ou, en un seul mot, « qubit ». Des lois et propriétés de la mécanique quantique, telles que la superposition, l'intrication, et la mesure sont exploitées afin d'exécuter des algorithmes. Un dispositif quantique comprenant des qubits permet de manipuler l'état quantique de ces qubits.
Les qubits de spin ou de charge peuvent être formés dans du semi-conducteur. Les technologies semi-conductrices sont étudiées pour la réalisation de qubits en raison de leur haut potentiel d'intégration, à l'image de l'électronique classique. Dans de tels qubits, des électrons ou des trous sont confinés à des températures cryogéniques dans des structures de confinement de tailles nanométriques définies de manière électrostatique et, dans le cas du silicium, d'architecture proche de celle des MOSFETs. Ces structures de confinement correspondent à des boîtes quantiques, également appelées « quantum dots » en anglais. Une boîte quantique se comporte comme un puits de potentiel confinant une ou plusieurs charges élémentaires (électrons ou trous) dans une région de semi-conducteur.
Pour qu'un processeur quantique puisse résoudre des problèmes d'importance pratique, il doit comporter un nombre suffisamment grand de qubits, au-delà du nombre maximum de qubits simulables sur une machine de calcul classique (c'est-à-dire plus de 50 qubits environ). La réalisation d'un tel nombre de qubits au sein d'un même dispositif pose toutefois des problèmes technologiques, en particulier la gestion de la variabilité entre les qubits.
Dans un dispositif quantique à qubits de semi-conducteur (qubits de spin ou de charge), les électrons ou les trous utilisés pour le codage de l'information quantique sont confinés à l'aide de grilles métalliques déposées au-dessus d'une structure ou hétérostructure de semi-conducteur(s) recouverte d'une couche de matériau isolant (SiO?, AI2O3, etc.) servant d'oxyde de grille. Il peut y avoir un ou plusieurs niveaux de grille métallique superposés et séparés par des couches de matériau isolant. Les électrons ou les trous sont confinés dans la portion de semi-conducteur se trouvant en dessous des grilles (à l'aplomb ou au voisinage de celles-ci), soit à l'interface entre le semi-conducteur et l'oxyde de grille, soit dans des puits quantiques enterrés créés par l'empilement de couches de semi-conducteurs de compositions différentes. Un tel puits quantique comporte par exemple une portion de silicium ou de germanium dans lequel des porteurs de charge (électrons dans le cas du silicium, trous dans le cas du germanium) sont confinés par des barrières de SiGe entre lesquelles se trouve la portion de silicium ou de germanium. Dans tous les cas, le confinement des électrons ou des trous est sensible à la présence de charges électriques piégées principalement aux interfaces entre la structure de semi-conducteur et le ou les matériaux diélectriques déposés sur sa surface. Ce désordre de charge est l'un des causes principales de variabilité entre qubits.
Si le champ électrique généré par les charges piégées directement sous les grilles métalliques est partiellement écranté par les grilles, celui généré par les charges entre les grilles l'est beaucoup moins. Par conséquent, le désordre de charges associé aux interfaces semi-conducteur/diélectrique qui sont relativement éloignées des grilles métalliques a un effet dominant sur la variabilité entre qubits. EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un dispositif quantique à qubits de semi- conducteur dont la structure permet de réduire sensiblement la variabilité entre les qubits.
Pour cela, la présente invention propose un dispositif quantique à qubits de semi- conducteur, comportant au moins :
- une couche d'un premier semi-conducteur disposée sur une couche d'un deuxième semi-conducteur dont l'énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l'une des couches forme une barrière de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l'autre couche ;
- des cavités formées à travers une partie seulement de l'épaisseur de la couche du premier semi-conducteur ;
- des grilles de commande électriquement conductrices, chacune disposée au moins en partie dans l'une des cavités.
Ce dispositif peut s'appliquer à tous qubits réalisés à partir d'une hétérostructure de semi-conducteur dans laquelle le confinement vertical (ou direction parallèle à la direction d'empilement, ou direction de croissance, des couches de semi-conducteur) des porteurs de charge (électrons ou trous) a lieu dans une des couches de semi-conducteur formant des puits de potentiel.
Afin de réduire l'effet du désordre de charge associé avec les interfaces superficielles semi-conducteur/oxyde non recouvertes par des grilles métalliques, ce dispositif quantique propose l'utilisation d'une structure de grilles dites « pénétrantes », c'est-à- dire réalisées au sein de l'une des couches de semi-conducteur. Cette géométrie des grilles permet, par rapport aux grilles traditionnelles avec un diélectrique de grille formé au-dessus de l'empilement semi-conducteur formant les puits quantiques, d'éloigner les interfaces semi-conducteur/diélectrique entre des grilles adjacentes, et, par conséquent, de réduire l'impact du désordre de charges associé et du bruit de charges, et donc de réduire la variabilité entre les qubits du dispositif. Cette réduction de la variabilité des qubits permet de simplifier l'architecture de contrôle associée à ce dispositif quantique et de faciliter le réglage des qubits.
Dans ce dispositif, le codage de l'information quantique peut avoir lieu sur un degré de liberté de spin (c'est-à-dire les états de spin d'une particule en présence d'un champ magnétique statique) ou de charge d'électrons ou de trous piégées dans les régions de confinement, ou sur des charges présentes dans les régions de confinement.
L'invention s'applique avantageusement à un dispositif quantique comportant au moins 50 qubits.
Un tel dispositif quantique se distingue d'un dispositif de type MOSFET du fait que les régions de semi-conducteur se trouvant à côté des boîtes quantiques surmontées par les grilles de commande forment des « barrières tunnel » qui isolent les boîtes quantiques les unes des autres.
Chacune des grilles de commande peut être utilisée pour former une boîte quantique ou pour contrôler la hauteur d'une des barrières tunnel se trouvant entre deux boîtes quantiques, c'est-à-dire contrôler le couplage entre ces boîtes. Dans le cas d'une grille de commande utilisée pour former une boîte quantique, la région de confinement de cette boîte quantique est localisée généralement au voisinage de l'interface entre les couches des premier et deuxième semi-conducteurs, à l'aplomb des cavités ou au voisinage de celles-ci.
Les régions de confinement sont créées par tout ou partie des grilles de commande suivant le potentiel qui leur est respectivement appliqué. Autrement dit, un qubit n'est pas forcément associé à chaque grille de commande.
Selon le procédé de réalisation mis en œuvre pour former les grilles de commande dans les cavités, celles-ci peuvent remplir partiellement ou totalement les cavités. Il est également possible que le matériau des grilles de commande déborde des cavités.
Chacune des grilles de commande peut comporter au moins un matériau métallique.
De manière avantageuse, dans un premier mode de réalisation :
- le semi-conducteur de ladite une des couches formant la barrière de potentiel de confinement peut être de l'AIGaAs et le semi-conducteur de ladite autre couche peut être du GaAs, ou - le semi-conducteur de ladite une des couches formant la barrière de potentiel de confinement peut être du SiGe et le semi-conducteur de ladite autre couche peut être du Si ou du Ge.
Au-delà de ces combinaisons de matériaux semi-conducteurs, l'invention peut s'appliquer de façon générale à tout type d'hétérostructures obtenue par empilement de deux matériaux semi-conducteurs différents, comme par exemple les couples suivants de matériaux : InAs/InGaAs, InGaAs/lnP, CdTe/HgTe, etc.
Dans un deuxième mode de réalisation, le dispositif peut comporter en outre une couche d'un troisième semi-conducteur telle que la couche du deuxième semi-conducteur soit disposée entre les couches des premier et troisième semi-conducteurs, et l'énergie de bande interdite du deuxième semi-conducteur peut être inférieure à celles des premier et troisième semi-conducteurs tel que les couches des premier et troisième semi- conducteurs forment des barrières de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans les régions de confinement formées dans la couche du deuxième semi-conducteur.
Dans ce deuxième mode de réalisation, les régions de confinement peuvent être localisées dans la couche du deuxième semi-conducteur, à l'aplomb des cavités ou au voisinage de celles-ci.
De manière avantageuse, dans ce deuxième mode de réalisation, les premier et troisième semi-conducteurs peuvent être du SiGe et le deuxième semi-conducteur peut être du Si (permettant de confiner des électrons) ou du Ge (permettant de confiner des trous), ou les premier et troisième semi-conducteurs peuvent être de l'AIGaAs et le deuxième semi- conducteur peut être du GaAs.
L'épaisseur de la couche du deuxième semi-conducteur peut être comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm, et/ou l'épaisseur de la couche du premier semi-conducteur peut être comprise entre 5 nm et 200 nm et avantageusement entre 10 nm et 100 nm, et/ou l'épaisseur d'une partie de la couche du premier semi- conducteur disposée sous les cavités peut être inférieure à l'épaisseur de la couche du premier semi-conducteur et comprise entre 5 nm et 100 nm et avantageusement entre 5 et 30 nm. Le dispositif quantique peut comporter en outre au moins une couche de matériau diélectrique disposée au moins entre des parois de chacune des cavités et chacune des grilles de commande.
La couche de matériau diélectrique peut avoir une épaisseur inférieure ou égale à 20 nm et avantageusement inférieure ou égale à 10 nm.
Les qubits peuvent être agencés en formant une matrice de qubits.
Il est également proposé un procédé de réalisation d'un dispositif quantique à qubits de semi-conducteur, comportant au moins :
- réalisation d'une couche d'un premier semi-conducteur sur une couche d'un deuxième semi-conducteur dont l'énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l'une des couches forme une barrière de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l'autre couche ;
- réalisation de cavités à travers une partie de l'épaisseur de la couche du premier semi- conducteur ;
- réalisation de grilles de commande électriquement conductrices, chacune disposée au moins en partie dans l'une des cavités.
De manière avantageuse, les cavités peuvent être réalisées par une gravure locale du premier semi-conducteur, et les grilles peuvent être réalisées en remplissant ces cavités par du métal, permettant ainsi d'obtenir des grilles auto-alignées par rapport aux régions de confinement.
Dans l'ensemble du document, le terme « sur » est utilisé sans distinction de l'orientation dans l'espace de l'élément auquel se rapporte ce terme. Par exemple, dans la caractéristique « sur une face d'une couche », cette face n'est pas nécessairement orientée vers le haut mais peut correspondre à une face orientée selon n'importe quelle direction. En outre, la disposition d'un premier élément sur un deuxième élément doit être comprise comme pouvant correspondre à la disposition du premier élément directement contre le deuxième élément, sans aucun élément intermédiaire entre les premier et deuxième éléments, ou bien comme pouvant correspondre à la disposition du premier élément sur le deuxième élément avec un ou plusieurs éléments intermédiaires disposés entre les premier et deuxième éléments.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
Les figures 1, 2 et 3 représentent des étapes d'un procédé de réalisation d'un dispositif quantique à qubits de semi-conducteur, objet de la présente invention, selon un premier mode de réalisation ;
Les figures 4 et 5 représentent une partie des étapes d'un procédé de réalisation d'un dispositif quantique à qubits de semi-conducteur, objet de la présente invention, selon une variante du premier mode de réalisation ;
Les figures 6, 7 et 8 représentent des étapes d'un procédé de réalisation d'un dispositif quantique à qubits de semi-conducteur, objet de la présente invention, selon un deuxième mode de réalisation ;
Les figures 9 et 10 représentent une partie des étapes d'un procédé de réalisation d'un dispositif quantique à qubits de semi-conducteur, objet de la présente invention, selon une variante du deuxième mode de réalisation ;
La figure 11 représente schématiquement une vue de dessus d'un exemple d'agencement de plusieurs grilles d'un dispositif quantique à qubits de semi-conducteur, objet de la présente invention ;
La figure 12 représente des résultats de simulations réalisées pour comparer la susceptibilité au désordre de charges d'un dispositif quantique à qubits de semi- conducteur, objet de la présente invention, à celle d'un dispositif quantique de l'art antérieur.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
Exposé détaillé de modes de réalisation particuliers
Dans la description ci-dessous, dans un but de simplification, seule la réalisation des grilles de commande d'un dispositif quantique à qubits de semi-conducteur est décrite. Les autres éléments ou caractéristiques de ce dispositif, portant notamment sur le couplage entre qubits et les autres éléments de commande et de mesure, ne sont pas décrits.
Un exemple de procédé de réalisation d'un dispositif quantique 100 à qubits de semi- conducteur selon un premier mode de réalisation est décrit ci-dessous en lien avec les figures 1 à 3 qui correspondent à des vues en coupe du dispositif réalisé. Sur l'exemple décrit sur ces figures, la réalisation de la grille d'un seul qubit est décrite. Toutefois, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d'une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Ce procédé est mis en œuvre à partir d'un substrat 102 correspondant par exemple à un wafer, ou plaquette, à base de Si, Ge, GaAs, ou un autre semi-conducteur.
Des étapes d'épitaxie sont mises en œuvre afin de former sur le substrat 102 un empilement de semi-conducteurs comprenant au moins une couche 104 d'un premier semi-conducteur et une couche 106 d'un deuxième semi-conducteur formant ensemble une hétérostructure (voir figure 1). La couche 106 est disposée entre le substrat 102 et la couche 104. L'épaisseur t (dimension parallèle à l'axe Z représenté sur la figure 1, et parallèle à la direction de l'empilement ou direction de croissance des couches 104, 106) de la couche 104 est par exemple comprise entre 5 nm et 200 nm et avantageusement entre 10 nm et 100 nm. L'épaisseur de la couche 106 est par exemple comprise entre quelques nanomètres et 10 micromètres ou plus. Une épaisseur importante peut être nécessaire dans certains cas pour relâcher des contraintes induites par des différences de mailles entre la couche 106 et le substrat 102. La composition stoechiométrique de la couche 106 peut varier pendant la croissance épitaxiale afin d'obtenir la composition désirée au sommet de la couche 106 avec l'état de contrainte souhaité. La partie de la couche 106 comprenant la composition désirée, ou toute la couche 106 lorsque cette couche comporte la composition désirée sur toute son épaisseur, peut avoir une épaisseur par exemple comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm.
Les premier et deuxième semi-conducteurs des couches 104, 106 sont choisis tels que l'énergie de bande interdite du deuxième semi-conducteur soit différente de celle du premier semi-conducteur, afin que, dans chacun des qubits réalisés, l'une des couches 104, 106 forme une barrière de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l'autre des couches 104, 106.
Dans une première configuration, l'énergie de bande interdite du deuxième semi- conducteur de la couche 106 est inférieure à celle du premier semi-conducteur de la couche 104, de manière à ce que, dans chacun des qubits réalisés, la barrière de potentiel soit formée par le premier semi-conducteur de la couche 104 et que la région de confinement soit formée dans le deuxième semi-conducteur de la couche 106 à proximité de l'interface avec le premier semi-conducteur. Selon un exemple de cette première configuration dans lequel les qubits du dispositif 100 sont des qubits de spin (ou de charge) d'électrons (ou de trous), le premier semi-conducteur de la couche 104 est de l'AIGaAs et le deuxième semi-conducteur de la couche 106, ainsi que du substrat 102, sont du GaAs. Selon un autre exemple de cette première configuration dans lequel les qubits du dispositif 100 sont des qubits de spin ou de charge d'électron, le premier semi- conducteur de la couche 104 est du SiGe et le deuxième semi-conducteur de la couche 106 est du Si. Selon un autre exemple de cette première configuration dans lequel les qubits du dispositif 100 sont des qubits de spin ou de charge de trou, le premier semi- conducteur de la couche 104 est du SiGe et le deuxième semi-conducteur de la couche
106 est du Ge. Dans une deuxième configuration, l'énergie de bande interdite du premier semi- conducteur de la couche 104 est inférieure à celle du deuxième semi-conducteur de la couche 106, de manière à ce que, dans chacun des qubits réalisés, la barrière de potentiel soit formée par le deuxième semi-conducteur de la couche 106 et que la région de confinement soit formée dans le premier semi-conducteur de la couche 104 à proximité de l'interface avec le deuxième semi-conducteur. Les exemples de matériaux décrits ci- dessus pour la première configuration peuvent s'appliquer à cette deuxième configuration, en inversant les matériaux des couches 104, 106.
Après la réalisation des couches 104, 106 sur le substrat 102, des cavités 108 sont réalisées à travers une partie seulement de l'épaisseur t de la couche 104 (sur la figure 2, une seule cavité 108 est représentée). Les cavités 108 sont par exemple obtenues par un processus contrôlé de gravure partielle de la couche 104. Chacune des cavités 108 a, dans un plan parallèle à la face supérieure de la couche 104 à travers laquelle les cavités 108 sont réalisées (et parallèle au plan (X, Y) représenté sur la figure 2), une section par exemple en forme de disque ou de polygone y compris le cas d'un forme très anisotrope, par exemple étroite dans une direction et longue dans une autre direction.
L'épaisseur h de la portion restante de la couche 104 localisée sous les cavités 108 est inférieure à l'épaisseur t initiale de la couche 104 et est par exemple comprise entre 5 nm et 100 nm et avantageusement entre 5 et 30 nm.
Des grilles de commande électriquement conductrices 110 sont ensuite réalisées dans les cavités 108 (voir figure 3 sur laquelle une seule grille 110 est représentée). Dans l'exemple de réalisation décrit, les grilles 110 comportent au moins un matériau métallique. Les grilles 110 peuvent être réalisées en déposant un ou plusieurs matériaux métalliques dans chacune des cavités 108, permettant ainsi d'avoir une réalisation auto- alignée de ces grilles 110. Des portions de ce ou ces matériaux métalliques déposées en dehors des cavités 108 peuvent être supprimées par planarisation mécano-chimique (CMP) ou autre méthode. Le matériau de grille 110 peut dans ce cas affleurer au même niveau qu'une face supérieure de la couche 104. Avantageusement, on peut effectuer le remplissage de sorte à combler entièrement chaque cavité 108 par une grille 110. Le dispositif 100 obtenu à ce stade comporte plusieurs qubits commandés par des grilles 110. Le nombre de grilles est typiquement égale ou supérieur au nombre de qubits. Certaines des grilles 110 peuvent être utilisées pour moduler les couplages tunnel entre les qubits. En général, un nombre supérieur de grilles permet un meilleur contrôle des potentiels de confinement des qubits, facilitant leur manipulation et leur couplage.
Les grilles 110, ou une partie de ces grilles 110, peuvent être disposées à l'aplomb de régions de confinement d'électrons (ou de trous) formées dans la couche 106 (cas de la première configuration décrite précédemment) ou dans la couche 104 (cas de la deuxième configuration décrite précédemment). Cela correspond au cas où ces grilles 110 agissent en mode d'accumulation en attirant les électrons (ou les trous) en dessous d'elles-mêmes.
Alternativement, dans le cas où un gaz bidimensionnel d'électrons (ou des trous) est déjà présent en absence de potentiels appliqués aux grilles 110, les grilles 110 ou une partie de ces grilles 110 peuvent agir en mode de déplétion en repoussant les électrons (ou les trous). Il en résulte que les qubits d'électrons (ou de trous) sont localisés entre les grilles 110, soit dans la couche 106 (cas de la première configuration décrite précédemment), soit dans la couche 104 (cas de la deuxième configuration décrite précédemment). Ce gaz d'électrons ou de trous peut résulter :
- d'un dopage volontaire, par exemple de la couche 104. Les porteurs libérés dans la couche 104 sont dans ce cas capturés par la couche 106 dont la bande interdite est plus petite. Ce dopage volontaire est généralement introduit dans un plan atomique de la couche 104 (dopage de type "delta doping"), avec des densités par exemple comprise entre 1011 et 1012 at/cm2,
- d'un dopage dû à la présence de défauts à l'interface entre la couche 104 et la surface du dispositif qui libèrent des charges,
- de la présence d'une grille globale en face arrière (sous la couche 106, par exemple formée par le substrat 102 lui-même). Polarisée convenablement, cette grille globale attire des porteurs dans la couche 106, et le gaz résultant est ensuite dépiété, ou vidé de ses charges, localement avec les grilles 110. Une variante du premier mode de réalisation est décrite ci-dessous en lien avec les figures 4 et 5. Sur l'exemple décrit sur ces figures, la réalisation de la grille d'un seul qubit est décrite. Toutefois, comme précédemment, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d'une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Comme dans l'exemple précédemment décrit, l'empilement de couches 104 et 106 est réalisé sur le substrat 102. Les cavités 108 sont ensuite réalisées à travers une partie de l'épaisseur t de la couche 104.
Comme représenté sur la figure 4, une couche 112 de matériau diélectrique est ensuite déposée contre les parois (paroi de fond et parois latérales) des cavités 108 (une seule cavité 108 est représentée sur la figure 4). Le dépôt mis en œuvre correspond à un dépôt conforme, c'est-à-dire que l'épaisseur de la couche 112 est sensiblement constante sur l'ensemble des parois recouvertes par la couche 112. La couche 112 peut alors tapisser entièrement la paroi de fond ainsi que les parois latérales de la cavité 108. L'épaisseur de la couche 112 est avantageusement inférieure ou égale à 10 nm. Le matériau diélectrique de la couche 112 correspond par exemple à un oxyde tel que de l'AhCh ou du SiO?, ou à un nitrure tel que de l'AIN ou du SisIXk, ou à un autre matériau diélectrique. En variante, il est possible que la couche 112 corresponde à un empilement de plusieurs matériaux diélectriques différents.
Les grilles 110 sont ensuite réalisées dans les cavités 108, sur la couche 112 telle que la couche 112 soit disposée entre les parois des cavités 108 et les grilles 110 (une seule grille 110 est visible sur la figure 5). Comme précédemment, les grilles 110 comportent chacune au moins un matériau métallique. Les grilles 110 peuvent être réalisées en déposant un ou plusieurs matériaux métalliques dans chacune des cavités 108. Des portions de ce ou ces matériaux métalliques déposées en dehors des cavités 108 peuvent être supprimées par CMP ou par d'autres méthodes.
Dans l'exemple représenté sur les figures 4 et 5, des parties de la couche 112 sont disposées en dehors des cavités 108. Il est possible que ces parties de la couche 112 soient supprimées avant ou après la réalisation des grilles 110. Avantageusement, dans ce mode de réalisation, chaque cavité 108 peut être entièrement comblée par un empilement formé de la couche 112 de matériau diélectrique et par la grille. Un exemple de procédé de réalisation d'un dispositif quantique 100 à qubits de semi- conducteur selon un deuxième mode de réalisation est décrit ci-dessous en lien avec les figures 6 à 8 correspondant à des vues en coupe du dispositif réalisé. Sur l'exemple décrit sur ces figures, la réalisation de la grille d'un seul qubit est décrite. Toutefois, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d'une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Comme dans le premier mode de réalisation, des étapes d'épitaxie sont mises en œuvre afin de former sur le substrat 102 un empilement de semi-conducteurs formant une hétérostructure. Outre les couches 104 et 106 similaires à celles réalisées dans le premier mode de réalisation, l'empilement réalisé sur le substrat 102 comporte également une couche 114 d'un troisième semi-conducteur telle que la couche 106 du deuxième semi- conducteur soit disposée entre les couches 104 et 114.
Dans ce deuxième mode de réalisation, les premier, deuxième et troisième semi- conducteurs des couches 104, 106 et 114 sont choisis tels que l'énergie de bande interdite du deuxième semi-conducteur soit inférieure à celles des premier et troisième semi-conducteurs. Ainsi, les couches 104 et 114 des premier et troisième semi- conducteurs forment des barrières de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans des régions de confinement formées dans la couche 106 du deuxième semi-conducteur.
Dans cet empilement, les premier et troisième semi-conducteurs des couches 104 et 114 sont donc destinés à former des barrières de potentiel vis-à-vis de régions de confinement formées dans le deuxième semi-conducteur de la couche 106. Lorsque les premier et troisième semi-conducteurs sont du SiGe et que le deuxième semi-conducteur est du Si, les porteurs de charge destinés à être confinés sont des électrons, tandis que lorsque les premier et troisième semi-conducteurs sont du SiGe et que le deuxième semi- conducteur est du Ge, les porteurs de charge destinés à être confinés sont des trous. L'épaisseur t de la couche 104 est par exemple similaire à celle précédemment décrite dans le premier mode de réalisation. L'épaisseur de la couche 106 est par exemple comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm.
L'épaisseur de la couche 114 peut varier entre quelques nanomètres et typiquement 10 micromètres ou plus. Cette épaisseur est choisie en fonction du besoin éventuel de relâcher les contraintes induites par des différences de paramètre de maille entre la couche 114 et le substrat 102. La composition stoechiométrique de la couche 114 peut varier pendant la croissance épitaxiale afin d'arriver à la composition désirée avec l'état de contrainte souhaité.
Comme dans le premier mode de réalisation précédemment décrit, les cavités 108 sont ensuite réalisées dans une partie de l'épaisseur t de la couche 104 (voir la figure 7 sur laquelle une seule cavité 108 est visible), puis les grilles 110 sont réalisées dans les cavités 108 (voir la figure 8 sur laquelle une seule grille 110 est visible).
Une variante du deuxième mode de réalisation est décrite ci-dessous en lien avec les figures 9 et 10. Sur l'exemple décrit sur ces figures, la réalisation de la grille d'un seul qubit est décrite. Toutefois, comme précédemment, ce procédé est mis en œuvre pour réaliser un dispositif quantique 100 comportant plusieurs qubits par exemple agencés sous la forme d'une matrice et tels que chaque qubit puisse interagir avec un ou plusieurs qubits voisins.
Comme dans l'exemple précédemment décrit, l'empilement de couches 104, 106 et 114 est réalisé sur le substrat 102. Les cavités 108 sont ensuite réalisées à travers une partie de l'épaisseur t de la couche 104.
Comme représenté sur la figure 9, une couche 112 de matériau diélectrique, par exemple similaire à celle précédemment décrite en lien avec les figures 4 et 5, est ensuite déposée contre les parois (paroi de fond et parois latérales) des cavités 108 (une seule cavité 108 est visible sur la figure 9). Le dépôt mis en œuvre correspond à un dépôt conforme.
Les grilles 110 sont ensuite réalisées dans les cavités 108, sur la couche 112 telle que la couche 112 soit disposée entre les parois des cavités 108 et les grilles 110 (une seule grille 110 est visible sur la figure 10). Comme précédemment, les grilles 110 comportent au moins un matériau métallique. Les grilles 110 peuvent être réalisées en déposant un ou plusieurs matériaux métalliques dans chacune des cavités 108. Des portions de ce ou ces matériaux métalliques déposées en dehors des cavités 108 peuvent être supprimées par CMP ou lift-off ou un procédé de gravure contrôlée éventuellement à travers d'une couche de masquage ayant subi au préalable une étape de lithographie.
Les différentes variantes et alternatives précédemment décrites pour le premier mode de réalisation peuvent s'appliquer au deuxième mode de réalisation.
La figure 11 représente schématiquement une vue de dessus d'un exemple d'agencement de plusieurs grilles 110 d'un dispositif 100 comportant plusieurs qubits. Sur cet exemple, chaque grille 110 comporte une section, dans le plan de face supérieure de la couche 104 à travers laquelle les grilles 110 sont réalisées, en forme de disque, et de diamètre d par exemple compris entre 10 nm et 200 nm. En outre, les centres de deux grilles 110 voisines sont espacés d'une distance a par exemple comprise entre 10 nm et 250 nm et supérieure au diamètre d. Bien entendu, d'autres formes de grilles peuvent être envisagées.
La figure 12 représente des résultats de simulations réalisées pour comparer la susceptibilité au désordre de charges d'un dispositif 100 comportant plusieurs qubits dont les grilles sont réalisées comme représenté sur la figure 11 par rapport à un dispositif quantique de l'art antérieur comportant plusieurs qubits, dont les éléments sont réalisés avec les mêmes matériaux (premier et troisième semi-conducteurs correspondant à du Sio,2Geo,8 ; deuxième semi-conducteur correspondant à du Ge) et les mêmes dimensions que pour le dispositif 100, mais dont les grilles sont réalisées sur la surface supérieure d'une couche de semi-conducteur (et non dans une cavité formée au préalable dans la couche de semi-conducteur comme dans le dispositif 100). Afin d'obtenir une comparaison appropriée, l'épaisseur de la couche de semi-conducteur sur laquelle les grilles sont réalisées dans le dispositif de l'art antérieur est choisie comme étant égale à l'épaisseur des portions restantes de la couche 104 localisées sous les cavités du dispositif 100 simulé afin d'assurer essentiellement le même niveau de couplage électrostatique entre les grilles de contrôle et les électrons ou trous dans les boîtes quantiques sous-jacentes. Sur la figure 12, les courbes 10, 20 et 30 représentent, pour le dispositif 100, la variabilité, ou déviation standard, des facteurs gyromagnétiques selon chacun des axes X, Y et Z pour des valeurs du diamètre d de grille allant de 20 nm à 60 nm. Les courbes 12, 22 et 32 représentent ces mêmes valeurs pour le dispositif quantique de l'art antérieur comportant les grilles réalisées au-dessus de la couche de semi-conducteur. La courbe 40 représente la variabilité du niveau d'énergie Eo du premier trou confiné dans une des boîtes quantiques du dispositif 100 pour des valeurs du diamètre d de grille allant de 20 nm à 60 nm, et la courbe 42 représente la variabilité de ce même niveau d'énergie Eo pour le dispositif quantique de l'art antérieur comportant les grilles réalisées au-dessus de la couche de semi-conducteur. Les résultats représentés sur la figure 12 ont été obtenus avec les paramètres suivants :
- densité moyenne de charges à l'interface entre le premier semi-conducteur et la couche diélectrique égale à 1011 cm-2 ;
- épaisseur h = 20 nm ;
- épaisseur t de la couche 104 = 100 nm ;
- distance a = 80 nm.
Ces simulations impliquent implicitement que les charges interfaciales qui se trouvent entre les grilles génèrent un désordre électrostatique bien plus important que les charges localisées sur les interfaces recouvertes par les grilles métalliques. Cela est une conséquence de l'effet d'écrantage par la grille même. L'emploi de grilles 110 telles que proposées dans le dispositif 100 permet donc d'éloigner les charges moins écrantées (piégées à la surface entre les grilles), réduisant la variabilité due au désordre de charges. Plus les rapports a/d et t/h (avec t correspondant à l'épaisseur de la couche 104 dans laquelle les grilles 110 sont réalisées) sont grands, plus l'utilisation de grilles telles que proposées dans le dispositif 100 est avantageuse. En particulier, ces simulations montrant que la variabilité du niveau d'énergie Eo peut être réduite d'un facteur 4 si a/d > 2. La variabilité diminue avec le rapport t/h jusqu'à t/h = 3 et elle a la tendance à saturer pour t/h > 3. Dans les simulations dont les résultats sont représentés sur la figure 12, la valeur du rapport t/h est égale à 5.

Claims

REVENDICATIONS
1. Dispositif quantique (100) à qubits de semi-conducteur, comportant au moins :
- une couche (104) d'un premier semi-conducteur disposée sur une couche (106) d'un deuxième semi-conducteur dont l'énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l'une des couches (104, 106) forme une barrière de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l'autre couche (104, 106) ;
- des cavités (108) formées à travers une partie seulement de l'épaisseur de la couche (104) du premier semi-conducteur,
- des grilles de commande (110) électriquement conductrices, chacune disposée au moins en partie dans l'une des cavités (108).
2. Dispositif quantique (100) selon la revendication 1, dans lequel chacune des grilles de commande (110) comporte au moins un matériau métallique.
3. Dispositif quantique (100) selon l'une des revendications précédentes, dans lequel :
- le semi-conducteur de ladite une des couches (104, 106) formant la barrière de potentiel de confinement est de l'AIGaAs et le semi-conducteur de ladite autre couche (104, 106) est du GaAs, ou
- le semi-conducteur de ladite une des couches (104, 106) formant la barrière de potentiel de confinement est du SiGe et le semi-conducteur de ladite autre couche (104, 106) est du Si ou du Ge.
4. Dispositif quantique (100) selon l'une des revendications 1 ou 2, comportant en outre une couche (114) d'un troisième semi-conducteur telle que la couche (106) du deuxième semi-conducteur soit disposée entre les couches (104, 114) des premier et troisième semi-conducteurs, et dans lequel l'énergie de bande interdite du deuxième semi- conducteur est inférieure à celles des premier et troisième semi-conducteurs tel que les couches (104, 114) des premier et troisième semi-conducteurs forment des barrières de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans les régions de confinement formées dans la couche (106) du deuxième semi-conducteur.
5. Dispositif quantique (100) selon la revendication 4, dans lequel :
- les premier et troisième semi-conducteurs sont du SiGe et le deuxième semi-conducteur est du Si ou du Ge, ou
- les premier et troisième semi-conducteurs sont du AIGaAs et le deuxième semi- conducteur est du GaAs.
6. Dispositif quantique (100) selon l'une des revendications précédentes, dans lequel l'épaisseur de la couche (106) du deuxième semi-conducteur est comprise entre 5 nm et 50 nm et avantageusement entre 10 nm et 20 nm, et/ou dans lequel l'épaisseur de la couche (104) du premier semi-conducteur est comprise entre 5 nm et 200 nm et avantageusement entre 10 nm et 100 nm, et/ou dans lequel l'épaisseur d'une partie de la couche (104) du premier semi-conducteur disposée sous les cavités (108) est inférieure à l'épaisseur de la couche (104) du premier semi-conducteur et comprise entre 5 nm et 100 nm et avantageusement entre 5 et 30 nm.
7. Dispositif quantique (100) selon l'une des revendications précédentes, comportant en outre au moins une couche (112) de matériau diélectrique disposée au moins entre des parois de chacune des cavités (108) et chacune des grilles de commande (110).
8. Dispositif quantique (100) selon la revendication 7, dans lequel la couche (112) de matériau diélectrique a une épaisseur inférieure ou égale à 20 nm et avantageusement inférieure ou égale à lOnm.
9. Dispositif quantique (100) selon l'une des revendications précédentes, dans lequel les qubits sont agencés en formant une matrice de qubits.
10. Procédé de réalisation d'un dispositif quantique (100) à qubits de semi-conducteur, comportant au moins :
- réalisation d'une couche (104) d'un premier semi-conducteur sur une couche (106) d'un deuxième semi-conducteur dont l'énergie de bande interdite est différente de celle du premier semi-conducteur, telle que l'une des couches (104, 106) forme une barrière de potentiel de confinement vis-à-vis d'électrons ou de trous destinés à être localisés dans des régions de confinement formées dans l'autre couche (104, 106) ;
- réalisation de cavités (108) à travers une partie de l'épaisseur de la couche (104) du premier semi-conducteur ;
- réalisation de grilles de commande (110) électriquement conductrices, chacune disposée au moins en partie dans l'une des cavités (108).
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