CN103855001A - 晶体管及其制造方法 - Google Patents

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Abstract

本发明提供一种晶体管及其制造方法，所述制造方法包括：在基底上形成量子阱层、势垒层；形成用于隔离不同的晶体管区域的隔离结构；图形化晶体管区域的势垒层、量子阱层，保留对应栅极区域的势垒层、量子阱层，去除对应源极区域、漏极区域的势垒层、量子阱层，从而形成沟槽；向沟槽中填充掺杂的半导体材料，以形成源极和漏极；在栅极区域的量子阱层上形成栅极结构。晶体管包括：基底，基底上形成有用于隔离不同晶体管区域的隔离结构；晶体管区域包括依次位于基底上的量子阱层、势垒层；位于势垒层上的栅极结构；位于栅极结构两侧基底上且与量子阱层、势垒层相接触的源极和漏极。本发明可以提高晶体管的电子迁移率。

Description

晶体管及其制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶体管及其制造方法。
背景技术
随着半导体技术领域的发展，对晶体管的性能提出了越来越高的要求。为了实现超高频、超高速的晶体管，现有技术发展了高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)技术，通过提高电子迁移率来减短信号传输的延迟时间，进而实现晶体管的超高频、超高速的性能。
在公开号为US2010084687A1的美国专利申请中公开了一种HEMT，参考图1，示出了所述美国专利申请的HEMT的结构示意图。所述HEMT包括：蓝宝石衬底202；位于所述蓝宝石衬底202上的氮化镓(GaN)层204；位于所述GaN层204上的氮化铝镓(AlGaN)层216，所述AlGaN层216为势垒层；位于所述AlGaN层216上的栅极210，以及位于栅极210两侧AlGaN层216上的源极208、漏极212。所述GaN层204与AlGaN层216构成调制掺杂异质结，所述GaN层204与AlGaN层216之间可形成二维电子气(Two-dimensional electron gas，2-DEG)，通过控制栅极电压Vg可以控制所述2-DEG的面密度，进而控制晶体管的工作电流。由于二维电子气不受电离杂质离子散射的影响，因而具有较高的电子迁移率。
如图1所示，在所述美国专利申请中在位于栅极210下方的GaN层204中设置了氟离子206，用于局部抬高GaN层204的势垒来抑制晶体管的击穿问题。
然而，所述美国专利申请公开的技术方案仍不能满足日趋发展的半导体技术对晶体管电子迁移率的需求。
发明内容
本发明解决的技术问题是提供一种晶体管及其制造方法，提高晶体管的电子迁移率。
为了解决上述问题，本发明提供了一种晶体管的制造方法，包括：在基底上依次形成量子阱层、势垒层；图形化所述势垒层、量子阱层形成隔离区；填充所述隔离区形成隔离结构，所述隔离结构用于隔离不同的晶体管区域；图形化晶体管区域的势垒层、量子阱层，保留对应栅极区域的势垒层、量子阱层，去除对应源极区域、漏极区域的势垒层、量子阱层，从而形成沟槽；向沟槽中填充掺杂的半导体材料，以形成源极和漏极；在栅极区域的量子阱层上形成栅极结构。
可选地，在基底上形成量子阱层之前还包括：在基底上形成一导热绝缘缓冲层。
相应地，本发明还提供一种晶体管，包括：基底，所述基底上形成有用于隔离不同晶体管区域的隔离结构；晶体管区域包括依次位于基底上的量子阱层、势垒层；位于所述势垒层上的栅极结构；位于所述栅极结构两侧基底上且与量子阱层、势垒层相接触的源极和漏极。
与现有技术相比，本发明在所述晶体管中设置势垒层以及与所述势垒层相接触的量子阱层，所述量子阱层对电子具有较强的量子限制作用，从而可以将势垒层与量子阱层交界处形成的二维电子气中的电子很好地限制在量子阱层中，进而提高了晶体管的电子迁移率。
可选技术方案中，设置导热绝缘缓冲层，可将晶体管在工作过程中产生的热量及时导出，从而降低晶体管的温度，进而提高晶体管的工作稳定性。
附图说明
图1为现有技术中的一种高电子迁移率晶体管的示意图；
图2至图10是本发明晶体管制造方法一实施例的流程示意图。
具体实施方式
为了解决现有技术的问题，发明人提供一种晶体管及其制造方法，在所述晶体管中设置势垒层以及与所述势垒层相接触的量子阱层，势垒层与所述量子阱层具有较大的禁带宽度差，可以形成二维电子气，此外，所述量子阱层对电子具有较强的量子限制作用，从而可以将二维电子气中的电子很好地限制在量子阱层中，进而提高了晶体管的电子迁移率。
本发明晶体管的制造方法的第一实施方式大致包括以下步骤：
步骤S1，在基底上依次形成量子阱层、势垒层；
步骤S2，图形化所述势垒层、量子阱层形成隔离区；
步骤S3，填充所述隔离区形成隔离结构，所述隔离结构用于隔离不同的晶体管区域；
步骤S4，图形化所述晶体管区域的势垒层、量子阱层，保留对应栅极区域的势垒层、量子阱层，去除对应源极区域、漏极区域的势垒层、量子阱层，从而形成沟槽；
步骤S5，向沟槽中填充掺杂的半导体材料，以形成源极和漏极；
步骤S6，在栅极区域的量子阱层上形成栅极结构。
下面结合附图和具体实施例对本发明技术方案做详细说明。
参考图2至图10，示出了本发明晶体管制造方法一实施例的流程示意图。
如图2，执行步骤S1，在基底100上依次形成量子阱层102、势垒层103。
本实施例中，所述基底100为具有(111)晶面的硅基底。
所述量子阱层102和势垒层103相接触，基于两者禁带宽度的不同而在两者交界处形成二维电子气(Two-dimensional electron gas，2-DEG)。具体地，相比较势垒层103，所述量子阱层102具有较低的禁带宽度，尤其，量子阱层102具有量子限制作用，二维电子气中的电子可以很好地控制在量子阱层102中。在其他条件相同的前提下，具有量子阱层102的晶体管中，二维电子气的面电荷密度较大，可以提高晶体管的电子迁移率。
本实施例中，所述势垒层103的材料为氮化铝(AlN)。所述量子阱层102的可以是氮化镓(GaN)量子阱层、氮化铟镓(InGaN)量子阱层或氮化铝镓(AlGaN)量子阱层。其中，AlN具有较大的禁带宽度(6.2eV左右)，而GaN、InGaN或AlGaN的禁带宽度较小(3-4eV)。
需要说明的是，InGaN量子阱与AlGaN量子阱相比具有较小的禁带宽度，更适合有高处理速度要求的晶体管，而AlGaN量子阱具有较大的禁带宽度，更适合具高击穿电压(breakdown voltage)要求的晶体管。
具体地，可以通过金属有机化合物化学气相沉积(Metal-organic ChemicalVapor Deposition，MOCVD)、原子层沉积(Atomic Layer Deposition,ALD)、分子束外延(Molecular Beam Epitaxy，MBE)的形成方法获得所述AlN材料的势垒层103，以及GaN、InGaN或AlGaN材料的量子阱层102。但是本发明对所述形成方法并不做限制。
对于势垒层103而言，如果厚度过小，则容易影响禁带宽度；如果厚度过大，则容易造成材料的浪费。因此，优选地，所述势垒层103的厚度位于1~5nm的范围内。
对于量子阱层102而言，如果厚度过小，则无法获得高质量的量子阱结构；如果厚度过大，则容易造成材料的浪费。因此，优选地，所述量子阱层102的厚度位于10~50nm的范围内。
需要说明的是，本实施例在形成量子阱层102之前，还包括：在基底100上形成一导热绝缘缓冲层101。所述导热绝缘缓冲层101位于基底100和量子阱层102之间，相比于基底100，所述导热绝缘缓冲层101与所述量子阱层102具有良好地晶格匹配，进而可以提高量子阱层102的薄膜质量。此外，所述导热绝缘缓冲层101实现晶体管的各极与基底100绝缘之外，还具有良好的导热效果，可以将晶体管工作过程中产生的热量及时地传导出去，提高了晶体管的工作稳定性。
具体地，所述导热绝缘缓冲层101的材料为氮化铝(AlN)。AlN的热导率大约为3.4W/cm·K(瓦/厘米·开尔文)，比传统的注入氧化铝等的绝缘层高两个数量级。因此，AlN可将晶体管的热量及时的传导出去，降低晶体管工作时的温度。实际工艺中，也可以通过MOCVD、ALD或MBE的方式形成所述导热绝缘缓冲层101。
如果导热绝缘缓冲层101的厚度过小，导热绝缘缓冲层101受基底100的晶格常数影响较大，与量子阱层10不能实现良好的晶格匹配，而如果导热绝缘缓冲层101的厚度过大，则容易造成材料的浪费。因此，优选地，所述导热绝缘缓冲层101的厚度位于1~2μm的范围内。
此外，本实施例还在形成势垒层103之后，在势垒层103上形成帽层104，所述帽层104用于在后续工艺中保护所述势垒层103和量子阱层102不受损坏。
具体地，所述帽层104的材料为氮化镓，可以通过MOCVD、ALD或MBE的方式形成所述帽层104。
如果帽层104的厚度过小，则比较容易被去除而无法起到保护势垒层103和量子阱层102的作用；如果帽层104的厚度过大容易造成材料的浪费，因此，优选地，所述帽层104的厚度位于1~3nm的范围内。
参考图3，执行步骤S2，图形化所述势垒层103、量子阱层102形成隔离区120。
本实施例中，所述隔离区120为一浅沟槽，用于形成浅沟槽隔离结构(Shallow Trench Isolation，STI)。
由于本实施例中势垒层103上还形成有帽层104，因此，形成隔离区120的过程中，还对所述帽层104进行了图形化。此外，由于本实施例中，在量子阱层102的下方还具有导热绝缘缓冲层101，所述浅沟槽露出所述导热绝缘缓冲层101。
具体地，图形化的步骤包括在帽层104上形成硬掩模图形105，以所述硬掩模图形105对帽层104、势垒层103、量子阱层102进行电感耦合等离子体(Inductive Coupling Plasma，ICP)干刻，以形成所述浅沟槽。本实施例中，所述硬掩模图形105的材料为氮化硅，但是本发明对此不作限制。
参考图4，执行步骤S3，填充所述隔离区形成隔离结构106，所述隔离结构106用于隔离不同的晶体管区域。需要说明的是，为了清楚、简洁，本实施例的附图中示意了一个隔离结构106，以及位于隔离结构106两侧的两个晶体管区域，不应以此限制本发明。
本实施例中，所述隔离区120露出导热绝缘缓冲层101，优选地，以所述导热绝缘缓冲层101的材料对隔离区120进行填充，可以减少材料的种类，从而降低材料成本。
优选地，采用外延生长的方式对所述隔离区120进行填充，可以促进导热绝缘缓冲层101与所述隔离结构106的紧密结合，有利于将晶体管工作过程中在隔离结构106处产生的热量及时地传导出。
需要说明的是，由于在步骤S2中采用硬掩模图形105进行图形化工艺。因此，本步骤还包括去除所述硬掩模图形105，可采用化学腐蚀的工艺去除所述硬掩模图形105，与现有技术相同，在此不再赘述。
参考图5至图7，执行步骤S4，图形化晶体管区域的势垒层103、量子阱层102，保留对应栅极区域I的势垒层103、量子阱层102，去除对应源极区域I、漏极区域I的势垒层103、量子阱层102，从而形成沟槽110。
需要说明的是，本实施例图形化的工艺中采用了伪栅技术，但是本发明对此不作限制，在其他实施例中，还可以采用其他方式进行图形化。
如图5所示，在栅极区域I的势垒层103上形成伪栅107(此处伪栅107与势垒层103上的帽层104相接触)，此处伪栅107的材料为多晶硅，但是本发明对此不作限制。
具体地，可以先在所述帽层104上形成多晶硅层，之后图形化所述多晶硅层，以形成所述伪栅107。
如图6所示，形成包围所述伪栅107的侧墙108。本实施例中所述侧墙108的材料为氮化硅，但是本发明对侧墙108的材料不作限制。
具体地，可以通过先沉积介质材料，再对介质材料进行图形化的方式形成所述侧墙108，具体的工艺条件与现有技术相同，在此不再赘述。
需要说明的是，在形成侧墙108的过程中还在隔离结构106上形成一层保护层109，所述保护层109用于在后续工艺中保护所述隔离结构106不受损伤。
本实施例中，所述保护层109的材料与侧墙108的材料相同，均为氮化硅，并且所述保护层109的材料与侧墙108采用相同的工艺、同步形成。但是本发明对此不作限制。
如图7所示，以所述伪栅107及包围所述伪栅107的侧墙108为掩模图形化所述帽层104、势垒层103、量子阱层102，以形成沟槽110。具体地，所述图形化的过程保留了对应栅极区域I的帽层104、势垒层103、量子阱层102，去除了对应源极区域I、漏极区域Ⅲ的帽层104、势垒层103、量子阱层102，从而形成沟槽110。
需要说明的是，由于本实施例中还在势垒层103上形成了帽层104，所述图形化的工艺还包括程保留了对应栅极区域I的帽层104，去除了对应源极区域I、漏极区域I的帽层104，以形成沟槽110。但是没有帽层104的实施例中，图形化的过程只需要对所述势垒层103、量子阱层102进行即可。
还需要说明的是，由于本实施例还在量子阱层102和基底100之间形成了导热绝缘缓冲层101，因此所述沟槽110露出所述导热绝缘缓冲层101。
如图8所示，执行步骤S5，向沟槽110中填充掺杂的半导体材料，以形成源极111和漏极112。
本实施例中，所述半导体材料为氮化镓。可以通过外延生长的方式在所述沟槽110中填充氮化镓。
具体地，在外延生长的过程中通过原位掺杂(例如：对于N型晶体管，原位进行N型离子掺杂)的方式，形成掺杂的半导体材料，进而形成源极111和漏极112。
如图9至图10所示，执行步骤S6，在栅极区域I的量子阱层103上形成栅极119。
首先，在源极111、漏极112、隔离结构106上形成层间介质层113，使所述层间介质层113与所述伪栅107齐平。本实施例中，所述层间介质层113的材料可以是氧化硅，可以通过等离子体增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)的方法形成所述层间介质层113。
如图9所示，图形化所述层间介质层113，去除图8所示的伪栅107从而形成第一开口121。本实施例中伪栅107的材料为多晶硅，可以采用化学腐蚀的方式去除所述多晶硅，与现有技术相同，在此不再赘述。
图形化所述层间介质层113的步骤还包括去除源极111、漏极112上的部分层间介质层113形成第二开口114。可以在层间介质层113上形成掩模，以所所述掩模对源极111、漏极112上的层间介质层113进行干刻，以形成所述第二开口114。
如图10所示，形成栅极结构的步骤包括：在所述第一开口121中依次填充介质材料、金属材料，以形成栅极119。此处所述栅极119包括高k介质材料形成的栅介质层(图未示)、位于所述栅介质层上由金属材料形成的栅极层(图未示)。所述栅极119与包围所述栅极119的侧墙108构成栅极结构。
具体地，所述高k介质材料包括氧化硅、氧化铝等。所述栅极层的材料可以是镍金(NiAu)或铬金(CrAu)，但是本发明对此不作限制。
在向第一开口121填充金属材料的过程中还在所述第二开口114中填充金属材料，以形成源极111、漏极112的连接插塞115。所述连接插塞115用于将所述源极111、漏极112引出，从而实现源极111、漏极112引与其他器件的电连接。
此处填充于第二开口114中的材料与填充于第一开口121的材料相同，可以减少材料种类，降低成本。但是本发明对此不作限制。
需要说明的是，在完成金属材料的填充之后，还包括采用诸如化学机械研磨等的平坦化工艺去除多余的金属材料，使金属材料与层间介质层113的表面齐平。进而使所述层间介质层113起到绝缘的作用。
本实施例中，采用伪栅技术进行图形化，并通过去除伪栅107形成第一开口121，进而向第一开口121中进行金属材料填充，以形成栅极119。采用伪栅技术一方面工艺较为简单，另一方面，与先沉积金属层再图形化金属层形成栅极119的工艺相比，可以仅在第一开口121处填充金属，进而节省了金属材料(例如镍金、铬金等材料价格较高)、降低了成本。
相应地，本发明还提供一种晶体管。结合参考图10，本发明晶体管包括：
基底100，所述基底100上形成有用于隔离不同晶体管区域的隔离结构106；
晶体管区域包括依次位于基底100上的量子阱层102、势垒层103；
位于所述势垒层103上的栅极结构；
位于所述栅极结构两侧基底100上且与量子阱层102、势垒层103相接触的源极111和漏极112。
所述源极111、漏极112与量子阱层102、势垒层103相接触，所述量子阱层102和势垒层103之间会形成二维电子气，通过栅极119上加载的电压可以控制所述二维电子气的面密度，从而可以控制电流。由于二维电子气不受电离杂质离子散射的影响，此外由于量子阱层102对二维电子气中的电子具有量子限制作用，可提高了晶体管的电子迁移率。
其中，所述基底100为具有(111)晶面的硅基底。
本实施例晶体管还包括位于基底100和量子阱层102之间的导热绝缘缓冲层101，所述导热绝缘缓冲层101与所述隔离结构106相接触。优选地，所述导热绝缘缓冲层101与所述隔离结构106的材料相同，可以减少材料种类，降低成本。所述导热绝缘缓冲层101的材料可以是氮化铝，氮化铝可以实现基底100与量子阱层102的晶格匹配，同时，还具有较高的热电导率，从而可以将晶体管工作过程中产生的热量传导出去。本实施例中，所述隔离结构106的材料也为氮化铝，但是本发明对此不作限制。
优选地，量子阱层102的厚度位于10~50nm的范围内，既能降低成本又能保证量子阱的质量。具体地，所述量子阱层102为GaN、InGaN或AlGaN材料的量子阱层，但是本发明对此不做限制。
InGaN量子阱与AlGaN量子阱相比具有较小的禁带宽度，适用于有高处理速度要求的晶体管，而AlGaN量子阱具有较大的禁带宽度，适用于具高击穿电压(breakdown voltage)要求的晶体管。
优选地，所述势垒层103的厚度位于1~5nm的范围内，既能降低成本又能提供较高的禁带宽度。本实施例中，所述势垒层103的材料为氮化铝。
本实施例中，在所述势垒层103与栅极结构之间还设置有帽层104，用于保护所述势垒层103、量子阱层102，但是本发明对此不作限制，在其他实施例中可以省略所述帽层104。具体地，帽层104的材料可以是氮化镓。优选地，所述帽层104的厚度位于1~3nm的范围内，既能降低成本，又能起到良好的保护作用。
本实施例中，栅极结构包括位于势垒层103上的栅极119、包围所述栅极119的侧墙108。此处所述栅极119包括依次位于势垒层103上的栅极介质层、栅极层，所述栅极介质层的材料可以是诸如氧化硅等的高k介质材料，所述栅极层可以是诸如镍金、铬金等的金属材料。所述侧墙108的材料可以是氮化硅。但是本发明对栅极结构、侧墙的材料不作限制。
所述源极111和漏极112的材料可以是氮化镓。如图10所示，本实施例中源极111、漏极112的厚度与量子阱层102、势垒层103、帽层104的厚度之和相当，但是本发明对此不作限制。
本实施例晶体管还包括形成于源极111、漏极112上与栅极结构齐平的层间介质层113，用于实现绝缘。
所述层间介质层113在源极111、漏极112的位置处还形成有连接插塞115，所述连接插塞115的材料为诸如镍金、铬金等的金属材料，可以将源极111、漏极112引出，进而实现源极111、漏极112与其他器件的电连接。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (20)

1.一种晶体管的制造方法，其特征在于，包括：
在基底上依次形成量子阱层、势垒层；
图形化所述势垒层、量子阱层形成隔离区；
填充所述隔离区形成隔离结构，所述隔离结构用于隔离不同的晶体管区域；
图形化所述晶体管区域的势垒层、量子阱层，保留对应栅极区域的势垒层、量子阱层，去除对应源极区域、漏极区域的势垒层、量子阱层，从而形成沟槽；
向沟槽中填充掺杂的半导体材料，以形成源极和漏极；
在栅极区域的量子阱层上形成栅极结构。
2.如权利要求1所述的晶体管的制造方法，其特征在于，在基底上形成量子阱层之前还包括：在基底上形成一导热绝缘缓冲层。
3.如权利要求2所述的晶体管的制造方法，其特征在于，
形成隔离区的步骤包括：图形化所述势垒层、量子阱层，形成露出所述导热绝缘缓冲层的隔离区；
填充所述隔离区形成隔离结构的步骤包括：以所述导热绝缘缓冲层的材料对隔离区进行填充。
4.如权利要求3所述的晶体管的制造方法，其特征在于，通过外延生长的方式形成所述隔离结构。
5.如权利要求1所述的晶体管的制造方法，其特征在于，所述量子阱层为氮化镓量子阱层、氮化铟镓量子阱层或氮化铝镓量子阱层。
6.如权利要求1所述的晶体管的制造方法，其特征在于，所述势垒层的材料为氮化铝。
7.如权利要求6所述的晶体管的制造方法，其特征在于，在基底上形成量子阱层之前还包括形成一氮化铝材料的缓冲层。
8.如权利要求7所述的晶体管的制造方法，其特征在于，所述隔离结构的材料为氮化铝。
9.如权利要求6所述的晶体管的制造方法，其特征在于，所述基底为具有(111)晶面的硅基底。
10.如权利要求1所述的晶体管的制造方法，其特征在于，图形化晶体管区域的势垒层、量子阱层的步骤包括：在势垒层上形成伪栅，以所述伪栅为掩模图形化所述势垒层、量子阱层。
11.如权利要求10所述的晶体管的制造方法，其特征在于，形成源极、漏极之后，形成栅极结构之前，还包括：在源极、漏极上形成层间介质层，所述层间介质层与所述伪栅齐平。
12.如权利要求11所述的晶体管的制造方法，其特征在于，形成栅极结构之前，还包括：图形化所述层间介质层，去除伪栅形成第一开口，还去除源极、漏极上的层间介质层形成第二开口。
13.如权利要求12所述的晶体管的制造方法，其特征在于，形成栅极结构的步骤包括：在所述第一开口填充金属材料，以形成栅极结构；
在第一开口填充金属材料的过程中还在所述第二开口中填充金属材料，形成源极、漏极的连接插塞。
14.一种晶体管，其特征在于，包括：
基底，所述基底上形成有用于隔离不同晶体管区域的隔离结构；
晶体管区域包括依次位于基底上的量子阱层、势垒层；
位于所述势垒层上的栅极结构；
位于所述栅极结构两侧基底上且与量子阱层、势垒层相接触的源极和漏极。
15.如权利要求14所述的晶体管，其特征在于，量子阱层的厚度位于10~50nm的范围内。
16.如权利要求14所述的晶体管，其特征在于，所述势垒层的厚度位于1~5nm的范围内。
17.如权利要求14所述的晶体管，其特征在于，所述量子阱层为氮化镓量子阱层、氮化铟镓量子阱层或氮化铝镓量子阱层。
18.如权利要求14所述的晶体管，其特征在于，所述势垒层的材料为氮化铝。
19.如权利要求14所述的晶体管，其特征在于，还包括：位于基底和量子阱层之间的导热绝缘缓冲层，所述导热绝缘缓冲层与所述隔离结构相接触。
20.如权利要求19所述的晶体管，其特征在于，所述隔离结构与所述导热绝缘缓冲层的材料均为氮化铝。
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