CN103943498B - 三维量子阱晶体管及其形成方法 - Google Patents

三维量子阱晶体管及其形成方法 Download PDF

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Abstract

一种三维量子阱晶体管及其形成方法，所述三维量子阱晶体管的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成绝缘的缓冲层；刻蚀所述缓冲层，形成鳍部；在所述半导体衬底表面形成绝缘层，所述绝缘层表面低于鳍部的顶部；在所述鳍部表面形成量子阱层和位于量子阱层表面的势垒层；在所述绝缘层表面和势垒层表面形成横跨所述鳍部的栅极结构，所述栅极结构包括位于绝缘层表面和势垒层表面的栅介质层和位于所述栅介质层表面的栅极；在所述栅极结构两侧形成侧墙；在所述栅极结构两侧的鳍部内形成凹槽，使所述侧墙悬空；在所述凹槽内形成源极和漏极。所述三维量子阱晶体管的形成方法可以降低晶体管的沟道区域电阻，提高晶体管的源漏电流。

Description

三维量子阱晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种三维量子阱晶体管及其形成方法。
背景技术
在通常的MOS器件中，沟道区域是通过对半导体衬底进行掺杂而形成的，多数载流子与电离杂质共同存在，多数载流子在迁移过程中会受到电离杂质的散射，从而使载流子的迁移率减小，器件性能降低。而且随着半导体器件尺寸的不断缩小，短沟道效应严重影响晶体管的性能。
高电子迁移率晶体管(HEMT)的沟道区域是由异质结形成的，所述异质结由未被掺杂的量子阱层和位于量子阱层表面的势垒层组成，存在于量子阱层中在水平面内迁移的二维电子气作为晶体管的载流子。由于所述量子阱层未被掺杂，所以所述二维电子气不受电离杂质的散射影响，迁移率较高，可以有效提高器件的性能，抑制短沟道效应，降低阈值电压。
所述高电子迁移率晶体管，由于其栅极对位于栅极侧墙下方的沟道延伸区域控制能力较弱，造成沟道区域的二维电子气密度不均匀、沟道区域电阻较高而影响器件的性能。
更多关于高电子迁移率晶体管的形成方法，请参考公开号为US2005/0133816A1的美国专利文件。
发明内容
本发明解决的问题是提供一种三维量子阱晶体管及其形成方法，降低沟道区域电阻，提高所述三维量子阱晶体管的性能。
为解决上述问题，本发明的技术方案提供了一种三维量子阱晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成绝缘的缓冲层；刻蚀所述缓冲层，形成鳍部；在所述半导体衬底表面形成绝缘层，所述绝缘层表面低于鳍部的顶部；在所述鳍部表面形成量子阱层和位于量子阱层表面的势垒层；在所述绝缘层表面和势垒层表面形成横跨所述鳍部的栅极结构，所述栅极结构包括位于绝缘层表面和势垒层表面的栅介质层和位于所述栅介质层表面的栅极；在所述栅极结构两侧形成侧墙；在所述栅极结构两侧的鳍部内形成凹槽，使所述侧墙悬空；在所述凹槽内形成源极和漏极，所述源极和漏极的一侧边缘与栅极结构的边缘对齐。
可选的，在所述栅极结构两侧的鳍部内形成凹槽，使侧墙悬空的方法包括：采用干法刻蚀工艺，以所述栅极结构和侧墙作为掩膜，依次向下刻蚀所述势垒层、量子阱层、鳍部，然后采用湿法刻蚀工艺，去除侧墙下方的部分势垒层、部分量子阱层和部分鳍部，使侧墙悬空。
可选的，所述半导体衬底晶面为(111)。
可选的，所述缓冲层的材料为AlN，所述缓冲层的厚度范围为1微米～2微米。
可选的，所述量子阱层的材料为III-V族化合物或II-VI族化合物。
可选的，所述量子阱层的材料为GaN、AlGaN、InGaN或Ge，所述量子阱层的厚度范围为10纳米～100纳米。
可选的，所述势垒层的材料为III-V族化合物或II-VI族化合物。
可选的，所述势垒层的材料包括AlN、AlGaN或AlInN，所述势垒层的厚度范围为1纳米～10纳米。
可选的，还包括，在形成所述栅极结构之前，在所述势垒层表面形成盖帽层，所述盖帽层的厚度范围为1纳米～3纳米，所述盖帽层的材料为GaN。
可选的，所述源极和漏极的材料为N型掺杂的GaN。
可选的，还包括在所述源极和漏极表面形成金属电极，所述金属电极的材料为NiAu或CrAu。
为解决上述问题，本发明的技术方案还提供了一种三维量子阱晶体管，包括：半导体衬底；位于半导体衬底表面的鳍部和绝缘层，所述绝缘层的表面低于鳍部的顶部；位于鳍部表面的量子阱层；位于量子阱层表面的势垒层；位于绝缘层表面和势垒层表面的横跨所述鳍部的栅极结构，所述栅极结构包括位于绝缘层表面和势垒层表面的栅介质层和位于栅介质层表面的栅极；位于所述栅极结构两侧的鳍部内的源极和漏极，所述源极和漏极的一侧边缘与栅极结构的边缘对齐；位于栅极结构两侧且位于源极和漏极表面的侧墙。
可选的，所述半导体衬底晶面为(111)。
可选的，所述鳍部的材料为AlN，所述鳍部的高度范围为1微米～2微米。
可选的，所述量子阱层的材料为III-V族化合物或II-VI族化合物。
可选的，所述量子阱层的材料为GaN、AlGaN、InGaN或Ge，所述量子阱层的厚度范围为10纳米～100纳米。
可选的，所述势垒层的材料包括AlN、AlGaN或AlInN，所述势垒层的厚度范围为1纳米～10纳米。
可选的，所述源极和漏极的材料为N型掺杂的GaN。
可选的，还包括，位于源极和漏极表面的金属电极，所述金属电极的材料为NiAu或CrAu。
可选的，所述栅介质层的厚度范围为1纳米～5纳米。
与现有技术相比，本发明具有以下优点：
本发明的技术方案通过刻蚀半导体衬底表面的绝缘缓冲层形成的鳍部，在所述鳍部表面，依次形成量子阱层、势垒层，以及位于势垒层表面、横跨鳍部的栅极结构和位于栅极结构两侧的侧墙。在栅极结构两侧的鳍部内形成的凹槽，所述凹槽使栅极结构两侧的侧墙悬空，去除沟道延伸区域，从而在所述凹槽内形成源极和漏极之后，使得所述侧墙位于源极和漏极的表面，并且所述源极和漏极的一侧边缘与栅极结构的边缘对齐，使三维量子阱晶体管的沟道区域与栅极结构宽度相同。如果不去除位于侧墙下方的沟道延伸区域，在栅极结构外加栅极电压时，由于栅极对位于栅极侧墙下方的沟道延伸区域控制能力较弱，所以所述延伸区域内的电子密度小于栅极结构正下方的沟道区域内的电子密度，使沟道内的二维电子气密度不均匀，降低沟道的平均电子密度，所述侧墙下方的沟道延伸区域的电阻较大，会降低源漏电流。所以，本发明的技术方案，去除侧墙下方的沟道延伸区域，可以提高所述沟道区域的二维电子气的密度和均匀性，降低沟道区域的电阻，提高源漏电流。
进一步的，所述量子阱层和势垒层形成异质结，作为晶体管的沟道区域，包覆在鳍部的表面。立体的鳍部结构能够有效增加沟道区域的面积及栅极结构的长度，提高晶体管的性能，并且可以增加沟道区域与绝缘缓冲层的接触面积，提高缓冲层将沟道区域产生的热量传递给衬底的效率，提高三维量子阱晶体管的性能及热稳定性。
进一步的，本发明的技术方案采用高热导率的AlN作为绝缘缓冲层，并在所述绝缘缓冲层形成的鳍部表面形成晶体管，AlN具有较高的热导率，能够提高晶体管的沟道区域将热量传递给衬底的效率。
进一步的，本发明的技术方案采用晶面为(111)的硅衬底作为半导体衬底，所述晶面为(111)的硅衬底与缓冲层的晶格结构以及晶格常数接近，有利于沉积形成高质量的缓冲层，减少缓冲层中的缺陷，进而提高后续刻蚀缓冲层所形成的鳍部的质量，从而提高后续在鳍部表面形成的量子阱层、势垒层的沉积质量。
附图说明
图1至图21是本发明的实施例中所述三维量子阱晶体管的形成过程的剖面示意图；
图22是本发明的实施例中形成的三维量子阱晶体管的源极电流随栅极电压的变化而变化的示意图。
具体实施方式
如背景技术中所述，现有的高电子迁移率晶体管(HEMT)的沟道区域的电子密度不均匀、沟道区域电阻较高。
本发明的技术方案提出了一种三维量子阱晶体管及其形成方法，在绝缘缓冲层形成的鳍部表面，依次形成量子阱层、势垒层，以及位于势垒层表面、横跨鳍部的栅极结构。所述量子阱层和势垒层组成晶体管的异质结，包覆在鳍部的表面。本发明的技术方案可以降低晶体管沟道区域的电阻，提高源漏电流，提高晶体管的热稳定性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施例的限制。
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、碳化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件，选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
本实施例中，采用的半导体衬底100为硅衬底，所述硅衬底的晶面为(111)，因为(111)晶面的硅衬底的晶格常数与后续形成的缓冲层的晶格常数和晶格结构较为接近，有利于外延生长形成高质量的缓冲层。
请参考图2，在所述半导体衬底100表面形成缓冲层200。
本实施例中所述缓冲层200的材料为AlN，所述缓冲层200的厚度范围为1微米～2微米。所述缓冲层200的形成工艺可以是金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。
未被掺杂的AlN形成的缓冲层200是良好的绝缘体，可以起到隔离器件和衬底的作用。并且AlN的导热系数较高，为3.4W/cmK，更容易将器件产生的热量导入到衬底内，提高器件的热稳定性。
而且，所述缓冲层200位于半导体衬底100和后续形成的量子阱层之间，由于硅衬底为间接带隙半导体，而后续形成的量子阱层为直接带隙半导体，两者之间晶格常数不匹配。而AlN的晶格常数介于硅衬底和量子阱层的晶格常数之间，可以为后续量子阱层的生长提供晶格基础。本实施例中，采用晶面为(111)的硅衬底，所述硅衬底的晶格常数与AlN的晶格常数较为接近，有利于形成较高质量的缓冲层，使得后续刻蚀缓冲层而形成的鳍部缺陷较少，能够提高在鳍部表面形成的量子阱层的沉积质量。
在本发明的其他实施例中，在形成所述缓冲层200之后，还可以进行退火处理，提高缓冲层的结晶质量，提高后续外延形成的量子阱层的质量。
请参考图3，刻蚀所述缓冲层200(请参考图2)，形成鳍部201。
形成所述鳍部201的方法为等离子体刻蚀，，所述鳍部201的高度与缓冲层200(请参考图2)的厚度相同，所述鳍部201的高度范围为1微米～2微米。
请参考图4，在所述半导体衬底100表面形成绝缘层101。
本实施例中，所述绝缘层101的材料为氧化硅，所述绝缘层101的厚度为50纳米～500纳米。本实施例中，采用热氧化的方法，在所述半导体衬底100表面未被鳍部201覆盖的区域表面形成氧化硅层作为绝缘层101，所述绝缘层101作为后续形成的栅极结构和半导体衬底100之间的隔离结构。
在本发明的其他实施例中，也可以采用湿法氧化的方法，形成所述绝缘层101。
请参考图5，在所述鳍部201表面形成量子阱层202。
所述量子阱层202的材料为III-V族或II-VI材料，可以是GaN、AlGaN、或InGaN等。所述量子阱层202的厚度范围为10纳米～100纳米。
所述量子阱层202的形成方法可以是金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。由于鳍部201的材料为AlN，为单晶材料，具有晶格结构，而量子阱层202所采用的也是半导体材料，具有一定的晶格结构，所以，所述量子阱层202只会选择性的形成在鳍部201的表面，而不会形成在绝缘层101的表面。
请参考图6，在所述量子阱层202表面形成势垒层203。
所述势垒层203的材料为AlN、AlGaN或AlInN，所述势垒层203的厚度范围为1纳米～10纳米。所述势垒层203的形成方法可以是金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。
本实施例中，所述势垒层203的材料为AlInN，所述势垒层203会选择性的形成在量子阱层202的表面。
所述势垒层203和量子阱层202形成异质结结构，所述势垒层203的能带宽度大于量子阱层202的能带宽度，在异质结的结面上能够形成较大的能带带阶，并且势垒层203和量子阱层202之间具有很强的极化效应，在所述量子阱层202靠近势垒层203的表面区域形成势阱，电子从势垒层203进入量子阱层202中，所述电子被限制在量子阱层202与势垒层203结面的势阱中，只能在平行于结面的平面内自由运动而在垂直于结面方向内的运动受到限制，从而形成二维电子气。由于所述量子阱层202未被掺杂，所以所述二维电子气在势阱中不受到电离杂质的散射，因而具有很高的迁移率。通过控制后续形成的栅极结构的栅极电压，可以控制所述异质结势阱的深度，从而控制势阱中二维电子气的面密度，进而控制晶体管的工作电流。
请参考图7，在势垒层203表面形成盖帽层204。
具体的，所述盖帽层204的材料为GaN或AlGaN，所述盖帽层204的厚度范围为1纳米～3纳米。本实施例中，盖帽层204的材料为GaN。
所述盖帽层204的形成方法可以是金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。
形成所述盖帽层204可以降低栅极的漏电流，提高所述晶体管的击穿特性。
在本发明的其他实施例中，也可以不形成所述盖帽层204。
请参考图8，在所述盖帽层204表面以及绝缘层101表面形成栅介质材料层205。
所述栅介质材料层205可以是高K介质材料，包括SiO2、ZrO2、Al2O3、HfO2、HfSiO4、La2O3、HfSiON或HfAlO2。所述栅介质材料层205的厚度范围为1纳米～5纳米，较佳的，可以选择1纳米～3纳米。
所述栅介质材料层205的形成方法可以是金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。
在本发明的其他实施例中，如果不形成所述盖帽层204，则直接在所述势垒层203表面形成所述栅介质材料层205。
请参考图9，在所述栅介质材料层205表面形成栅极金属层300。
所述栅极金属层300的材料为NiAu或CrAu。形成所述栅极金属层300的方法为化学气相沉积或者溅射工艺，并采用化学机械研磨工艺使其表面平坦化。
请参考图10，为形成所述栅极金属层300之后，沿鳍部201长度方向的剖面示意图。
请参考图11，刻蚀所述栅极金属层300(请参考图9)和栅介质材料层205(请参考图9)，形成栅极结构210，所述栅极结构210包括栅介质层206和金属栅极207。
具体的，形成所述栅极结构210的方法为：先在所述栅极金属层300表面形成图形化掩膜层，所述图形化掩膜层覆盖所述要形成的栅极结构210的位置，以所述图形化掩膜层作为掩膜，采用干法刻蚀工艺，向下刻蚀所述栅极金属层300和栅介质材料层205，形成栅介质层206和位于栅介质层206表面的金属栅极207。并且暴露出部分绝缘层101的表面。形成的栅极结构210位于盖帽层204的表面，并且横跨所述鳍部201。
请参考图12，为形成所述栅极结构210后，沿鳍部201长度方向的剖面示意图。
刻蚀形成所述栅极结构210之后，还暴露出栅极结构210两侧的鳍部201表面的盖帽层204。
请参考图13，在所述栅极结构210两侧形成侧墙208。图13为沿鳍部201长度方向的剖面示意图。
所述侧墙208的材料为氮化硅。所述侧墙208可以在后续形成源极和漏极的工艺中，保护所述金属栅极207和栅介质层206。
请参考图14，在所述栅极结构210及侧墙208两侧的鳍部201内形成凹槽301。
具体的，形成所述凹槽301的方法为：以所述栅极结构210和侧墙208作为掩膜，依次向下刻蚀盖帽层204、势垒层203、量子阱层202和部分鳍部201，形成凹槽301。所述干法刻蚀工艺为等离子体刻蚀工艺，采用BCl3作为等离子体源。
请参考图15，去除所述侧墙208正下方的部分盖帽层204、部分势垒层203、部分量子阱层202和部分鳍部201，形成凹槽301’，使侧墙208悬空。
具体的，使所述侧墙208悬空的工艺为湿法刻蚀工艺。
采用二氨基乙烷作为刻蚀溶液去除所述侧墙下方的材料为AlInN的部分势垒层203；采用摩尔浓度为30％～50％的NaOH溶液作为刻蚀溶液，去除所述侧墙下方的材料为GaN的部分量子阱层202和部分盖帽层204；采用HF溶液去除材料为AlN的部分鳍部201。采用湿法刻蚀溶液不需要光刻辅助，可以选择性的去除所述侧墙208下方的材料，工艺简单。
请参考图16，在所述凹槽301’(请参考图15)内形成源极302和漏极303。
所述晶体管中量子阱层202中的二维电子气作为载流子，所以所述源极302和漏极303为N型掺杂，形成N型晶体管。具体的，本实施例中，所述源极302和漏极303的材料为N型掺杂的GaN。形成所述源极302和漏极303的方法为金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺。本实施例中，在所述凹槽301’(请参考图15)内形成GaN层之后，对GaN层进行N型离子掺杂，形成N型掺杂的GaN层，作为晶体管的源极302和漏极303。在本发明的其他实施例中，也可以采用原位掺杂工艺，在形成GaN层的同时，进行N型掺杂，形成源极302和漏极303。
由于鳍部201的材料为AlN，而对AlN很难进行离子掺杂，所以，本实施例中，先在栅极结构210两侧的鳍部201内形成凹槽，然后在所述凹槽内外延形成容易掺杂的半导体材料，作为形成源极和漏极的材料。GaN为半导体材料，且容易掺杂，并且由于AlN具有固定的晶格结构，所以可以通过选择性外延工艺在所述凹槽内形成GaN层，进而对所述GaN进行掺杂，形成源极302和漏极303。
所述侧墙208底部位于源极302和漏极303表面，使量子阱层202和势垒层203形成的异质结宽度作为沟道区域，与栅极结构210的宽度相同，当栅极结构210外加栅极电压时，可以通过调节所述栅极电压的大小，控制所述栅极结构210下方的沟道区域内的二维电子云的密度，从而控制晶体管的工作电流。由于栅极结构210正下方的沟道区域均能受到栅极电压的作用，当所述栅极电压大于阈值电压时，所述沟道区域内的二维电子气的密度较为均匀，沟道区域的电阻较小。如果不采用本实施例中的湿法刻蚀工艺使两侧侧墙208悬空，则在所述侧墙208下方也会具有部分异质结结构作为沟道延伸区域，由于所述侧墙上没有外加偏压，在所述侧墙208下方的延伸区域内产生的二维电子气的密度会小于栅极结构210正下方的沟道区域内的二维电子气密度，从而，位于侧墙208正下方的沟道区域电阻较大，并且整个沟道区域的平均电子密度下降，所以会降低晶体管的源漏电流。所以，本实施例中，去除侧墙208下方的沟道延伸区域，可以降低沟道区域的电阻，提高晶体管的源漏电流。
请参考图17，在所述源极302和漏极303表面形成金属电极304。
所述金属电极304的材料为NiAu或CrAu，形成所述金属电极304的方法为溅射或蒸发。
所述金属电极304可以降低源极302和漏极303的接触电阻。
请参考图18，形成覆盖所述金属栅极207、绝缘层101的层间介质层400。图18为沿垂直鳍部方向的剖面示意图。
所述层间介质层400的材料为绝缘介质材料，可以是氧化硅、掺磷氧化硅、掺硼氧化硅或掺磷硼氧化硅。
请参考图19，为形成所述层间介质层400的沿鳍部长度方向的剖面示意图。
所述层间介质层400还覆盖所述侧墙208以及源极302和漏极303表面的金属电极304。
本实施例中，所述层间介质层400的形成方法为化学气相沉积，在所述金属栅极207、绝缘层101、侧墙208以及金属电极304表面沉积所述层间介质材料之后，采用化学机械研磨的方法，使其表面平坦化，形成层间介质层400。
后续，可以在所述层间介质层400表面形成金属互连结构，将所述晶体管与金属互连结构连接。
请参考图20，本发明采用上述方法在所述半导体衬底100上同时形成两个位于相邻的不同鳍部上的三维量子阱晶体管，沿垂直鳍部长度方向的剖面示意图。
在衬底表面形成的缓冲层上同时形成两个鳍部201，按照上述方法在所述两个鳍部上各形成一个三维量子阱晶体管。在最后刻蚀所述栅极金属层300(请参考图9)和栅介质材料层205(请参考图9)，形成栅极结构210的时候，刻蚀位于所述两个晶体管之间的金属层和栅介质材料层，暴露出两个晶体管之间的绝缘层101的部分表面，从而将两个晶体管的栅极结构分开。再在所述晶体管和绝缘层表面形成覆盖所述晶体管的层间介质层400。由于所述层间介质层400、绝缘层101、以及鳍部201均是绝缘材料形成，所以不用额外形成隔离结构就能实现相邻两个晶体管之间的电学隔离。
请参考图21，本发明采用上述方法在一个鳍部上，同时形成两个三维量子阱晶体管的沿鳍部长度方向的剖面示意图。
本发明采用上述实施例中的方法，在所述鳍部201上同时形成两个三维量子阱晶体管，相邻的两个三维量子阱晶体管之间具有一定间距。形成所述相邻的晶体管之后，去除位于两个晶体管之间的鳍部201表面未被覆盖的量子阱层、势垒层、盖帽层(未示出)，然后再形成覆盖所述晶体管的层间介质层400。所述同一鳍部上的两个晶体管底部通过绝缘的鳍部201连接，两个三维量子阱晶体管之间也通过未被刻蚀的部分鳍部隔离，所以，不需要再形成隔离结构。
与形成额外的隔离结构相比，由于现有的隔离结构一般采用氧化硅作为隔离介质，而氧化硅的热导率为0.014W/cmK，热导率较低，会影响器件热量向衬底内传递。而本发明的实施例中，三维量子阱晶体管形成在鳍部201上，一方面，栅极结构与鳍部的接触面积较大，能有效提高晶体管的沟道区域面积和栅极结构的长度，提高晶体管的性能和提高晶体管的散热效率；另一方面，本实施例采用AlN作为鳍部材料，AlN的热导率为3.4W/cmK，比氧化硅的热导率提高了两个数量级，利用鳍部材料作为隔离介质，更有利于器件热量向衬底传递，提高三维量子阱晶体管的稳定性。
本发明的实施例还提供了采用上述方法形成的三维量子阱晶体管。
请继续参考图18，为本实施例采用上述方法形成的三维量子阱晶体管垂直于鳍部长度方向的剖面示意图。
所述晶体管包括：半导体衬底100；位于半导体衬底100表面的绝缘的鳍部201和绝缘层101，所述绝缘层101的表面低于鳍部201的顶部；位于鳍部201表面的量子阱层202；位于量子阱层202表面的势垒层203；位于势垒层203上方的横跨所述鳍部的栅极结构210，所述栅极结构210包括位于势垒层表面的栅介质层206和位于栅介质层表面的栅极207。所述三维量子阱晶体管表面还具有层间介质层400。
具体的，本实施例中，采用的半导体衬底100为硅衬底，所述硅衬底的晶面为(111)。
所述鳍部201的材料为AlN，所述高度范围为1微米～2微米。
所述绝缘层的厚度范围为50纳米～500纳米，所述绝缘层的材料为氧化硅。
所述量子阱层202的厚度范围为10纳米～100纳米，所述量子阱层202的材料为Ⅲ-Ⅴ族或Ⅱ-Ⅵ族材料，可以是GaN、AlGaN或InGaN。
所述势垒层203的厚度范围为1纳米～10纳米，所述势垒层203的材料包括AlN、AlGaN或AlInN.
在本实施例中，所述栅极结构210和势垒层203之间还具有盖帽层204，所述盖帽层204的厚度范围为1纳米～3纳米，盖帽层204的材料为GaN。在本发明的其他实施例中，也可以没有所述盖帽层204。
所述栅介质层206的厚度范围为1纳米～5纳米，所述栅介质层206的材料为SiO2、ZrO2、Al2O3、HfO2、HfSiO4、La2O3、HfSiON或HfAlO2。
请继续参考图19，为本实施例采用上述方法形成的三维量子阱晶体管沿鳍部长度方向的剖面示意图。
所述三维量子阱晶体管还包括：位于所述栅极结构210两侧的鳍部内的源极302和漏极303；位于栅极结构210两侧，且位于所述源极302和漏极303表面的侧墙208；位于所述源极302和漏极303表面的金属电极304。
所述三维量子阱晶体管的栅极结构210两侧还具有侧墙208。
具体的，所述源极302和漏极303为N型掺杂，在本实施例中，所述源极和漏极的材料为N型掺杂的GaN。
所述源极302和漏极303表面的金属电极304的材料为NiAu或CrAu，所述金属电极可以降低源极和漏极的接触电阻。
本发明的实施例中，三维量子阱的源极302和漏极303之间的沟道区域的宽度与栅极结构210的宽度相同，在所述侧墙208正下方没有所述沟道延伸区域，能够有效提高沟道区域的电子密度，降低沟道区域的电阻，提高源漏电流。并且所述三维量子阱晶体管位于鳍部201上，一方面，栅极结构210与鳍部201的接触面积较大，能提高沟道区域的面积和栅极结构201的长度，提高晶体管的性能和晶体管的散热效率；另一方面，本实施例中鳍部201的材料为AlN，AlN的热导率为3.4W/cmK，比氧化硅的热导率提高了两个数量级，利用鳍部材料作为隔离介质，更有利于器件热量向衬底传递，提高晶体管的稳定性。
请参考图22，为所述三维量子阱晶体管的源极电流随栅极电压的变化而变化的示意图。
其中，固定栅极结构210的宽度Lg＝18nm，位于侧墙208下方的沟道延伸区域的宽度Lun分别为0nm、2nm、4nm、6nm、8nm和10nm。从图22中可以看出，在栅极电压相同的情况下，沟道延伸区域的宽度Lun越小，漏极电流值越大。
所以，去除栅极结构210两侧的侧墙208下方的沟道区域的延伸部分，使晶体管的沟道区域与栅极结构210的宽度相同可以明显降低所述三维量子阱晶体管的沟道区域的电阻，提高源漏电流。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种三维量子阱晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成绝缘的缓冲层；
刻蚀所述缓冲层，形成鳍部；
在所述半导体衬底表面形成绝缘层，所述绝缘层表面低于鳍部的顶部；
在所述鳍部表面形成量子阱层和位于量子阱层表面的势垒层；
在所述绝缘层表面和势垒层表面形成横跨所述鳍部的栅极结构，所述栅极结构包括位于绝缘层表面和势垒层表面的栅介质层和位于所述栅介质层表面的栅极；
在所述栅极结构两侧形成侧墙；
在所述栅极结构两侧的鳍部内形成凹槽，使所述侧墙悬空；
在所述凹槽内形成源极和漏极，所述源极和漏极的一侧边缘与栅极结构的边缘对齐。
2.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，在所述栅极结构两侧的鳍部内形成凹槽，使侧墙悬空的方法包括：采用干法刻蚀工艺，以所述栅极结构和侧墙作为掩膜，依次向下刻蚀所述势垒层、量子阱层、鳍部，然后采用湿法刻蚀工艺，去除侧墙下方的部分势垒层、部分量子阱层和部分鳍部，使侧墙悬空。
3.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，所述半导体衬底晶面为（111）。
4.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，所述缓冲层的材料为AlN，所述缓冲层的厚度范围为1微米~2微米。
5.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，所述量子阱层的材料为III-V族化合物或II-VI族化合物。
6.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，所述量子阱层的材料为GaN、AlGaN、InGaN或Ge，所述量子阱层的厚度范围为10纳米~100纳米。
7.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，所述势垒层的材料为III-V族化合物或II-VI族化合物。
8.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，所述势垒层的材料包括AlN、AlGaN或AlInN，所述势垒层的厚度范围为1纳米~10纳米。
9.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，还包括，在形成所述栅极结构之前，在所述势垒层表面形成盖帽层，所述盖帽层的厚度范围为1纳米~3纳米，所述盖帽层的材料为GaN。
10.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，所述源极和漏极的材料为N型掺杂的GaN。
11.根据权利要求1所述的三维量子阱晶体管的形成方法，其特征在于，还包括在所述源极和漏极表面形成金属电极，所述金属电极的材料为NiAu或CrAu。
12.一种三维量子阱晶体管，其特征在于，包括：
半导体衬底；
位于半导体衬底表面的鳍部和绝缘层，所述绝缘层的表面低于鳍部的顶部；
位于鳍部表面的量子阱层；
位于量子阱层表面的势垒层；
位于绝缘层表面和势垒层表面的横跨所述鳍部的栅极结构，所述栅极结构包括位于绝缘层表面和势垒层表面的栅介质层和位于栅介质层表面的栅极；
位于所述栅极结构两侧的鳍部内的源极和漏极，所述源极和漏极的一侧边缘与栅极结构的边缘对齐；
位于栅极结构两侧且位于源极和漏极表面的侧墙。
13.根据权利要求12所述的三维量子阱晶体管，其特征在于，所述半导体衬底晶面为（111）。
14.根据权利要求12所述的三维量子阱晶体管，其特征在于，所述鳍部的材料为AlN，所述鳍部的高度范围为1微米~2微米。
15.根据权利要求12所述的三维量子阱晶体管，其特征在于，所述量子阱层的材料为III-V族化合物或II-VI族化合物。
16.根据权利要求12所述的三维量子阱晶体管，其特征在于，所述量子阱层的材料为GaN、AlGaN、InGaN或Ge，所述量子阱层的厚度范围为10纳米~100纳米。
17.根据权利要求12所述的三维量子阱晶体管，其特征在于，所述势垒层的材料包括AlN、AlGaN或AlInN，所述势垒层的厚度范围为1纳米~10纳米。
18.根据权利要求12所述的三维量子阱晶体管，其特征在于，所述源极和漏极的材料为N型掺杂的GaN。
19.根据权利要求12所述的三维量子阱晶体管，其特征在于，还包括，位于源极和漏极表面的金属电极，所述金属电极的材料为NiAu或CrAu。
20.根据权利要求12所述的三维量子阱晶体管，其特征在于，所述栅介质层的厚度范围为1纳米~5纳米。
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