CN104253044A - 晶体管及其形成方法 - Google Patents
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Abstract
一种晶体管及其形成方法，所述晶体管的形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在第一区域表面形成第一鳍部，在第二区域表面形成第二鳍部；在半导体衬底表面形成绝缘层；在所述第一鳍部和第二鳍部表面依次形成P型量子阱层、N型量子阱层和势垒层；在所述绝缘层表面和势垒层表面形成第一栅极结构和第二栅极结构；在所述第一栅极结构两侧形成P型掺杂的第一源/漏极，在所述第二栅极结构两侧形成N型掺杂的第二源/漏极。所述晶体管的形成方法可以节约工艺步骤，降低工艺成本。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管及其形成方法。
背景技术
在MOS晶体管中，位于MOS晶体管栅极结构下方的沟道区域为N型或P型掺杂的半导体材料。所述N型掺杂的半导体材料中具有P或As等杂质离子，而所述P型掺杂的半导体材料中具有B或In等杂质离子。所述沟道区域中多数载流子与杂质离子共同存在，多数载流子在迁移过程中会受到杂质离子的散射，从而使载流子的迁移率减小，器件性能降低。而且随着半导体器件尺寸的不断缩小，所述杂质离子对载流子的散射会加剧晶体管的短沟道效应，从而严重影响晶体管的性能。
为解决上述问题，现有技术提出了量子阱晶体管。量子阱晶体管的沟道区域包括半导体异质结结构。所述异质结结构由未被杂质离子掺杂的量子阱层和位于量子阱层表面的势垒层组成，所述量子阱层和势垒层为具有不同的禁带宽度的两种不同的材料。存在于量子阱层中在水平面内迁移的二维电子气或二维空穴气作为晶体管的载流子。由于所述量子阱层未被杂质离子掺杂，所以所述二维电子气和二维空穴气在迁移过程中不会受到杂质离子的散射影响，迁移率非常高，可以有效提高器件的性能，抑制短沟道效应。
现有技术中，由于产生所述二维电子气和二维空穴气的异质结结构所需要的势垒层和量子阱层的材料不同，需要分别形成N型或者P型的量子阱晶体管，工艺步骤复杂，成本较高。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，降低形成所述晶体管的工艺成本。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在半导体衬底的第一区域表面形成第一鳍部，在半导体衬底的第二区域表面形成第二鳍部；在所述半导体衬底表面形成绝缘层，所述绝缘层的表面低于第一鳍部和第二鳍部的顶部表面；在所述第一鳍部和第二鳍部表面同时依次形成P型量子阱层、N型量子阱层和势垒层；在所述绝缘层表面和势垒层表面形成横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构；在所述第一栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧形成P型掺杂的第一源/漏极，在所述第二栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧形成N型掺杂的第二源/漏极。
可选的，所述势垒层的导带能级高于所述P型量子阱层的导带能级，所述P型量子阱层的导带能级大于N型量子阱层的导带能级；所述势垒层的价带能级小于N型量子阱层的价带能级，所述N型量子阱层的价带能级小于P型量子阱层的价带能级。
可选的，形成所述第一鳍部和第二鳍部的方法包括：在所述半导体衬底表面形成缓冲层，刻蚀所述缓冲层，形成所述第一鳍部和第二鳍部，所述缓冲层的材料为SiGe或GaAs，所述缓冲层的厚范围为10nm～500nm。
可选的，所述P型量子阱层的材料包括InSb，所述P型量子阱层的厚度范围为10nm～200nm。
可选的，所述N型量子阱层的材料包括InGaAs，所述N型量子阱层的厚度范围为10nm～100nm。
可选的，所述势垒层的材料包括InP，所述势垒层的厚度范围为50nm～100nm。
可选的，还包括：在形成所述第一源/漏极和第二源/漏极之前，在所述第一栅极结构两侧形成第一侧墙，第二栅极结构两侧形成第二侧墙。
可选的，形成所述第一源/漏极和第二源/漏极的方法包括：以所述第一栅极结构和第一侧墙、第二栅极结构和第二侧墙为掩膜，刻蚀所述势垒层、N型量子阱层、P型量子阱层、部分第一鳍部和部分第二鳍部，在所述第一栅极结构和第一侧墙两侧形成第一凹槽，在所述第二栅极结构和第二侧墙两侧形成第二凹槽；在所述第一凹槽内外延形成P型掺杂的第一源/漏极，在所述第二凹槽内外延形成N型掺杂的第二源/漏极。
可选的，所述P型掺杂的第一源/漏极的材料为InGaAs，掺杂离子为Mg或Zn；所述N型掺杂的第二源/漏极的材料为InGaAs，掺杂离子为Si或Ge。
可选的，采用干法刻蚀工艺形成所述第一凹槽和第二凹槽。
可选的，部分第一凹槽位于第一侧墙下方，使第一侧墙悬空；部分第二凹槽位于第二侧墙下方，使第二侧墙悬空。
可选的，使所述第一侧墙和第二侧墙悬空的方法包括：以所述第一栅极结构和第一侧墙、第二栅极结构和第二侧墙为掩膜，采用干法刻蚀工艺刻蚀所述势垒层、N型量子阱层、P型量子阱层、部分第一鳍部和部分第二鳍部，然后，采用湿法刻蚀工艺，去除位于所述第一侧墙和第二侧墙正下方的部分势垒层、N型量子阱层、P型量子阱层、部分第一鳍部和部分第二鳍部，使所述第一侧墙和第二侧墙悬空。
可选的，所述第一栅极结构包括位于第一区域的势垒层表面的第一栅介质层和位于所述第一栅介质层表面的第一栅极；所述第二栅极结构包括位于第二区域的势垒层表面的第二栅介质层和位于所述第二栅介质层表面的第二栅极。
可选的，所述半导体衬底的晶面为（111）。
为解决上述问题，本发明还提供一种采用上述方法形成的晶体管，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域；位于半导体衬底的第一区域表面的第一鳍部，位于半导体衬底的第二区域表面的第二鳍部；位于半导体衬底的第一区域和第二区域之间的沟槽；位于半导体衬底表面的绝缘层，所述绝缘层填充满所述沟槽，并且所述绝缘层的表面低于第一鳍部和第二鳍部的顶部表面；在所述第一鳍部和第二鳍部表面依次向上具有P型量子阱层、N型量子阱层和势垒层；在所述绝缘层表面和势垒层表面具有横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构；位于所述第一栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧的P型掺杂的第一源/漏极，位于所述第二栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧的N型掺杂的第二源/漏极。
可选的，所述势垒层的导带能级高于所述P型量子阱层的导带能级，所述P型量子阱层的导带能级大于N型量子阱层的导带能级；所述势垒层的价带能级小于N型量子阱层的价带能级，所述N型量子阱层的价带能级小于P型量子阱层的价带能级。
可选的，所述第一栅极结构两侧具有第一侧墙，第二栅极结构两侧具有第二侧墙。
可选的，所述第一鳍部的材料为SiGe或GaAs、所述第二鳍部的材料为SiGe或GaAs；所述P型量子阱层的材料包括InSb，厚度范围为10nm～200nm；所述N型量子阱层的材料包括InGaAs，厚度范围为10nm～100nm；所述势垒层的材料包括InP，厚度范围为50nm～100nm；所述P型掺杂的第一源/漏极的材料为InGaAs，掺杂离子为Mg或Zn；所述N型掺杂的第二源/漏极的材料为InGaAs，掺杂离子为Si或Ge。
可选的，部分第一源/漏极位于第一侧墙下方，部分第二源/漏极位于第二侧墙下方。
本发明还提供一种上述晶体管的驱动方法，包括：提供上述晶体管；在所述第一栅极结构上施加负的偏置电压，使所述P型量子阱层的价带能级高于费米能级，在所述P型量子阱层内形成二维空穴气；在所述第二栅极结构上施加正的偏置压，使所述N型量子阱层的导带能级低于费米能级，在所述N型量子阱层内形成二维电子气。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在所述半导体衬底的第一区域形成P型晶体管，在所述半导体衬底的第二区域形成N型晶体管。所述P型晶体管的沟道区域包括第一鳍部表面的P型量子阱层、N型量子阱层和势垒层形成异质结结构，所述N型晶体管的沟道区域包括第二鳍部表面的P型量子阱层、N型量子阱层和势垒层形成异质结结构。所述P型晶体管和N型晶体管的沟道区域具有相同的异质结结构，并且，在形成所述P型晶体管和N型晶体管的过程中，在所述第一鳍部和第二鳍部表面同时依次形成所述P型量子阱层、N型量子阱层和势垒层，可以降低工艺步骤和工艺成本。
进一步的，所述势垒层的导带能级高于所述P型量子阱层的导带能级，所述P型量子阱层的导带能级大于N型量子阱层的导带能级；所述势垒层的价带能级小于N型量子阱层的价带能级，所述N型量子阱层的价带能级小于P型量子阱层的价带能级。在所述第一栅极结构上施加负偏压时，使得所述势垒层、N型量子阱层和P型量子阱层形成的异质结结构的费米能级下降至价带能级位置附近，所述P型量子阱层的价带能级较高，位于所述费米能级上方，由于电子优先占据费米能级下方的能级，所以所述P型量子阱层内会形成较多空穴，形成二维空穴气，作为所述第一区域上形成的P型晶体管的载流子。在所述第二栅极结构施加正偏压时，所述第二栅极结构下方的异质结结构的费米能级上升至导带能级位置附近，所述N型量子阱层的导带能级位于所述费米能级下方形成势阱，大量电子进入所述N型量子阱层内形成二维电子气，作为第二区域上形成的N型晶体管的载流子。
进一步的，本发明的技术方案在所述第一栅极结构两侧形成第一凹槽，所述第一凹槽部分位于第一侧墙下方，在所述第二栅极结构两侧形成第二凹槽，所述第二凹槽部分位于第二侧墙下方，后续在所述第一凹槽内形成第一源/漏极，在所述第二凹槽内形成第二源/漏极，使所述第一侧墙和第二侧墙分别位于所述第一源/漏极和第二源/漏极表面。这样，所述第一栅极结构下方的异质结的宽度与第一栅极结构的宽度相同，所述第二栅极结构下方的异质结的宽度与第二栅极结构的宽度相同，可以提高所述第一栅极结构和第二栅极结构对其下方的异质结内的载流子的控制作用，使载流子的密度更均匀，从而提高晶体管的源漏电流。
附图说明
图1至图23是本发明的实施例的晶体管的形成过程的示意图；
图24至图26是本发明的实施例的晶体管的异质结的能带示意图。
具体实施方式
如背景技术中所述，现有的N型或者P型量子阱晶体管的异质结结构所需要的势垒层和量子阱层的材料不同，需要分别形成N型或者P型的量子阱晶体管的异质结结构。例如，N型量子阱晶体管的异质结结构中势垒层的材料为AlGaN，N型量子阱层的材料为GaN；P型量子阱晶体管的异质结结构中势垒层的材料为InGaP，P型量子阱层的材料为GaAs。分别形成所述N型或者P型的量子阱晶体管需要较多的工艺步骤，工艺成本较高。
本发明的技术方案，提供一种晶体管及其形成方法，可以同时形成所述N型和P型量子阱晶体管，从而节约工艺步骤，降低工艺成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域10和第二区域20，在所述半导体衬底100的第一区域10内形成N阱101，在所述半导体衬底100的第二区域20内形成P阱102。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。
本实施例中，采用的半导体衬底100为硅衬底，所述硅衬底的晶面为（111），因为（111）晶面的硅衬底的晶格常数与后续形成的缓冲层的晶格常数和晶格结构较为接近，有利于后续通过外延生长形成高质量的缓冲层。
通过离子注入工艺，分别在所述第一区域10内形成N阱，例如在第一区域10注入As或P离子；在所述第二区域20内形成P阱，例如在第二区域20注入B或In离子。后续在所述第一区域10形成P型晶体管，在所述第二区域20形成N型晶体管。形成所述N阱和P阱可以提高后续形成的晶体管与半导体衬底之间的隔离效果。
请参考图2，在所述半导体衬底100表面形成缓冲层200。
所述缓冲层200的材料为SiGe或GaAs，所述缓冲层200的厚度范围为10nm～500nm。所述缓冲层200的形成工艺可以是金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。
所述缓冲层200位于半导体衬底100和后续形成的量子阱层之间，由于硅衬底为间接带隙半导体，而后续形成的量子阱层为直接带隙半导体，两者之间晶格常数不匹配。而SiGe或GaAs的晶格常数介于硅衬底和量子阱层的晶格常数之间，可以为后续量子阱层的生长提供晶格基础。
本实施例中，采用晶面为（111）的硅衬底，所述缓冲层200的材料为SiGe，所述硅衬底的晶格常数与SiGe的晶格常数较为接近，有利于形成较高质量的缓冲层，使得后续刻蚀缓冲层而形成的第一鳍部和第二鳍部的缺陷较少，能够在所述第一鳍部和第二鳍部表面沉积形成高质量的量子阱层。
在本发明的其他实施例中，在形成所述缓冲层200之后，还可以进行退火处理，提高缓冲层的结晶质量，进一步提高后续外延形成的量子阱层的质量。
在本发明的其他实施例中，所述缓冲层200的材料还可以是AlN等绝缘材料，可以起到隔离器件和衬底的作用。
请参考图3，刻蚀所述缓冲层200（请参考图3），在半导体衬底100的第一区域10表面形成第一鳍部201，在半导体衬底100的第二区域20表面形成第二鳍部202。
形成所述第一鳍部201和第二鳍部202的方法包括：在所述缓冲层200表面形成图形化掩膜层，所述图形化掩膜层的图形定义了所述第一鳍部201和第二鳍部202的位置，以所述图形化掩膜层为掩膜刻蚀所述缓冲层200形成第一鳍部201和第二鳍部202。具体的，采用干法刻蚀工艺刻蚀所述缓冲层200。所述第一鳍部201、第二鳍部202的高度与缓冲层200（请参考图2）的厚度相同，所述第一鳍部201和第二鳍部202的高度范围为10nm～500nm，后续在所述第一鳍部201和第二鳍部202表面形成异质结，可以提高所述异质结的面积，提高载流子的数量。所述第一鳍部201和第二鳍部202的侧壁可以是垂直或者倾斜的侧壁。所述倾斜侧壁使第一鳍部和第二鳍部的顶部宽度小于底部宽度，可以使所述第一鳍部201和第二鳍部202顶面与侧壁成钝角，从而提高后续形成的晶体管的沟道区域内的电场均匀性。
请参考图4，在所述半导体衬底100的第一区域10和第二区域20之间形成沟槽300。
采用湿法或者干法刻蚀工艺在所述半导体衬底100内形成沟槽300，后续在所述沟槽内填充隔离材料，形成第一区域10和第二区域20之间的隔离结构，将后续形成的N型和P型晶体管隔离开。
请参考图5，在所述半导体衬底100表面形成绝缘层301，所述绝缘层301填充满所述沟槽300（请参考图4），并且所述绝缘层301的表面低于第一鳍部201和第二鳍部202的顶部表面。
本实施例中，所述绝缘层300的材料为氧化硅，位于半导体衬底100表面的绝缘层301的厚度为10nm～200nm。
本实施例中，采用化学气相沉积工艺，在所述半导体衬底100表面形成绝缘材料；对所述绝缘材料进行化学机械平坦化形成绝缘材料层，所述绝缘材料层填充满所述沟槽300（请参考图4），并且覆盖所述第一鳍部201和第二鳍部202；对所述绝缘材料层进行回刻蚀，使所述绝缘材料层的表面低于所述第一鳍部201和第二鳍部202的顶部表面，形成绝缘层301。在本发明的其他实施例中，还可以先在所述沟槽内壁和半导体衬底表面形成垫氧化层，再在所述垫氧化层表面形成绝缘层301，所述垫氧化层可以修复所述半导体衬底表面和沟槽内壁的缺陷。
请参考图6，在所述第一鳍部201表面依次形成第一P型量子阱层401、第一N型量子阱层411和第一势垒层421；在所述第二鳍部202表面依次形成第二P型量子阱层402、第二N型量子阱层412和第二势垒层422。
所述第一P型量子阱层401位于第一鳍部201表面，所述第一N型量子阱层411位于第一P型量子阱层401表面，所述第一势垒层421位于第一N型量子阱层411表面；所述第二P型量子阱层402位于第二鳍部202表面，所述第二N型量子阱层412位于第二P型量子阱层402表面，所述第二势垒层422位于第二N型量子阱层412表面。
所述第一P型量子阱层401和第二P型量子阱层402的材料的导带能级低于第一鳍部201和第二鳍部202的材料的导带能级。本实施例中，所述第一P型量子阱层401和第二P型量子阱层402的材料为InSb。所述第一P型量子阱层401和第二P型量子阱层402的厚度范围为10nm～200nm，并且所述第一P型量子阱层401和第二P型量子阱层402同时形成。
所述第一N型量子阱层411和第二N型量子阱层412的材料的导带能级低于所述第一P型量子阱层401和第二P型量子阱层402的导带能级，所述第一N型量子阱层411和第二N型量子阱层412的材料的价带能级低于所述第一P型量子阱层401和第二P型量子阱层402的价带能级。本实施例中，所述第一N型量子阱层411和第二N型量子阱层412的材料为InGaAs。所述第一N型量子阱层411和第二N型量子阱层412的厚度范围为10nm～100nm，并且所述第一N型量子阱层411和第二N型量子阱层412同时形成。
所述第一势垒层421和第二势垒层422的导带能级高于所述第一P量子阱层401和第二量子阱层402的导带能级，所述第一势垒层421和第二势垒层422的价带能级小于第一N型量子阱层411和第二N型量子阱层412的的价带能级。所述第一势垒层421和第二势垒层422的材料为InP，厚度范围为50nm～100nm。所述第一势垒层421和第二势垒层422同时形成。本实施例中，所述第一势垒层421和第二势垒层422的材料为N型掺杂的InP，掺杂离子为Si或Ge，掺杂浓度为1E17atom/cm3～1.2E18atom/cm3。
所述第一P型量子阱层401和第二P型量子阱层402、第一N型量子阱层411和第二N型量子阱层412、第一势垒层421和第二势垒层422的形成方法可以是金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。由于第一鳍部201和第二鳍部202的材料具有一定晶格结构，而所述第一P型量子阱层401和第二P型量子阱层402、第一N型量子阱层411和第二N型量子阱层412、第一势垒层421和第二势垒层422所采用的材料为半导体材料，具有一定的晶格结构，所以，只会分别在所述第一鳍部201和第二鳍部202表面形成上述第一P型量子阱层401和第二P型量子阱层402、第一N型量子阱层411和第二N型量子阱层412、第一势垒层421和第二势垒层422，而不会形成在绝缘层301的表面。
具体的，本实施例中，在所述第一鳍部201和第二鳍部202表面同时形成P型量子阱层，位于所述第一鳍部201表面的量子阱层作为第一P型量子阱层401，位于所述第二鳍部202表面的P型量子阱层作为第二P型量子阱层402；在所述P型量子阱层表面形成N型量子阱层，位于所述第一P型量子阱层401表面的N型量子阱层作为第一N型量子阱层411，位于所述第二P型量子阱层402表面的N型量子阱层作为第二N型量子阱层412；在所述N型量子阱层表面形成势垒层，位于所述第一N型量子阱层411表面的势垒层作为第一势垒层421，位于所述第二N型量子阱层412表面的势垒层作为第二势垒层422。
后续在第一区域10形成的P型晶体管中，所述载流子为空穴，在所述P型晶体管的栅极上施加负偏压，所述第一P型量子阱层中会形成二维空穴气作为载流子；而在第二区域20形成的N型晶体管中，所述载流子为电子，在所述N型晶体管上施加正偏压，所述第二N型量子阱层中会形成二维电子气作为载流子。
本实施例中，所述N型晶体管和P型晶体管的势垒层和量子阱层采用相同的结构和材料，可以同时形成，从而降低形成所述N型晶体管和P型晶体管的工艺步骤，降低成本。
请参考图7，形成覆盖所述第一势垒层421、第二势垒层422以及绝缘层301的栅介质材料层500以及位于所述栅介质材料层500表面的栅极材料层600。
所述栅介质材料层500的材料包括HfO2、La2O3、HfSiON、ZrO2、Al2O3、HfSiO4、HfAlO2中的一种或多种，所述栅介质材料层500的厚度为1nm～5nm；所述栅极材料层600的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi、NiAu或CrAu中的一种或多种。形成所述栅介质材料层500的方法可以是金属有机物化学气相沉积、原子层沉积或等离子体增强化学气相沉积工艺。形成所述栅极材料层600的方法可以是物理气相沉积、金属有机物化学气相沉积、原子层沉积或分子束外延生长等工艺，并采用化学机械研磨工艺使所述栅极材料层600的表面平坦化。
请参考图8至图9，图8为形成所述栅极材料层600之后沿第一鳍部201的长度方向的剖面示意图，图9为形成所述栅极材料层600之后沿第二鳍部202的长度方向的剖面示意图。
如图8所示，所述第一P型量子阱层401、第一N型量子阱层411、第一势垒层421、栅介质材料层500和栅极材料层600还覆盖所述第一鳍部201的端面；如图9所示，所述第二P型量子阱层402、第二N型量子阱层412、第二势垒层422、栅介质材料层500和栅极材料层600还覆盖所述第二鳍部202的端面。
请参考图10，刻蚀所述栅介质材料层500和栅极材料层600（请参考图7），形成横跨所述第一鳍部201的第一栅极结构和横跨第二鳍部202的第二栅极结构，所述第一栅极结构包括第一栅介质层501和第一栅极601，所述第二栅极结构包括第二栅介质层502和第二栅极602。
具体的，形成所述第一栅极结构和第二栅极结构的方法为：先在所述栅极材料层600（请参考图7）表面形成图形化掩膜层，所述图形化掩膜层覆盖所述要形成的第一栅极结构和第二栅极结构的位置，以所述图形化掩膜层作为掩膜，采用干法刻蚀工艺，向下刻蚀所述栅极材料层600和栅介质材料层500（请参考图7），分别形成横跨第一鳍部201的第一栅极结构和横跨第二鳍部202的第二栅极结构，并且暴露出绝缘层301的部分表面、位于所述第一栅极结构两侧的部分第一势垒层421的表面、位于所述第二栅极结构两侧的部分第二势垒层422的表面，所述第一栅极结构包括第一栅介质层501和第一栅极601，所述第二栅极结构包括第二栅介质层502和第二栅极602。所述第一栅极结构和第二栅极结构之间断开。
请参考图11至图12，图11为形成所述第一栅极结构之后沿第一鳍部201的长度方向的剖面示意图，图12为形成所述第二栅极结构之后沿第二鳍部202的长度方向的剖面示意图。
如图11所示，形成所述第一栅极结构之后，暴露出部分第一区域10（请参考图10）上方的绝缘层301的部分表面，以及第一鳍部201上方的位于第一栅极结构两侧的部分第一势垒层421的表面；如图12所示，形成所述第二栅极结构之后，暴露出部分第二区域20（请参考图10）上方的绝缘层301的部分表面，以及第二鳍部202上方的位于第二栅极结构两侧的部分第二势垒层422的表面。
请参考图13，在第一栅极结构两侧形成第一侧墙701，在第二栅极结构两侧形成第二侧墙702。
所述第一侧墙701和第二侧墙702的材料为氮化硅或氧化硅。所述第一侧墙701和第二侧墙701可以在后续形成第一源/漏极和第一源/漏极的过程中，保护所述第一栅极结构和第二栅极结构。
具体的形成所述第一侧墙701和第二侧墙702的方法为：在所述绝缘层301、第一栅极结构、第二栅极结构以及第一势垒层421、第二势垒层422表面形成侧墙材料层，刻蚀去除位于所述绝缘层301表面、第一栅极结构顶部表面、第二栅极结构顶部表面、以及第一势垒层421顶部表面、第二势垒层422顶部表面的侧墙材料，在所述第一栅极结构侧壁表面形成第一侧墙701，在所述第二栅极结构侧壁表面形成第二侧墙702。
请参考图14，为形成所述位于第一栅极结构两侧的第一侧墙701之后，沿第一鳍部201的长度方向的剖面示意图。在形成所述第一侧墙701的过程中，还会在沿第一鳍部201高度方向上的第一势垒层421的表面形成第一侧墙材料层711。
请参考图15，为形成所述位于第二栅极结构两侧的第二侧墙702之后，沿第二鳍部202的长度方向的剖面示意图。在形成所述第二侧墙702的过程中，还会在沿第二鳍部202高度方向上的第二势垒层422的表面形成第二侧墙材料层712。
请参考图16，以所述第一栅极结构和所述第一栅极结构两侧的第一侧墙701为掩膜，刻蚀所述部分第一势垒层421、第一N型量子阱层411、第一P型量子阱层401、部分第一鳍部201（请参考图14），形成第一凹槽801。
请参考图17，以所述第二栅极结构和所述第二栅极结构两侧的第二侧墙702为掩膜，刻蚀所述部分第二势垒层422、第二N型量子阱层412、第二P型量子阱层402、部分第二鳍部202（请参考图15），形成第二凹槽802。
请同时参考所述图16和图17，本实施例中，所述第一凹槽801和第二凹槽802同时形成。具体的，采用干法刻蚀工艺，形成所述第一凹槽801和第二凹槽802。本实施例中，所述干法刻蚀工艺为感应耦合等离子体刻蚀（ICP）。所述感应耦合等离子体刻蚀的刻蚀气体可以是CH4、Cl2或BCl3中的一种或几种气体。具体的，本实施例中，采用Cl2和CH4的混合气体作为刻蚀气体，N2作为辅助气体，射频功率为40W～240W，ICP功率为200W～1200W,反应压强为0.1Pa～5.0Pa，Cl2的气体流量为5sccm～50sccm，CH4的气体流量为10sccm～100sccm，N2的气体流量为50sccm～100sccm。所述第一侧墙701和第二侧墙702在刻蚀过程中保护所述第一栅极结构和第二栅极结构。
由于所述第二侧墙材料层712和第一侧墙材料层711的厚度较小，所以在刻蚀过程中，也会被同时刻蚀。
后续可以直接在所述第一凹槽801和第二凹槽802内分别形成第一源/漏极和第二源/漏极。
请参考图18，去除位于所述第一栅极结构两侧的第一侧墙701正下方的部分第一势垒层421、部分第一N型量子阱层411、部分第一P型量子阱层401（请参考图16），使所述第一侧墙701悬空，形成第一凹槽801a。
请参考图19，去除位于所述第二栅极结构两侧的第二侧墙702正下方的部分第二势垒层422、部分第二N型量子阱层412、部分第二P型量子阱层402（请参考图16），使所述第二侧墙702悬空，形成第二凹槽802a。
本实施例中，采用湿法刻蚀工艺，使所述第一侧墙701和第二侧墙702同时悬空。并且同时去除了所述第一鳍部201侧壁表面的部分或全部的第一侧墙材料层711、第一势垒层421、第一N型量子阱层411、第一P型量子阱层401（请参考图16）以及第二鳍部202侧壁表面的部分或全部的第二侧墙材料层712、第二势垒层422、第二N型量子阱层412、部分第二P型量子阱层402（请参考图17）。所述湿法刻蚀工艺的刻蚀溶液为：H3PO4、H2O2和H2O的混合溶液，其中，较佳的，所述H3PO4、H2O2和H2O的体积比为2:1:5。由于所述刻蚀溶液对第一鳍部和第二鳍部的刻蚀速率较低，所以所述第一鳍部和第二鳍部可以作为刻蚀停止层。
所述第一凹槽801a部分位于第一侧墙701下方，第二凹槽802a部分位于第二侧墙702下方后续再在所述第一凹槽801a和第二凹槽802a内分别形成第一源/漏极和第二源/漏极，使所述第一侧墙701和第二侧墙702分别位于第一源/漏极和第二源/漏极上方，使得第一栅极结构和第二栅极结构底部的宽度与其下方的异质结的宽度一致，可以提高第一栅极结构对所述异质结内形成的载流子的控制，提高晶体管的载流子密度，从而提高晶体管的漏电流。
请参考图20，在所述第一凹槽801a（请参考图18）内形成P型掺杂的第一源/漏极901。
所述第一源/漏极901为P型掺杂，具体的，本实施例中，所述第一源/漏极901的材料为P型掺杂的InGaAs，掺杂离子为Mg或Zn中的一种或几种，所述掺杂离子的浓度为1E19atom/cm3～1E20atom/cm3。形成所述第一源/漏极901的方法为金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。本实施例中，在所述第一凹槽801a（请参考图18）内形成InGaAs层之后，对所述第一凹槽801a内的InGaAs层进行P型离子掺杂，形成P型掺杂的InGaAs层，作为晶体管的第一源/漏极901。所述第一源/漏极901的表面高于所述第一N型量子阱层421的表面。
InGaAs为半导体材料，具有固定的晶格结构，所以可以通过选择性外延工艺在所述第一凹槽801a内形成InGaAs层，进而对所述InGaAs层进行掺杂，形成P型掺杂的第一源/漏极901。从而在所述第一区域10形成P型晶体管。
请参考图21，在所述第二凹槽802a（请参考图19）内形成N型掺杂的第二源/漏极902。
所述第二源/漏极902为N型掺杂，具体的，本实施例中，所述第二源/漏极902的材料为N型掺杂的InGaAs，掺杂离子为Si或Ge中的一种或几种，所述掺杂离子的浓度为1E19atom/cm3～1E20atom/cm3。形成所述第二源/漏极902的方法为金属有机物化学气相沉积工艺、原子层沉积工艺或分子束外延工艺等。本实施例中，在所述第二凹槽802a（请参考图19）和第一凹槽801a（请参考图18）内同时形成InGaAs层之后，对所述第二凹槽802a内的InGaAs层进行N型离子掺杂，形成N型掺杂的InGaAs层，作为晶体管的第二源/漏极902。
在本发明的其他实施例中，也可以采用原位掺杂工艺，分别在所述第一凹槽801a内形成P型掺杂的第一源/漏极901，在第二凹槽802a内形成N型掺杂的第二源/漏极902。
本实施例中，所述第一侧墙701和第二侧墙702分别位于所述第一源/漏极901和第二源/漏极902表面，避免在所述第一侧墙701和第二侧墙702下方具有部分异质结结构。由于所述第一侧墙和第二侧墙上没有外加偏压，如果在所述第一侧墙下方的具有部分异质结结构，所述部分异质结结构内产生的二维空穴气会小于第一栅极结构下方的异质结结构内的二维空穴气密度，从而，位于第一侧墙正下方的部分异质结结构的电阻较大，并且整个异质结结构的平均空穴密度下降，所以会降低晶体管的源漏电流；如果在所述第二侧墙下方的具有部分异质结结构，所述部分异质结结构内产生的二维电子气会小于第二栅极结构下方的异质结结构内的二维电子气密度，从而，位于第二侧墙正下方的部分异质结结构的电阻较大，并且整个异质结结构的平均电子密度下降，所以会降低晶体管的源漏电流。所以，本实施例中所述第一侧墙和第二侧墙分别位于第一源/漏极和第二源/漏极表面，可以提高晶体管的源漏电流。
请参考图22，在所述第一源/漏极901表面形成第一电极911。
所述第一电极911的材料为NiAu或CrAu，形成所述第一电极911的方法为溅射或蒸发。所述第一电极911可以降低第一源/漏极901的接触电阻。
请参考图23，在所述第二源/漏极902表面形成第二电极912。
所述第二电极912的材料为NiAu、CrAu或TiAu，形成所述第二电极912的方法为溅射或蒸发。所述第二电极912可以降低第二源/漏极902的接触电阻。所述第二电极912和第一电极911（请参考图22）同时形成。
本实施例中，还提供一种采用上述方法形成的晶体管。
请参考图13、图22和图23，分别为所述晶体管不同方向的剖面示意图。
请参考图13，为所述晶体管垂直沟道区域的剖面示意图。
所述晶体管包括半导体衬底100，所述半导体衬底100包括第一区域10和第二区域20，所述第一区域10内具有N阱101，第二区域20内具有P阱102。
所述半导体衬底100的第一区域10表面的第一鳍部201，所述半导体衬底100的第二区域20表面的第二鳍部202，所述半导体衬底100的第一区域10和第二区域20之间具有沟槽，所述绝缘层301填充满所述沟槽，并覆盖所述半导体衬底100的表面，所述绝缘层301的表面低于第一鳍部201和第二鳍部202的顶部表面。
在所述第一鳍部201表面依次向上具有第一P型量子阱层401、第一N型量子阱层411和第一势垒层421；在所述第二鳍部202表面依次向上具有第二P型量子阱层402、第二N型量子阱层412和第二势垒层422。
在所述绝缘层301表面和第一势垒层421、第二势垒层422表面具有横跨所述第一鳍部201的第一栅极结构和横跨所述第二鳍部202的第二栅极结构。本实施例中，所述第一栅极结构包括第一栅介质层501和第一栅极层601，所述第二栅极结构包括第二栅介质层502和第二栅极层602。
本实施例中，所述第一栅极结构两侧具有第一侧墙701，第二栅极结构两侧具有第二侧墙702。
所述第一鳍部的材料为SiGe或GaAs、所述第二鳍部的材料为SiGe或GaAs；所述P型量子阱层的材料包括InSb，厚度范围为10nm～200nm；所述N型量子阱层的材料包括InGaAs，厚度范围为10nm～100nm；所述势垒层的材料包括InP，厚度范围为50nm～100nm；所述P型掺杂的第一源/漏极的材料为InGaAs，掺杂离子为Mg或Zn；所述N型掺杂的第二源/漏极的材料为InGaAs，掺杂离子为Si或Ge。
请参考图22，为沿所述第一鳍部201的长度方向的剖面示意图。
所述第一栅极结构下方的第一P型量子阱层401、第一N型量子阱层411和第一势垒层421两侧具有P型掺杂的第一源/漏极901。所述第一源/漏极901的材料为P型掺杂的InGaAs，掺杂离子为Mg或Zn中的一种或几种，所述掺杂离子的浓度为1E19atom/cm3～1E20atom/cm3。
本实施例中，所述第一栅极结构两侧的第一侧墙701位于所述第一源/漏极901表面，有利于提高所述第一区域10的晶体管的载流子密度，提高晶体管的源漏电流。
在所述第一源/漏极901表面还具有第一电极911，所述第一电极911的材料为NiAu或CrAu，所述第一电极911可以降低第一源/漏极901的接触电阻。
请参考图23，为沿所述第二鳍部202的长度方向的剖面示意图。
所述第二栅极结构下方的第二P型量子阱层402、第二N型量子阱层412和第二势垒层422两侧的N型掺杂的第二源/漏极902。所述第二源/漏极902的材料为N型掺杂的InGaAs，掺杂离子为Si或Ge中的一种或几种，所述掺杂离子的浓度为1E19atom/cm3～1E20atom/cm3。
本实施例中，所述第二栅极结构两侧的第二侧墙702位于所述第二源/漏极902表面，有利于提高所述第二区域10的晶体管的载流子密度，提高晶体管的源漏电流。
在所述第二源/漏极902表面还具有第二电极912，所述第二电极912的材料为NiAu或CrAu，所述第二电极912可以降低第二源/漏极902的接触电阻。
所述第一区域10上形成的P型晶体管和第二区域20上形成的N型晶体管的异质结结构采用相同的材料和结构形成，后续通过在第一栅极601上施加负偏压，在所述第一P型量子阱层401内形成二维空穴气，所述二维空穴气作为第一区域10上的P型晶体管的载流子；通过在第二栅极602上施加正偏压，在所述第二N型量子阱层412内形成二维电子气，所述二维空电子气作为第二区域10上的N型晶体管的载流子。
本发明的实施例中，还提供一种上述晶体管的驱动方法，包括：在所述第一栅极结构上施加负的偏置电压，使所述P型量子阱层的价带能级高于费米能级，在所述P型量子阱层内形成二维空穴气；在所述第二栅极结构上施加正的偏置压，使所述N型量子阱层的导带能级低于费米能级，在所述N型量子阱层内形成二维电子气。
请参考图24，本实施例中所述第一鳍部和第二鳍部采用的材料SiGe、第一P型量子阱层401和第二P型量子阱层402采用的材料InSb、第一N型量子阱层411和第二N型量子阱层412采用的材料InGaAs、第一势垒层421和第二势垒层422采用的材料InP未接触时各自对应的能带示意图。
InP的禁带宽度为1.35eV，InGaAs的禁带宽度为1.0eV，InSb的禁带宽度为0.93eV，SiGe的禁带宽度为1.25eV。InP的导带能级高于InSb的导带能级，InSb的导带能级大于InGaAs的导带能级；InP的价带能级小于InGaAs的价带能级，InGaAs的价带能级小于InSb的价带能级。
请参考图25，为在所述第一区域上的P型晶体管的第一栅极施加负偏压后，所述第一势垒层InP、第一N型量子阱层InGaAs、第一P型量子阱层InSb和第一鳍部SiGe的能带示意图。
所述第一势垒层InP、第一N型量子阱层InGaAs、第一P型量子阱层InSb接触构成异质结结构，所述异质结结构具有统一的费米能级EF。在所述第一区域上的P型晶体管的第一栅极施加负偏压后，所述异质结结构的费米能级EF下降至价带位置附近。由于所述第一P型量子阱层InSb的价带位置较高，在施加负偏压后，所述第一P型量子阱层InSb的价带位于费米能级EF之上，所述第一P型量子阱层InSb内的电子优先填充费米能级EF下方的能级，而第一P型量子阱层InSb与两侧材料之间具有较高的势垒，电子很难越过势垒进入所述第一P型量子阱层InSb内。所以，在所述第一P型量子阱层InSb内会形成大量空穴，形成二维空穴气，作为所述第一区域上的P型晶体管的载流子。
请参考图26，为在所述第二区域上的N型晶体管的第二栅极施加正偏压后，所述第二势垒层InP、第二N型量子阱层InGaAs、第二P型量子阱层InSb和第二鳍部SiGe的能带示意图。
所述第二势垒层InP、第二N型量子阱层InGaAs、第二P型量子阱层InSb接触形成异质结结构，异质结结构具有统一的费米能级EF。在所述第二栅极施加正偏压之后，所述上述材料的能级发生变化，费米能级EF靠近导带底位置。第二N型量子阱层InGaAs本身导带能级就最低，所以在施加所述正偏压之后，第二N型量子阱层InGaAs的导带能级位于费米能级EF下方，小于InP、InSb和SiGe的导带能级，形成势阱。电子更趋向于占据费米能级EF下方的能级，所以电子会进入第二N型量子阱层InGaAs内，形成二维电子气，作为所述第二区域上的N型晶体管的载流子。
所述第一区域上的P型晶体管和第二区域上的N型晶体管具有相同的栅极和异质结结构，从而可以同时形成所述P型晶体管和N型晶体管，降低工艺步骤和工艺成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种晶体管的形成方法，其特征在于，包括
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在半导体衬底的第一区域表面形成第一鳍部，在半导体衬底的第二区域表面形成第二鳍部；
在所述半导体衬底表面形成绝缘层，所述绝缘层的表面低于第一鳍部和第二鳍部的顶部表面；
在所述第一鳍部和第二鳍部表面同时依次形成P型量子阱层、N型量子阱层和势垒层；
在所述绝缘层表面和势垒层表面形成横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构；
在所述第一栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧形成P型掺杂的第一源/漏极，在所述第二栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧形成N型掺杂的第二源/漏极。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，所述势垒层的导带能级高于所述P型量子阱层的导带能级，所述P型量子阱层的导带能级大于N型量子阱层的导带能级；所述势垒层的价带能级小于N型量子阱层的价带能级，所述N型量子阱层的价带能级小于P型量子阱层的价带能级。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，形成所述第一鳍部和第二鳍部的方法包括：在所述半导体衬底表面形成缓冲层，刻蚀所述缓冲层，形成所述第一鳍部和第二鳍部，所述缓冲层的材料为SiGe或GaAs，所述缓冲层的厚范围为10nm～500nm。
4.根据权利要求1所述的晶体管的形成方法，其特征在于，所述P型量子阱层的材料包括InSb，所述P型量子阱层的厚度范围为10nm～200nm。
5.根据权利要求1所述的晶体管的形成方法，其特征在于，所述N型量子阱层的材料包括InGaAs，所述N型量子阱层的厚度范围为10nm～100nm。
6.根据权利要求1所述的晶体管的形成方法，其特征在于，所述势垒层的材料包括InP，所述势垒层的厚度范围为50nm～100nm。
7.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成所述第一源/漏极和第二源/漏极之前，在所述第一栅极结构两侧形成第一侧墙，第二栅极结构两侧形成第二侧墙。
8.根据权利要求7所述的晶体管的形成方法，其特征在于，形成所述第一源/漏极和第二源/漏极的方法包括：以所述第一栅极结构和第一侧墙、第二栅极结构和第二侧墙为掩膜，刻蚀所述势垒层、N型量子阱层、P型量子阱层、部分第一鳍部和部分第二鳍部，在所述第一栅极结构和第一侧墙两侧形成第一凹槽，在所述第二栅极结构和第二侧墙两侧形成第二凹槽；在所述第一凹槽内外延形成P型掺杂的第一源/漏极，在所述第二凹槽内外延形成N型掺杂的第二源/漏极。
9.根据权利要求8所述的晶体管的形成方法，其特征在于，所述P型掺杂的第一源/漏极的材料为InGaAs，掺杂离子为Mg或Zn；所述N型掺杂的第二源/漏极的材料为InGaAs，掺杂离子为Si或Ge。
10.根据权利要求8所述的晶体管的形成方法，其特征在于，采用干法刻蚀工艺形成所述第一凹槽和第二凹槽。
11.根据权利要求8所述的晶体管的形成方法，其特征在于，部分第一凹槽位于第一侧墙下方，使第一侧墙悬空；部分第二凹槽位于第二侧墙下方，使第二侧墙悬空。
12.根据权利要求11所述的晶体管的形成方法，其特征在于，使所述第一侧墙和第二侧墙悬空的方法包括：以所述第一栅极结构和第一侧墙、第二栅极结构和第二侧墙为掩膜，采用干法刻蚀工艺刻蚀所述势垒层、N型量子阱层、P型量子阱层、部分第一鳍部和部分第二鳍部，然后，采用湿法刻蚀工艺，去除位于所述第一侧墙和第二侧墙正下方的部分势垒层、N型量子阱层、P型量子阱层、部分第一鳍部和部分第二鳍部，使所述第一侧墙和第二侧墙悬空。
13.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一栅极结构包括位于第一区域的势垒层表面的第一栅介质层和位于所述第一栅介质层表面的第一栅极；所述第二栅极结构包括位于第二区域的势垒层表面的第二栅介质层和位于所述第二栅介质层表面的第二栅极。
14.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体衬底的晶面为（111）。
15.一种晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域；
位于半导体衬底的第一区域表面的第一鳍部，位于半导体衬底的第二区域表面的第二鳍部；
位于半导体衬底的第一区域和第二区域之间的沟槽；
位于半导体衬底表面的绝缘层，所述绝缘层填充满所述沟槽，并且所述绝缘层的表面低于第一鳍部和第二鳍部的顶部表面；
在所述第一鳍部和第二鳍部表面依次向上具有P型量子阱层、N型量子阱层和势垒层；
在所述绝缘层表面和势垒层表面具有横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构；
位于所述第一栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧的P型掺杂的第一源/漏极，位于所述第二栅极结构下方的P型量子阱层、N型量子阱层和势垒层两侧的N型掺杂的第二源/漏极。
16.根据权利要求15所述的晶体管，其特征在于，所述势垒层的导带能级高于所述P型量子阱层的导带能级，所述P型量子阱层的导带能级大于N型量子阱层的导带能级；所述势垒层的价带能级小于N型量子阱层的价带能级，所述N型量子阱层的价带能级小于P型量子阱层的价带能级。
17.根据权利要求15所述的晶体管，其特征在于，所述第一栅极结构两侧具有第一侧墙，第二栅极结构两侧具有第二侧墙。
18.根据权利要求15所述的晶体管，其特征在于，所述第一鳍部的材料为SiGe或GaAs、所述第二鳍部的材料为SiGe或GaAs；所述P型量子阱层的材料包括InSb，厚度范围为10nm～200nm；所述N型量子阱层的材料包括InGaAs，厚度范围为10nm～100nm；所述势垒层的材料包括InP，厚度范围为50nm～100nm；所述P型掺杂的第一源/漏极的材料为InGaAs，掺杂离子为Mg或Zn；所述N型掺杂的第二源/漏极的材料为InGaAs，掺杂离子为Si或Ge。
19.根据权利要求18所述的晶体管，其特征在于，部分第一源/漏极位于第一侧墙下方，部分第二源/漏极位于第二侧墙下方。
20.一种晶体管的驱动方法，其特征在于，包括：
提供权利要求15至权利要求19任意一项权利要求所述的晶体管；
在所述第一栅极结构上施加负的偏置电压，使所述P型量子阱层的价带能级高于费米能级，在所述P型量子阱层内形成二维空穴气；
在所述第二栅极结构上施加正的偏置压，使所述N型量子阱层的导带能级低于费米能级，在所述N型量子阱层内形成二维电子气。
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