CN116097449A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括第一和第二氮基半导体层以及栅极结构。栅极结构包括外间隔物、内间隔物和栅极电极。外间隔物具有至少两个相对的内侧壁以界定栅极沟槽。内间隔物位于栅极沟槽内。栅极电极设置在栅极沟槽内并由内间隔物所覆盖，其中内间隔物和栅极电极向下延伸以共同形成栅极结构的底部，底部具有的第一宽度大于栅极电极的底表面的第二宽度。

Description

半导体器件及其制造方法
技术领域
本揭露一般涉及氮基半导体器件。更具体地说，本揭露涉及一种具有栅极沟槽的氮基半导体器件。
背景技术
近年来，对高电子迁移率晶体管(high-electron-mobility transistors,HEMT)的深入研究非常普遍，尤其是在高功率开关和高频应用中。III族氮化物HEMT利用具有不同带隙的两种材料之间的异质结界面来形成量子阱状结构，其容纳二维电子气(two-dimensional electron gas,2DEG)区域，满足高功率/频率器件的需求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolartransistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)和调制掺杂FET(modulation-doped FETs)。
发明内容
根据本揭露的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层和栅极结构。第二氮基半导体层设置在第一氮基半导体层上方。第二氮基半导体层的带隙大于第一氮基半导体的带隙。栅极结构设置在第一氮基半导体层上方。栅极结构包括外间隔物、内间隔物和栅极电极。外间隔物设置在第二氮基半导体层上方，并且具有至少两个相对的内侧壁以界定栅极沟槽。内间隔物设置在第一氮基半导体层上方和在栅极沟槽内。栅极电极设置在栅极沟槽内并被内间隔物所覆盖。至少内间隔物和栅极电极向下延伸，以共同形成栅极结构的底部。虚拟栅极
根据本揭露的一个方面，提供了一种制造半导体器件的方法。方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上方形成第二氮基半导体层。第二氮基半导体层的带隙大于第一氮基半导体的带隙。在第二氮基半导体层上形成虚拟栅极。形成间隔覆盖层以覆盖虚拟栅极。去除间隔覆盖层的一部分以暴露虚拟栅极，并且至少一部分间隔覆盖层保留在虚拟栅极的外侧壁以作为外间隔层。去除虚拟栅极以形成栅极沟槽。在栅极沟槽内形成内间隔物。在栅极沟槽内形成栅极电极，使得栅极电极的底部的宽度小于栅极沟槽的宽度。
根据本揭露的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、外间隔物、内间隔物和栅极电极。第二氮基半导体层设置在第一氮基半导体层上。第二氮基半导体层的带隙大于第一氮基半导体的带隙。外间隔物设置在第一氮基半导体层上并界定栅极沟槽。内间隔物设置在第一氮基半导体层上方和栅极沟槽内。内间隔物以大于外间隔物厚度的延伸长度向下延伸。栅极电极设置在栅极沟槽内，其中内间隔物位于所述外间隔物和栅极电极之间。
根据本揭露的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、源极电极、漏极电极和栅极结构。第二氮基半导体层设置在第一氮基半导体层上。第二氮基半导体层的带隙大于第一氮基半导体的带隙。源极电极和漏极电极设置在第一氮基半导体层上。栅极结构设置在第一氮基半导体层上，并被限制在源极电极和漏极电极之间。栅极结构包括栅极间隔层、蚀刻停止层和栅极电极。栅极间隔层设置在第二氮基半导体层上。蚀刻停止层设置在栅极间隔层和第二氮基半导体层之间，并与栅极间隔层共同界定栅极沟槽。栅极电极设置在栅极沟槽内。
根据本揭露的一个方面，提供了一种制造半导体器件的方法。该方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。第二氮基半导体层的带隙大于第一氮基半导体的带隙。在第二氮基半导体层上形成蚀刻停止覆盖层。在蚀刻停止覆盖层上形成虚拟栅极。形成间隔覆盖层以覆盖虚拟栅极和蚀刻停止覆盖层。去除间隔覆盖层的一部分以暴露虚拟栅极。去除间隔覆盖层的至少一部分以暴露虚拟栅极，并且在虚拟栅极的外侧壁保留间隔覆盖层至少一部分，以作为栅极间隔层。执行第一蚀刻工艺以去除虚拟栅极，从而暴露蚀刻停止覆盖层。执行第二蚀刻工艺以去除蚀刻停止覆盖层的至少一部分，从而形成暴露出第一和第二氮基半导体层中的一个的栅极沟槽。在栅极沟槽内形成栅极电极。
根据本揭露的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层和栅极结构。第二氮基半导体层设置在第一氮基半导体的台面部分上。第二氮基半导体层的带隙大于第一氮基半导体的带隙。栅极结构设置在第一氮基半导体层上。栅极结构包括栅极间隔层、蚀刻停止层、栅极电极和两个掺杂的氮基半导体层。栅极间隔层设置在第二氮基半导体层上。蚀刻停止层设置在栅极间隔层和第二氮基半导体层之间，并与栅极间隔层共同界定栅极沟槽。栅极电极设置在栅极沟槽内。两个掺杂的氮基半导体层分别位于栅极结构的两个相对侧。每一个掺杂的氮基半导体层水平地/横向地延伸到栅极间隔层和蚀刻停止层的外侧壁，使得栅极电极通过栅极间隔层与蚀刻停止层与两个掺杂的氮基半导体层分离。
通过上述配置，在本揭露中，通过修改半导体器件的栅极结构，半导体器件可以以更低的制造成本实现更好的性能。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本揭露的实施例在下文中可对照附图以进行更详细的描述，其中：
图1是根据本揭露的一些实施例的半导体器件的垂直截面图；
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出了根据本揭露的一些实施例的用于制造半导体器件的方法的不同阶段图；
图3是根据本揭露的一些实施例的半导体器件的垂直截面图；
图4是根据本揭露的一些实施例的半导体器件的垂直截面图；
图5是根据本揭露的一些实施例的半导体器件的垂直截面图；
图6是根据本揭露的一些实施例的半导体器件的垂直截面图；
图7是根据本揭露的一些实施例的半导体器件的垂直截面图；
图8是根据本揭露的一些实施例的半导体器件的垂直截面图；
图9是根据本揭露的一些实施例的半导体器件的垂直截面图；
图10A、图10B、图10C、图10D、图10E、图10F和图10G示出了根据本揭露的一些实施例的用于制造半导体器件的方法的不同阶段图；
图11A和图11B示出了根据本揭露的一些实施例的用于制造半导体器件的方法的不同阶段图；
图12是根据本揭露的一些实施例的半导体器件的垂直截面图；
图13是根据本揭露的一些实施例的半导体器件的垂直截面图；
图14是根据本揭露的一些实施例的半导体器件的垂直截面图；
图15是根据本揭露的一些实施例的半导体器件的垂直截面图；
图16是根据本揭露的一些实施例的半导体器件的垂直截面图；和
图17是根据本揭露的一些实施例的半导体器件的垂直截面图。
具体实施方式
于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本揭露内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本揭露内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。
于下面的描述中，半导体器件/芯片/封装以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本揭露的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本揭露模糊不清；然而，本揭露内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本揭露内容中的教示。
图1是根据本揭露的一些实施例的半导体器件1A的垂直视图半导体器件1A包括衬底10、氮基半导体层12、14A、掺杂的氮基半导体层20、22、电极30、32、栅极结构40A和钝化层50。
衬底10可以是半导体衬底。衬底10的示例性材料可包括，例如但不限于，硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p型掺杂的硅、n型掺杂的硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底10可包括，例如但不限于，III族元素、IV族元素、V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底10可包括，例如但不限于，一个或多个其他特征，例如掺杂区域(doped region)、埋层(buried layer)、外延层(epitaxial(epi)layer)或其组合。
在一些实施例中，半导体器件1A可以进一步包括缓冲层(buffer layer,未示出)。缓冲层可以设置在衬底10上/上方/之上。缓冲层可以位于衬底10和氮基半导体层12之间。缓冲层可被配置为减少衬底10和氮基半导体层12间的晶格和热失配，从而修补由于失配/差异造成的缺陷。缓冲层可以包括III-V族化合物。因此，缓冲层的示例性材料可以进一步包括，例如但不限于，氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。
在一些实施例中，半导体器件1A可以进一步包括成核层(nucleation layer,未示出)。成核层可以形成在衬底10和缓冲层之间。成核层可以被配置为提供过渡(transition)以适应衬底10和缓冲层的III族氮化物层之间的失配(mismatches)/差异(difference)。成核层的示例性材料可以包括，例如但不限于，氮化铝(AlN)或其任何合金。
氮基半导体层12可设置在衬底10上/上方/之上。氮基半导体层14A可与衬底10接触。氮基半导体层14A可设置在氮基半导体层12上/上方/之上。氮基半导体层14A的示例性材料可以包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)，AlyGa(1–y)N(其中y≤1)。氮基半导体层14A的示例性材料可以包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。
选择氮基半导体层12和14A的示例性材料，使得氮基半导体层14A的带隙(即，禁带宽度)大于/高于氮基半导体层12的带隙，这导致其电子亲和性彼此不同，并在其间形成异质结。例如，当氮基半导体层12是具有大约3.4eV的带隙的未掺杂氮化镓(GaN)层时，氮基半导体层14A可以被选择为具有大约4.0eV带隙的氮化铝镓(AlGaN)层。这样，氮基半导体层12和14A可以分别作为沟道层(channel layer)和势垒层(barrier layer)。在沟道层和势垒层之间的结合界面处产生三角形阱电势，使得电子在三角形阱中累积，从而产生与异质结相邻的二维电子气(two-dimensional electron gas,2DEG)区域。因此，半导体器件1A可用于包括至少一个氮化镓基(GaN-based)高电子迁移率晶体管(high-electron-mobilitytransistor,HEMT)。
掺杂的氮基半导体层20和22中的每一个都可以贯穿氮基半导体层14A并延伸入氮基半导体层12中，使得氮基半导体层12和14A的部分122、142A夹设在掺杂的氮基半导体层20和22之间。
掺杂的氮基半导体层20和22可以是n型掺杂的III-V族半导体层。掺杂的氮基半导体层20、22的示例性材料可以包括，例如但不限于，n型掺杂的III-V族氮化物半导体材料，例如n型氮化镓(n-GaN)、n型氮化铝镓(n-AlGaN)、n型氮化铟(n-InN)、n型氮化铝铟(n-AlInN)、n型氮化铟镓(n-InGaN)、n型氮化铝铟镓(n-AlInGaN)或其组合。在一些实施例中，通过使用诸如硅(Si)或锗(Ge)的n型杂质/掺杂剂来实现n掺杂材料。在一些实施例中，掺杂的氮基半导体层20和22中的每一个都可以是n型重掺杂，以便降低接触电阻。在一些实施例中，n型杂质/掺杂剂的掺杂浓度可以在5*1018cm-3至5*1020cm-3的范围内。
电极30和32设置在氮基半导体层12上/上方/之上。电极30、32可以分别与掺杂的氮基半导体层20、22接触。掺杂的氮基半导体层20、22所在的区域可以被定义为电极区域。在一些实施例中，电极30可以作为源极电极。在一些实施例中，电极30可以作为漏极电极。在一些实施例中，电极32可以作为源极电极。在一些实施例中，电极32可以作为漏极电极。电极30和32的作用取决于器件设计。
在一些实施例中，电极30和32可以包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅(doped crystalline silicon))、化合物(例如硅化物(silicides)和氮化物(nitrides))、其他导体材料或其组合。电极30和32的示例性材料可以包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。电极30和32中的每一个可以是具有相同或不同组成的单层或多层。电极30和32与氮基半导体层14A形成欧姆接触。此外，欧姆接触可以通过向电极30和32施加钛(Ti)、铝(Al)或其他合适的材料来实现。在一些实施例中，电极30和电极32中的每一个都由至少一个共形层和导电填充物形成。共形层可以包裹导电填充物。共形层的示例性材料可以包括，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填充物的示例性材料可以包括，例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
HEMT器件已应用于各个领域。对于不同的要求，将调整器件参数以符合器件条件。例如，可以调整栅极长度(gate length)(即，沟道长度)以匹配器件的不同目的。故，需要一种减少沟道长度的方式。为了减少沟道长度，在器件的制造过程中通常应用昂贵且高要求的光刻器件，导致其制造成本高。此外，栅极长度的收缩将使曝光和蚀刻工艺更加复杂。
至少为了避免上述问题，本揭露旨在开发一种用于半导体器件的新型结构。
栅极结构40A设置在氮基半导体层12的部分122和氮基半导体层14A的部分142A上/上方/之上。栅极结构40A与氮基半导体层14A的部分142A接触，因此氮基半导体层14A的部分142A所在的区域可以被定义为栅极区域。栅极结构40A设置/位于电极30、32(或掺杂的氮基半导体层20、22)之间。栅极结构40A包括外间隔物(包括部分401A和402A)、内间隔物(包括部分404A和405A)以及栅极电极406A。栅极结构40A的详细配置将如下充分描述。
外间隔物的部分401A和402A设置在氮基半导体层12的部分122和氮基半导体层14A的部分142A上/上方/之上。部分401A和402A通过内间隔物的部分404A、405A和栅极电极406A彼此分离。部分401A和402A中的每一个向下延伸以与氮基半导体层14A的部分142A接触。外间隔物的部分401A和402A分别包括相对的内侧壁403，以界定栅极沟槽GT。
掺杂的氮基半导体层20抵靠外间隔物的部分401A、氮基半导体层14A的部分142A和氮基半导体层12的部分122。掺杂的氮基半导体层20的整个底表面位于内间隔物的部分401A的下方。掺杂的氮基半导体层22抵靠外间隔物的部分402A、氮基半导体层14A的部分142A和氮基半导体层12的部分122。掺杂的氮基半导体层22的整个底表面位于内间隔物的部分402A的下方。
内间隔物的部分404A和405A设置在氮基半导体层12的部分122和氮基半导体层14的部分142A上/上方/之上。内间隔物的部分404A与405A通过栅极电极406A彼此分离。部分404A和405A中的每一个向下延伸以与氮基半导体层14的部分142A接触。部分404A和405A中的每一个具有与氮基半导体层14A接触的底端表面。内间隔物的部分404A和405A分别连接到外间隔物的两个相对的内侧壁403。外间隔物的每一个内侧壁403的整个被内间隔物的部分404A或405A覆盖。掺杂的氮基半导体层20和22中的每一个都具有底表面，其底表面的整个位于内间隔物的部分404A和405A之下的位置。
内间隔物的部分404A和405A和栅极电极406A设置在栅极沟槽GT中。栅极电极406A被内间隔物所覆盖。栅极电极406A的相对侧表面被内间隔物的部分404A和405A覆盖。栅极电极406A位于内间隔物的部分404A和405A之间。
内间隔物的部分404A位于/设置在外间隔物的部分401A和栅极电极406A之间，使得栅极电极406B通过内间隔物的部分404A与外间隔物的部分401A分离。内间隔物的部分405A位于/设置在外间隔物的部分402A和栅极电极406A之间，使得栅极电极406B通过内间隔物的部分405A与外间隔物的部分402A分离。外间隔物、内间隔物和栅极电极406A向下延伸，以共同形成栅极结构40A的底部，栅极结构40A的底部具有宽度W1。栅极结构40A的底部的宽度W1大于栅极电极406A的底表面的宽度W2。在本实施例中，内间隔物的部分404A和405A的每一个延伸长度与外间隔物的部分401A和402A的每一个厚度实质上相同。
通过上述配置，由于内间隔物的部分404A和405A以及栅极电极406A可以共同填充栅极沟槽GT，因此栅极沟槽GT的一部分至少被内间隔物的部分404A、405A占据，从而将栅极电极406A的宽度W2界定为小于栅极结构40A的底部的宽度W1(或栅极沟槽GT的宽度)。因此，可以实现减少栅极电极长度而不应用昂贵器件的效果。可以大大降低半导体器件1A的制造成本。可以改善半导体器件1A的电特性，例如电流增益截止频率(current gain cutofffrequency)、最大振荡频率(maximum frequency of oscillation)、输出电导(outputconductance)、栅源电容(gate-source capacitance)，使得半导体器件1A可以由于减小的栅极电极长度而具有良好的性能。因此，半导体器件1A可以符合高频要求。
此外，掺杂的氮基半导体层20和22通过外间隔物和内间隔物与栅极电极406A分离。外间隔物和内间隔物可以共同地在掺杂的氮基半导体层20和栅极电极406A之间以及掺杂的氮基半导体层22和栅极电极406之间提供良好的绝缘，从而可以显着减少栅极泄漏。
此外，外间隔物的部分401A和402A具有实质上为恆定的宽度。部分401A的宽度与部分402A的宽度实质上相同。内间隔物的部分404A和405A中的每一个具有实质上为恆定的宽度。部分404A的宽度与部分405A的宽度实质上相同。外间隔物的部分401A和402A中的每一个的宽度大于内间隔物的每一个部分404A和405A的宽度。栅极电极406A比内间隔物的部分404A和405A中的每一个都宽。
在一些实施例中，可以改变外间隔物的部分401A、402A、内间隔物的404A、405A和栅极电极406A的宽度之间的关系，以制造具有不同电性能的半导体器件。这些宽度参数可以进一步微调，这有利于提供更多的设计灵活性。
外间隔物和内间隔物的示例性材料可以包括，例如但不限于介电材料。例如，介电材料可以包括，例如但不限于，氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮化氧硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硼硅(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,PEOX)或其组合。
栅极电极406A的示例性材料可以包括金属或金属化合物。栅极电极406A可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可以包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物、或其他金属化合物。
钝化层50覆盖氮基半导体层14A和掺杂的氮基半导体层20、22。钝化层50的示例性材料可以包括，例如但不限于，介电材料。例如，介电材料可以包括，例如但不限于，氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮化氧硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硼硅(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,PEOX)或其组合。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出了制造半导体器件1A的方法的不同阶段图，如下所述。在下文中，沉积技术可包括但不限于原子层沉积(atomic layerdeposition(ALD))、物理气相沉积(physical vapor deposition(PVD))、化学气相沉积(chemical vapor deposition(CVD))、金属有机CVD(metal organic CVD(MOCVD))、等离子体增强CVD(plasma enhanced CVD(PECVD))、低压CVD(low-pressure CVD(LPCVD))、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适的工艺。
参考图2A，提供了衬底10。通过使用沉积技术，可以在衬底10上/上方/之上依次形成氮基半导体覆盖层60和62。可以在氮基半导体覆盖层62上/上方/之上形成介电覆盖层64。氮基半导体覆盖层60和62以及介电覆盖层62的形成阶段可以包括沉积技术。在一些实施例中，可以执行沉积技术以形成覆盖层(blanket layer)。
参考图2B，可以在介电覆盖层64上执行图案化工艺，使得其多余部分被去除，从而在氮基半导体覆盖层62上保留介电覆盖层64的至少一部分。介电覆盖层的剩余部分64可以作为虚拟栅极DG。因此，虚拟栅极DG形成在氮基半导体覆盖层62上。
参考图2C，形成间隔覆盖层66以覆盖虚拟栅极DG和氮基半导体覆盖层62的顶表面。
参考图2D，移除一部分间隔覆盖层66，以暴露出一部分的氮基半导体覆盖层62。然后，对氮基半导体覆盖层60和62进行图案化，从而可以形成具有两个通孔TH1的氮基半导体层14A和具有两个凹陷R的氮基半导体层12。两个凹陷R分别与两个通孔TH1对准。
之后，在通孔TH1和凹槽R中形成掺杂的氮基半导体层20和22。掺杂的氮基半导体层20、22中的每一个可贯穿氮基半导体层14A。掺杂的氮基半导体层20和22中的每一个可以延伸入氮基半导体层12中。氮基半导体层14A的部分142A和氮基半导体层12的部分122可以很好地界定在掺杂的氮基半导体层22和20之间。
接下来，移除间隔覆盖层66的另一部分以暴露虚拟栅极DG的顶表面，并且间隔覆盖层66的一些部分保留在虚拟栅极DG的两个相对的外侧壁，以作为外间隔物的部分401A和402A。然后，形成钝化覆盖层以覆盖氮基半导体层14A、掺杂的氮基半导体层20和22、部分401A和402A以及虚拟栅极DG。在一些实施例中，去除钝化覆盖层的多余部分，从而暴露部分401A和402A的顶表面以及虚拟栅极DG。
之后，在钝化覆盖层上执行蚀刻工艺，形成多个通孔，以暴露掺杂的氮基半导体层20和22的顶表面。因此，形成钝化层50。钝化层50被形成以覆盖氮基半导体层14A和掺杂的氮基半导体层20和22。接着，电极覆盖层被形成以覆盖所成结构。电极覆盖层被形成以通过钝化层的多个通孔与掺杂的氮基半导体层20和22接触。在电极覆盖层上执行蚀刻工艺以去除其多余部分，从而形成具有T形轮廓的电极30、32。电极30和32分别形成在掺杂的氮基半导体层20和22上/上方/之上。
为了实现半导体器件的不同电特性，在一些实施例中，电极30、32可以形成为具有矩形轮廓。
参考图2E，移除虚拟栅极DG以在外间隔物的部分401A和402A之间形成栅极沟槽GT。
参考图2F，形成间隔覆盖层68以覆盖图2E的所成结构，使得间隔覆盖层68的一部分68P被形成以延伸入栅极沟槽GT中。部分68P与由外间隔物的部分401A和402A以及氮基半导体层14A构成的轮廓共形。
参考图2G，在间隔覆盖层68上执行图案化工艺，以去除间隔覆盖层68的多余部分，从而在栅极沟槽GT中形成内间隔物的部分404A、405A。
参考图2H，形成栅极电极层70以覆盖图2G的所成结构。此后，在栅极电极层70上执行蚀刻工艺，以去除栅极电极层的多余部分，从而在栅极沟槽GT中形成栅极电极406A(即，图1中的栅极电极406A)。栅极电极406A的底部的宽度小于栅极沟槽GT的宽度。应当注意，图2C中的虚拟栅极DG比栅极电极406宽。因此，获得如图1所示的半导体器件1A。
图3是根据本揭露的一些实施例的半导体器件1B的垂直截面图。半导体器件1B类似于参照图1描述和示出的半导体器件1A，除了栅极结构40A可以由栅极结构40B代替，并且氮基半导体层14A可以由氮基半导体层14B代替。
参考图3，关于半导体器件1B，氮基半导体层14B的部分142B可以具有凹陷R1。部分142B可具有不同厚度的部分P1、P2，其中部分P1的厚度大于部分P2的厚度。较薄部分P2位于两个较厚的部分P1之间。因此，部分P2的顶表面和两个部分P1的内侧壁共同界定凹陷R1的轮廓。栅极沟槽GT由外间隔物的部分401B、402B的内侧壁和氮基半导体层14B的部分142B的内侧壁(即，两个较厚部分P2的内侧壁)共同界定。
外间隔物的部分401B、402B可以分别设置在氮基半导体层14B的部分142B的两个较厚部分P1上/上方/之上。外间隔物的部分401B、402B可以分别与氮基半导体层14B的部分142B的两个较厚部分P1接触。
内间隔物的部分404B、405B中的每一个可以设置在氮基半导体层14B的部分142B的较薄部分P2上/上方/之上。内间隔物的部分404B、405B中的每一个向下延伸到整个外间隔物下方的位置，使得部分404B/405B的底端表面可以与部分142B的较薄部分P2接触。内间隔物的部分404B/405B具有比外间隔物的厚度更大的向下延伸长度，使得内间隔物的部分404B、405B的底端表面低于外间隔物的部分401B、402B的底端表面。内间隔物的部分404B、405B的底端表面在氮基半导体层14B的厚度内。
类似地，栅极电极406B可以设置在氮基半导体层14B的部分142B的较薄部分P2上/上方/之上，使得栅极电极406A的底端表面可以与部分142B中的较薄部分P2接触。栅极电极406B具有的向下延伸长度大于外间隔物的厚度，使得栅极电极406A的底端表面低于外间隔物的部分401B、402B的底端表面。内间隔物的部分404B、405B的底端表面在氮基半导体层14B的厚度内。
内间隔物的部分404B、405B的底端表面和栅极电极406B的底端表面处于相同的高度水平。内间隔物的部分404B、405B和栅极电极406B向下延伸以共同形成栅极结构40B的底部。氮基半导体层14B的凹陷R1可以接收栅极结构40B的底部。
在半导体器件1B的制造过程中，去除虚拟栅极DG和一部分氮基半导体覆盖层62以共同形成栅极沟槽GT。此后，形成内间隔物的部分404B、405B和栅极电极406B以共同填充栅极沟槽GT。
根据本实施例的配置，内间隔物的部分404B、405B与氮基半导体层14B的部分142B之间形成的界面可与外间隔物的401B、402B与氮基半导体层14A的部分142A之间形成的界面不对齐，因此至少一个潜在漏电流的路径进一步地延伸，故可以改善漏电流问题。
图4是根据本揭露的一些实施例的半导体器件1C的垂直截面图。半导体器件1C类似于参照图1描述和示出的半导体器件1A，除了栅极结构40A可以由栅极结构40C代替，并且氮基半导体层14A可以由氮基半导体层14C代替。
参考图4，关于半导体器件1C，氮基半导体层14C的部分142C可以具有通孔TH2。栅极沟槽GT由外间隔物的部分401C、402C的内侧壁和氮基半导体层14C的142C的内侧壁共同界定。
内间隔物的每一个部分404C、405C向下延伸至整个外间隔物下方的位置。内间隔物的部分404C/405C具有比外间隔物的厚度更大的向下延伸长度。
类似地，栅极电极406C向下延伸至整个外间隔物下方的位置。
内间隔物的部分404C、405C的底端表面和栅极电极406C的底端表面处于相同的高度水平。内间隔物和栅极电极406C的部分404C、405C向下延伸以共同形成栅极结构40C的底部。内间隔物和栅极电极406C的部分404C、405C可以延伸到通孔TH2中以与氮基半导体层12的顶表面接触。
在半导体器件1C的制造过程中，去除虚拟栅极DG和一部分氮基半导体覆盖层62，以共同形成栅极沟槽GT。栅极沟槽GT暴露出氮基半导体层12的顶表面。此后，形成内间隔物的部分404C、405C和栅极电极406C以共同填充栅极沟槽GT，并与氮基半导体层12的顶表面接触。
根据本实施例的配置，内间隔物的部分404C、405C与氮基半导体层12之间形成的界面可能与外间隔物的401C、402C与氮基半导体层14C之间形成的界面不对齐，因此，至少一个潜在漏电流的路径进一步延伸。因此，可以改善漏电流问题。
图5是根据本揭露的一些实施例的半导体器件1D的垂直截面图。半导体器件1D类似于参照图1描述和示出的半导体器件1A，除了栅极结构40A可以由栅极结构40D代替，并且钝化层50可以由钝化层50D代替。
参考图5，关于半导体器件1D，内间隔物的部分404D和405D中的每一个的宽度沿着垂直方向VD逐渐增加；由于栅极沟槽GT被内间隔物和栅极电极406D共同填充的原因，栅极电极406D的宽度沿垂直方向VD逐渐减小。
内间隔物的部分404D、405D中的每一个都具有曲面CS1，其中曲面CS1可以是朝向栅极电极406D的凸面。栅极电极406D具有曲面CS2，其中曲面CS2的形状与曲面CS1的形状互补。在内间隔物的部分404D(或405D)和栅极电极406D之间形成的界面是弯曲的。由于上述弯曲设计，栅极结构40D中的应力可以均匀分布。
此外，外间隔物的部分401D具有朝向电极30的弯曲表面。外间隔物的部分402D具有朝向电极32的弯曲表面，外间隔物的部分401D、402D的弯曲表面可以均匀分布来自钝化层50D的应力。
在半导体器件1D的制造过程中，通过调整至少一个参数，例如所选蚀刻剂、温度或压力，可以将外间隔物和内间隔物形成为具有曲面。
图6是根据本揭露的一些实施例的半导体器件1E的垂直截面图。半导体器件1E类似于参照图5描述和示出的半导体器件1D，除了栅极结构40D可以由栅极结构40E代替，并且氮基半导体层14D由氮基半导体层14E代替。
参考图6，关于半导体器件1E，氮基半导体层14E的部分142E可以具有凹陷R2。部分142B可以具有不同厚度的不同部分P1、P2，其中部分P1的厚度大于部分P2的厚度。较薄部分P2位于两个较厚部分P1之间。因此，部分P2的顶表面和两个部分P1的内侧壁共同界定了凹陷R2的轮廓。栅极沟槽GT由外间隔物的部分401E、402E的内侧壁和氮基半导体层14E的部分142E的内侧壁共同界定。
内间隔物的部分404E、405E中的每一个可以设置在氮基半导体层14E的部分142E的较薄部分P2上/上方/之上。内间隔物的部分404E、405E中的每一个向下延伸到整个外间隔物下方的位置，使得部分404E/405E的底端表面可以与部分142E的较薄部分P2接触。内间隔物的部分404E/405E具有比外间隔物的厚度更大的向下延伸长度，使得内间隔物的部分401E、402E的底端表面低于外间隔物的部分401、402E。内间隔物的部分404E、405E的底端表面在氮基半导体层14E的厚度内。
类似地，栅极电极406E可以设置在氮基半导体层14的部分142E的较薄部分P2上/上方/之上，使得栅极电极406E的底端表面可以与部分142E中的较薄部分P2接触。栅极电极406E的向下延伸长度大于外间隔物的厚度，使得栅极电极406E的底端表面低于外间隔物的部分401E、402E的底端表面。内间隔物的部分404E、405E的底端表面在氮基半导体层14E的厚度内。
内间隔物的部分404E、405E的底端表面和栅极电极406E的底端表面处于相同的高度水平。内间隔物的部分404E、405E和栅极电极406E向下延伸以共同形成栅极结构40E的底部。氮基半导体层14E的凹陷R2可以接收栅极结构40E的底部。
在半导体器件1E的制造过程中，去除虚拟栅极DG和氮基半导体覆盖层62的一部分，以共同形成栅极沟槽GT。此后，形成内间隔物的部分404E、405E和栅极电极406E以共同填充栅极沟槽GT。
图7是根据本揭露的一些实施例的半导体器件1F的垂直截面图。半导体器件1F类似于参照图5描述和示出的半导体器件1D，不同之处在于氮基半导体层14D被氮基半导体层14F代替，并且栅极结构40D可以被栅极结构40F代替。
参考图7，关于半导体器件1F，氮基半导体层14F的部分142F可以具有通孔TH3。栅极沟槽GT由外间隔物的部分401F、402F的内侧壁和氮基半导体层14F的部分142F的内侧壁共同界定。
内间隔物的每一个部分404F、405F向下延伸至整个外间隔物下方的位置。内间隔物的部分404F、405F中的每一个具有比外间隔物的厚度更大的向下延伸长度。
类似地，栅极电极406F向下延伸到外间隔物的整个部分401F、402F下方的位置。
内间隔物的部分404F、405F的底端表面和栅极电极406F的底端表面处于相同的高度水平。内间隔物的部分404F、405F和栅极电极406F向下延伸以共同形成栅极结构40F的底部。内间隔物的部分404F、405F和栅极电极406F可以延伸入通孔TH3中以与氮基半导体层12的顶表面接触。
在半导体器件1F的制造过程中，去除虚拟栅极DG和氮基半导体覆盖层62的一部分以共同形成栅极沟槽GT。栅极沟槽GT暴露氮基半导体层12的顶表面。此后，形成内间隔物的部分404F、405F和栅极电极406C以共同填充栅极沟槽GT，从而与氮基半导体层12的顶表面接触。
图8是根据本揭露的一些实施例的半导体器件1G的垂直截面图。半导体器件1G类似于参照图7描述和示出的半导体器件1F，不同之处在于栅极结构40F可以由栅极结构40G代替，并且半导体装置1G还包括盖帽层CL。盖帽层CL包括两个分离部分CL1、CL2。
参考图8，关于半导体器件1G，盖帽层CL的部分CL1设置在外间隔物的部分401G和氮基半导体层14G的部分142G之间。盖帽层CL的部分CL2设置在外间隔物的部分402G和氮基半导体层14G的部分142G之间。盖帽层CL的部分CL1、CL2的宽度分别与外间隔物的部分401G、402G的底端表面的宽度实质上相同。盖帽层CL的部分CL1、CL2分别与内间隔物的部分404G、405G抵靠。
栅极沟槽GT由外间隔物的部分401G、402G的内侧壁、盖帽层CL的部分CL1、CL2的内侧壁以及氮基半导体层14G的部分142G的内侧壁共同界定。内间隔物的部分404G与外间隔物的401G部分的内侧壁、盖帽层CL的部分CL1的内侧壁和氮基半导体层14G的部分142G的内侧壁接触。内间隔物的部分405G与外间隔物的部分402G的内侧壁、盖帽层CL的部分CL2的内侧壁和氮基半导体层14G的部分142G的内侧壁接触。
盖帽层CL的示例性材料可以是介电材料。例如，介电材料可以包括，例如但不限于，氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮化氧硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硼硅(SiCBN)、氧化物、氮化物、等离子体增强氧化物(PEOX)或其组合。
在半导体器件1G的制造过程中，在氮基半导体覆盖层62和介电覆盖层64之间形成盖帽覆盖层(未示出)。然后，去除盖帽覆盖层和虚拟栅极的一部分，使得盖帽覆盖层的两个分离部分(即盖帽层CL的部分CL1、CL2)保持在外间隔物的两个分离部分401G和402G之下。
在涉及具有弯曲表面的内间隔物的实施例中，由于弯曲轮廓可有助于将栅极电极层的填充物图案化成栅极电极，因此可以提高栅极电极的产率。
在上述实施例的示例性制造阶段中，虚拟栅极用于定义栅极沟槽。在形成栅极电极之前，通过使用蚀刻工艺去除虚拟栅极。然而，由于蚀刻工艺的特性，虚拟栅极下方的势垒层(或沟道层)可能被过蚀刻，使得半导体器件的电性能将恶化。此外，在蚀刻工艺之后，由于高蚀刻速率，虚拟栅极下方的层(例如，势垒层)的顶表面将是粗糙的，导致栅极电极和势垒层之间的不良电接触。
至少为了避免上述问题，本揭露旨在开发半导体器件的新结构。
图9是根据本揭露的一些实施例的半导体器件1H的垂直截面图。半导体器件1H包括衬底10、氮基半导体层12H和14H、掺杂的氮基半导体层20H、22H、电极30、32、栅极结构40H和钝化层50。于此处，省略了上述相同或类似层的描述。
栅极结构40H设置在氮基半导体层14H的部分142H和氮基半导体层12H的部分122H上/上方/之上。栅极结构40H设置在电极30和32之间。栅极结构40H被限制在电极30与32(或掺杂的氮基半导体层20、22)之间。栅极结构40H包括栅极间隔层(包括两个分离部分401H和402H)、蚀刻停止层(包括两个分离部分404H和405H)以及栅极电极406H。详细的机制将如下所述。
在本揭露中，在形成栅极结构40H之前，可以在氮基半导体层14H上/上方/之上形成多个介电材料层作为堆叠结构，其中介电材料层包括至少一个蚀刻停止覆盖层。蚀刻停止覆盖层的化学/物理性质不同于其他介电材料层。在一些实施例中，选择蚀刻停止覆盖层的化学成分，以使其相对于蚀刻剂的蚀刻速率比其他介电材料层相对于相同蚀刻剂的蚀刻速率慢。在一些实施例中，蚀刻停止覆盖层的物理性质被选择为相对于干式蚀刻器(例如，等离子体蚀刻器)所具有的蚀刻速率比其他介电材料层相对于相同干式蚀刻器的蚀刻速率为慢。
然后，在形成栅极沟槽GT期间，在堆叠结构上执行蚀刻工艺，然后由于其化学/物理性质，蚀刻工艺将在堆叠结构的蚀刻停止覆盖层处停止或延迟。之后，再次对蚀刻过的堆叠结构执行另一蚀刻工艺，以再次蚀刻蚀刻过的蚀刻停止覆盖层，从而实现具有预定深度的栅极沟槽GT。因此，蚀刻停止覆盖层的部分(即，蚀刻停止层部分404H、405H)保留在氮基半导体层14H上/上方/之上。
基于上述，由于蚀刻停止覆盖层的存在，第一蚀刻工艺将在高于氮基半导体层14H的部分142H的顶表面的位置处停止/延迟。之后，执行第二蚀刻工艺以蚀刻剩余的蚀刻停止覆盖层，以形成栅极沟槽GT。蚀刻停止覆盖层可以保护氮基半导体层14H的顶表面；因此可以提高氮基半导体层14H(即势垒层)的顶表面的均匀性。此外，可以避免由于氮基半导体层14H的表面陷阱导致的漏电流，从而降低半导体器件1H的导通电阻(on-resistance)。
此外，蚀刻停止覆盖层提供了对蚀刻厚度的更好控制，使得形成的栅极沟槽GT可以达到期望/预定的深度。可以避免由于不准确的蚀刻厚度导致的导通电阻的变动和半导体器件的阈值电压的变动。可以提高半导体器件1H的可靠性和性能。
栅极结构40H的详细配置将如下所述。
栅极间隔层的部分401H、402H设置在氮基半导体层14H的部分142H和氮基半导体层12H的部分122H上/上方/之上。栅极间隔层的部分401H、402H中的每一个具有的宽度实质上为恆定的。栅极间隔层的示例性材料可以是例如氧化硅(Si3O4)。
蚀刻停止层的部分404H、405H(即，蚀刻停止覆盖层的剩余部分)设置在氮基半导体层14H的部分142H上/上方/之上。蚀刻停止层的部分404H、405H与氮基半导体层14H的部分142H接触。蚀刻停止层的部分404H、405H中的每一个设置在栅极间隔层和氮基半导体层14H之间。蚀刻停止层的分离部分404H和405H分别设置在栅极间隔层的两个分离部分401H、402H之下。蚀刻停止层的部分404H、405H中的每一个具有的宽度实质上为恆定的。蚀刻停止层的部分404H的宽度与栅极间隔层的部分401H的宽度实质上相同。蚀刻停止层的部分405H的宽度与栅极间隔层的部分402H的宽度实质上相同。
蚀刻停止层的示例性材料可以是例如氮化铝(AlN)、氧化铝(Al2O3)、氮化硅(SiN)或其组合。
蚀刻停止层的部分404H、405H与栅极间隔层的部分401H、402H共同界定栅极沟槽GT。更具体地，栅极沟槽GT具有边界，且栅极沟槽GT的边界由栅极间隔层的部分401H和402H的内侧壁以及蚀刻停止层的部分404H和405H的内侧壁所界定。
栅极电极406H设置在栅极沟槽GT中。栅极电极406H向下延伸到栅极沟槽GT中，使得栅极电极406H可以与氮基半导体层14H接触。栅极电极406H的底表面和蚀刻停止层的部分404H和405H的底表面处于相同的高度水平。
掺杂的氮基半导体层20H和22H分别位于栅极结构40H的两个相对侧。掺杂的氮基半导体层20H和22H中的每一个都可以贯穿氮基半导体层14H并延伸入氮基半导体层12H中，使得氮基半导体层12H和14H的部分122H、142H夹在/位于掺杂的氮基半导体层20H和20H之间。掺杂的氮基半导体层20H设置在电极30和氮基半导体层12H之间。掺杂的氮基半导体层22H设置在电极32和氮基半导体层12H之间。
掺杂的氮基半导体层20H水平地/横向地延伸到栅极间隔层的部分401H的外侧壁、蚀刻停止层的部分404H的外侧壁、氮基半导体层14H的部分142H的外侧壁和氮基半导体层12H的部分122H的外侧壁。掺杂的氮基半导体层20H抵靠栅极间隔层的部分401H、蚀刻停止层的部分404H、氮基半导体层14H的部分142H和氮基半导体层12H的部分122H。
掺杂的氮基半导体层22H水平地/横向地延伸到栅极间隔层的部分402H的外侧壁、蚀刻停止层的部分405H的外侧壁、氮基半导体层14H的部分142H的外侧壁和氮基半导体层12H的部分122H的外侧壁。掺杂的氮基半导体层22H抵靠栅极间隔层的部分402H、蚀刻停止层的部分405H、氮基半导体层14H的部分142H和氮基半导体层12H的部分122H。
栅极电极406H通过栅极间隔层和蚀刻停止层与掺杂的氮基半导体层20H、22H分离。栅极间隔层和蚀刻停止层可以共同提供掺杂的氮基半导体层20H/22H和栅极电极406H之间的良好绝缘，从而可显着减少栅极漏电流。
用于制造半导体器件1H的方法的不同阶段图示于图10A、图10B、图10C、图10D、图10E、图10F和图10G中，如下所述。在下文中，沉积技术可包括但不限于原子层沉积(atomiclayer deposition(ALD))、物理气相沉积(physical vapor deposition(PVD))、化学气相沉积(chemical vapor deposition(CVD))、金属有机CVD(metal organic CVD(MOCVD))、等离子体增强CVD(plasma enhanced CVD(PECVD))、低压CVD(low-pressure CVD(LPCVD))、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxialgrowth)或其他合适的工艺。
参考图10A，提供了衬底10。通过使用沉积技术，可以在衬底10上/上方/之上依次形成氮基半导体覆盖层60和62。蚀刻停止覆盖层70可形成在氮基半导体覆盖层62上/上方/之上。介电层72可形成于蚀刻停止覆盖层70上/上方/之上。氮基半导体覆盖层60和62、停止覆盖层70和介电层70的形成可包括沉积技术。在一些实施例中，可以执行沉积技术以形成覆盖层。在一些实施例中，介电层72的示例性材料可以包括例如二氧化硅(SiO2)，而蚀刻停止覆盖层70的示例性材质可以包括例如氮化铝(AlN)、氧化铝(Al2O3)、氮化硅(SiN)或其组合。
参考图10B，可以在介电层70上执行图案化工艺，使得其多余部分被去除，从而将介电层72的至少一部分保留在蚀刻停止覆盖层70上。介电层72的剩余部分可以作为虚拟栅极DG。
参考图10C，形成间隔覆盖层66以覆盖虚拟栅极DG和蚀刻停止覆盖层70的顶表面。在一些实施例中，间隔覆盖层66的示例性材料可以包括例如氧化硅(Si3O4)。
参考图10D，间隔覆盖层66的一部分被去除，以露出一部分氮基半导体覆盖层62。然后，对氮基半导体覆盖层60和62进行图案化工艺，从而可以形成具有两个通孔TH1的氮基半导体层14H和具有两个凹陷R的氮基半导体层12H。两个凹陷R分别与两个通孔TH1对准。
之后，分别在通孔TH1和凹陷R中形成掺杂的氮基半导体层20H和22H。掺杂的氮基半导体层20H和22H中的每一个都可以贯穿氮基半导体层14H并延伸入氮基半导体层12H中。氮基半导体层14H的部分142H和氮基半导体层12H的部分122H可以很好地界定/限制在掺杂的氮基半导体层20H和22H之间。
接下来，移除间隔覆盖层66的另一部分以暴露虚拟栅极DG的顶表面，并且间隔覆盖层的一些剩余部分保留在虚拟栅极DG两个相对的外侧壁，以作为栅极间隔层的部分401H和402H。形成钝化覆盖层以覆盖氮基半导体层14H、掺杂的氮基半导体层20H和22H、部分401H和402H以及虚拟栅极DG。在一些实施例中，去除钝化覆盖层的多余部分，从而暴露部分401H和402H以及虚拟栅极DG的顶表面。
之后，在钝化覆盖层上执行蚀刻工艺，以形成多个通孔，以暴露出掺杂的氮基半导体层20H和22H的顶表面。因此，形成钝化层50。钝化层50被形成以覆盖氮基半导体层14H和掺杂的氮基半导体层20H和22H。然后，形成电极覆盖层以覆盖所成结构，使得电极覆盖层的一部分填充钝化层50的通孔。电极覆盖层被形成且其通过钝化层50中的通孔与掺杂的氮基半导体层20H和22H接触。对电极覆盖层进行蚀刻工艺，以去除其多余部分，从而形成具有T形轮廓的电极30、32。电极30和32分别形成在掺杂的氮基半导体层20H和22H上/上方/之上。
参考图10E，在虚拟栅极DG上执行第一蚀刻工艺。在第一蚀刻工艺之后，去除虚拟栅极DG，使得蚀刻停止覆盖层70的部分P暴露。
在一些实施例中，可以通过使用湿式蚀刻工艺来执行第一蚀刻工艺。将蚀刻剂应用于湿式蚀刻工艺。蚀刻停止覆盖层70和虚拟栅极DG之间的蚀刻选择性可以通过期望的蚀刻剂实现。例如，在湿式蚀刻工艺期间，蚀刻停止覆盖层70相对于蚀刻剂的蚀刻速率远小于虚拟栅极DG相对于相同蚀刻剂的刻蚀速率。
在一些实施例中，可以通过使用干式蚀刻工艺来执行第一蚀刻工艺。干式蚀刻器(例如等离子体蚀刻器)可以应用于干式蚀刻工艺。在一些实施例中，可以通过材料选择来实现蚀刻停止覆盖层70和虚拟栅极DG之间的蚀刻选择性。例如，蚀刻停止覆盖层70和虚拟栅极DG的材料被很好地选择，使得蚀刻终止覆盖层的致密性比虚拟栅极DG大得多。
因此，在干式蚀刻工艺期间，蚀刻停止覆盖层70相对于干式蚀刻器的蚀刻速率远小于虚拟栅极DG相对于相同干式蚀刻器的蚀刻速率。
因此，响应于上述的蚀刻选择性，第一蚀刻工艺可在蚀刻停止覆盖层70(即，高于氮基半导体层14H的位置)停止/延迟。
参考图10F，在蚀刻停止覆盖层70的部分P上执行第二蚀刻工艺，以去除蚀刻停止覆盖层70的至少一部分P，使得栅极沟槽GT被形成，其中栅极沟槽GT暴露氮基半导体层14H的顶表面。在第二蚀刻工艺之后，形成蚀刻停止层的部分404H、405H。蚀刻停止层的部分404H、405H可以分别形成为具有与栅极间隔层的部分401H、402H相同的宽度。
在一些实施例中，第一蚀刻工艺可以包括干式蚀刻工艺或湿式蚀刻工艺，第二蚀刻工艺可以包含干式蚀刻工艺或者湿式蚀刻工艺。干式或湿式蚀刻工艺的选择可以改变蚀刻停止层的部分404H、405H的内侧壁和栅极间隔层的部分401H、402H的内侧壁的形态。
在一些实施例中，第一蚀刻工艺可以是干式蚀刻工艺，第二蚀刻工艺可以为干式蚀刻工艺。因此，蚀刻停止层的部分404H、405H和栅极间隔层的部分401H、402H的内侧壁可以是平坦的。
在一些实施例中，第一蚀刻工艺可以是湿式蚀刻工艺，第二蚀刻工艺可以为干式蚀刻工艺。因此，栅极间隔层的部分401H、402H的内侧壁可以向内凹陷，并且蚀刻停止层407的部分404H、405H的内侧壁可以是平坦的。
在一些实施例中，第一蚀刻工艺可以是干式蚀刻工艺，第二蚀刻工艺可以为湿式蚀刻工艺。因此，栅极间隔层的部分401H、402H的内侧壁可以是平坦的，并且蚀刻停止层的部分404H、405H的内侧壁可以是向内凹陷的。
在一些实施例中，第一蚀刻工艺可以是湿式蚀刻工艺，第二蚀刻工艺可以为湿式蚀刻工艺。因此，蚀刻停止层的部分404H、405H和栅极间隔层的部分401H、402H的内侧壁可以向内凹陷。
蚀刻停止层和栅极间隔层的内侧壁的形态可以通过干式蚀刻工艺和湿式蚀刻工艺的组合来确定，从而进一步实现不同的电性能并具有更大的设计灵活性。
参考图10G，形成栅极电极层70以覆盖图10H的所成结构。此后，在栅极电极层70上执行蚀刻工艺，以去除栅极电极层70的多余部分，从而在栅极沟槽GT中形成栅极电极406H。因此，获得如图9所示的半导体器件1H。
制造半导体器件的方法的不同阶段图如图11A和图11B所示，如下所述。
继续图10A的制造阶段，参考图11A，在蚀刻停止覆盖层70和介电层72上执行图案化工艺，使得可以在单一制造阶段中形成虚拟栅极DG和蚀刻停止层407’。蚀刻停止层407’的宽度形成为与虚拟栅极DG的宽度实质上相同。因此，可以进一步降低半导体器件的制造成本。
参考图11B，类似于图10D的制造阶段，形成氮基半导体层14H、掺杂的氮基半导体层20H和22H、电极30、32以及栅极间隔层的部分401H和402H，除了栅极间隔层的部分401H和402H保留在虚拟栅极DG和蚀刻停止层407′的外侧壁上。蚀刻停止层407’形成在栅极间隔层的部分401H和402H之间。
图12是根据本揭露的一些实施例的半导体器件1I的垂直截面图。半导体器件1I类似于参照图9描述和示出的半导体器件1H，除了栅极结构40H可以由栅极结构40I代替，并且氮基半导体层14H可以由氮基半导体层14I代替。
参考图12，关于半导体器件1I，氮基半导体层14I的部分142I可以具有凹陷R3。部分142I可具有不同厚度的不同部分P1、P2，其中部分P1的厚度大于部分P2。较薄部分P2位于两个较厚部分P1之间。因此，部分P2的顶表面和两个部分P1的内侧壁共同限定凹陷R3的轮廓。
蚀刻停止层的部分404I、405I可以分别设置在氮基半导体层14I的部分142I的两个较厚部分P1上/上方/之上。蚀刻停止层的部分404I、405I可以分别与氮基半导体层14I的部分142I的两个较厚部分P1接触。栅极间隔层的部分401I、402I可以分别与蚀刻停止层的部分404I、405I的顶表面接触。栅极沟槽GT由栅极间隔层的部分401I、402I的内侧壁、蚀刻停止层的部分404I、405I的内侧壁和氮基半导体层14I的部分142I的内侧壁(即，两个较厚部分P2的内侧壁)共同界定。
栅极电极406I设置在氮基半导体层14I的部分142I的较薄部分P2上。栅极电极406I设置在栅极沟槽GT中。栅极电极406I向下延伸入氮基半导体层14I，使得栅极电极406I的底表面位于低于蚀刻停止层的部分404I、405I的底表面的位置。栅极电极406I的底表面与氮基半导体层14I的部分142I的较薄部分P2接触。栅极电极406I的底表面在氮基半导体层14I的厚度内。
在半导体器件1I的制造过程中，去除虚拟栅极DG、蚀刻停止覆盖层70的部分P的一部分和氮基半导体覆盖层62的一部分，从而形成具有凹陷R3的氮基半导体层14I，栅极电极406I的底部可以被凹槽R3接收。
图13是根据本揭露的一些实施例的半导体器件1J的垂直截面图。半导体器件1J类似于参照图9描述和示出的半导体器件1H，除了栅极结构40H可以由栅极结构40J代替，并且氮基半导体层14H可以由氮基半导体层14J代替。
参考图13，关于半导体器件1J，氮基半导体层14J的部分142J可以具有通孔TH4。栅极沟槽GT由栅极间隔层的部分401J、402J的内侧壁、蚀刻停止层的部分404J、405J的内侧壁，以及氮基半导体层14J的部分142J的内侧壁共同界定。
栅极电极406J设置在氮基半导体层12J上/上方/之上。栅极电极406J设置在栅极沟槽GT中。栅极电极406J向下延伸入氮基半导体层14J中，使得栅极电极406J的底表面位于低于蚀刻停止层的部分404J、405J的底表面的位置。栅极电极406J通过通孔TH4贯穿氮基半导体层14J，使得栅极电极406J的底表面与氮基半导体层12J接触。
在半导体器件1J的制造过程中，去除虚拟栅极DG、蚀刻停止覆盖层70的部分P的一部分的一部分和氮基半导体覆盖层62的一部分，从而形成具有通孔TH4的氮基半导体层14J，以暴露氮基半导体层12J的顶表面。形成栅极沟槽GT，且栅极沟槽GT暴露氮基半导体层12J的顶表面。在蚀刻停止覆盖层70可以保护氮基半导体层12J的顶表面的期间；因此可以提高氮基半导体层12J(即沟道层)的上表面的均匀性。此后，形成栅极电极406J以填充栅极沟槽GT以与氮基半导体层12J接触。
图14是根据本揭露的一些实施例的半导体器件1K的垂直截面图。半导体器件1K类似于参照图9描述和示出的半导体器件1H，除了栅极结构40H可以由栅极结构40K代替，并且钝化层50可以由钝化层50K代替。
参考图14，关于半导体器件1K，栅极间隔层的部分401K/402K的宽度具有沿着垂直方向VD逐渐增加的宽度。
栅极间隔层的部分401K具有朝向电极30的弯曲表面。栅极间隔层的部分402K具有朝向电极32的弯曲表面，栅极间隔层401K、402K的弯曲表面可以均匀地分布钝化层50K的应力。在栅极间隔层的部分401K/402K和钝化层50K之间形成的界面是弯曲的。弯曲表面可以均匀地分布来自钝化层50K的应力。
在半导体器件1K的制造过程中，通过调整至少一个参数(例如所选蚀刻剂、温度或压力)，可以将栅极间隔层的部分401K、402K中的每一个形成为具有曲面。
图15是根据本揭露的一些实施例的半导体器件1L的垂直截面图。半导体器件1L类似于参照图14描述和示出的半导体器件1K，除了栅极电极406K可以由栅极电极406L代替。
参考图15，关于半导体器件1L，氮基半导体层14I的部分142I可以具有凹陷R4。部分142L可以具有不同厚度的不同部分P1、P2，其中部分P1的厚度大于部分P2的厚度。较薄部分P2位于两个较厚部分P1之间。因此，部分P2的顶表面和两个部分P1的内侧壁共同界定凹陷R4的轮廓。
蚀刻停止层的部分404L、405L可以分别设置在氮基半导体层14L的部分142L的两个较厚部分P1之上。蚀刻停止层的部分404L、405L可以分别与氮基半导体层14L的部分142L的两个较厚部分P1接触。栅极间隔层的部分401L、402L可以分别与蚀刻停止层的部分404L、405L的顶表面接触。栅极沟槽GT由栅极间隔层的部分401L、402L的内侧壁、蚀刻停止层的部分404L、405L的内侧壁和氮基半导体层14I的部分142L的内侧壁(即，两个较厚部分P1的内侧壁)共同界定。
栅极电极406L设置在氮基半导体层14L的部分142L的较薄部分P2上。栅极电极406L设置在栅极沟槽GT中。栅极电极406L向下延伸入氮基半导体层14L中，使得栅极电极406R的底表面位于低于蚀刻停止层的部分404L、405L的底表面的位置。栅极电极406L的底表面与氮基半导体层14L的部分142L的较薄部分P2接触。栅极电极406L的底表面在氮基半导体层14L的厚度内。
在半导体器件1L的制造过程中，去除虚拟栅极DG、蚀刻停止覆盖层70的部分P的一部分和氮基半导体覆盖层62的一部分，栅极电极406L的底部可以被凹槽R4接收。
图16是根据本揭露的一些实施例的半导体器件1M的垂直截面图。半导体器件1M类似于参照图14所描述和示出的半导体器件1K，除了栅极结构40K可以由栅极电极406K代替。氮基半导体层14K可以由氮基半导体层14M代替。
参考图16，关于半导体器件1M，氮基半导体层14M的部分142M可以具有通孔TH5。栅极沟槽GT由栅极间隔层的部分401M、402M的内侧壁、蚀刻停止层的部分404M、405M的内侧壁、蚀刻停止层的部分402M、404M的内侧壁，以及氮基半导体层14M的部分142M的内侧壁共同界定。
栅极电极406M设置在氮基半导体层12M上/上方/之上。栅极电极406M设置在栅极沟槽GT中。栅极电极406M向下延伸入氮基半导体层14M中，使得栅极电极406M的底表面位于低于蚀刻停止层的部分404M、405M的底表面的位置。栅极电极406M可以延伸到通孔TH5中以与氮基半导体层12M的顶表面接触。
在半导体器件1M的制造过程中，去除虚拟栅极DG、覆盖蚀刻停止层70的部分P的一部分和氮基半导体覆盖层62的一部分，从而形成具有通孔TH5的氮基半导体层14M，以暴露氮基半导体层12M的顶表面。形成栅极沟槽GT，其中栅极沟槽GT暴露氮基半导体层12M的顶表面。此后，形成栅极电极406M以填充栅极沟槽GT以与氮基半导体层12M接触。
图17是根据本揭露的一些实施例的半导体器件1N的垂直截面图。半导体器件1N类似于参照图16描述和示出的半导体器件1H，除了栅极结构40M可以由栅极结构40N代替，并且半导体器件1G还包括盖帽层CL。盖帽层CL包括两个分离部分CL1、CL2。
参考图17，关于半导体器件1N，盖帽层CL的部分CL1设置在栅极间隔层的部分401N和氮基半导体层14N的部分142N之间。盖帽层CL的部分CL2设置在外间隔物的部分402N和氮基半导体层14N的部分142N之间。盖帽层CL的部分CL1、CL2的宽度分别与外间隔物的部分401N、402N的底端表面的宽度实质上相同。盖帽层CL的部分CL1、CL2分别与栅极电极406N抵靠。
栅极沟槽GT由栅极间隔层的部分401N、402N的内侧壁、蚀刻停止层的部分404N、405N的内侧壁、盖帽层CL的部分CL1、CL2的内侧壁和氮基半导体层14N的部分142N的内侧壁共同界定。蚀刻停止层的部分404N设置在栅极间隔层的部分401N与盖帽层CL的部分CL1之间。蚀刻停止层的部分405N设置在栅极间隔层部分402N和盖帽层CL的部分CL2之间。
盖帽层CL的示例性材料可以是介电材料。例如，介电材料可以包括，例如但不限于，氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮化氧硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硼硅(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasma enhancedoxide,PEOX)或其组合。
在半导体器件1N的制造过程中，在氮基半导体覆盖层62和蚀刻停止覆盖层70之间形成盖帽覆盖层(未示出)。然后，去除盖帽覆盖层的一部分、蚀刻停止覆盖层70的一部分和虚拟栅极DG，使得盖帽覆盖层的两个分离部分(即盖帽层CL的部分CL1、CL2)保留在蚀刻停止层407N的部分404N、405N之下。
通过上述配置，在本揭露中，通过预先在栅极结构的栅极沟槽内填充/引入内间隔物，并在形成内间隔物之后在栅极沟槽内形成栅极电极，栅极电极的栅极长度可以自然地小于栅极沟槽的宽度。因此，半导体器件可以满足高频要求。此外，在不使用昂贵器件的情况下，可以实现减小沟道长度的效果，并且可以改善半导体器件的电性能。此外，可以大大降低半导体器件的制造成本。
另一方面，在本揭露中，通过在栅极结构中引入至少一个蚀刻停止层，由于蚀刻停止层的存在，栅极结构的栅极沟槽的形成至少包括两个蚀刻工艺。由于其化学/物理性质，蚀刻停止层可以有效地停止第一蚀刻工艺；因此，发生过蚀刻问题的概率将降低。因此，可以提高半导体器件的可靠性和性能。
本揭露的以上描述是为了达到说明以及描述目的而提供。本揭露并非意图全面性地或是将本揭露限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一群件“上方”或“上面”的组件可以包括的状况有，前一群件直接在后一群件上(例如，与后一群件有物理接触)的状况，以及一个或多个中介组件位于前一群件和后一群件之间的状况。
虽然已经参考本揭露内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并未被到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本揭露内容中所呈现的工艺与实际装置之间可能存在区域别。本揭露内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本揭露的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是未被限制的。

Claims (50)

1.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上方，其中所述第二氮基半导体层的带隙大于所述第一氮基半导体层的带隙；和
栅极结构，设置在所述第一氮基半导体层上方，其中所述栅极结构包括：
外间隔物，设置在所述第二氮基半导体层上方并具有至少两个相对的内侧壁以界定栅极沟槽；
内间隔物，设置在所述第一氮基半导体层上方且在所述栅极沟槽内；和
栅极电极，设置在所述栅极沟槽内并由所述内间隔物所覆盖，其中所述至少一个内间隔物和所述栅极电极向下延伸，以共同形成所述栅极结构的底部，所述底部具有第一宽度，所述第一宽度大于所述栅极电极的底表面的第二宽度。
2.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物向下延伸到整个所述外间隔物下方的位置。
3.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述外间隔物的整个所述内侧壁被所述内间隔物所覆盖。
4.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物具有与所述第二氮基半导体层接触的底端表面。
5.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物的所述底端表面位于所述第二氮基半导体层的厚度内的位置。
6.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物具有与所述第一氮基半导体层接触的底端表面。
7.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极电极和所述外间隔物通过所述内间隔物彼此分离。
8.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物包括彼此分离的两个部分，并且所述栅极电极位于所述内间隔物的所述部分之间，并且比所述内间隔物的所述两个部分中的每一个都宽。
9.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述第二氮基半导体层具有的凹陷接收所述栅极结构的所述底部。
10.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物包括彼此分离的两个部分，所述两个部分的宽度实质上为恆定的。
11.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物的宽度沿垂直方向逐渐增加。
12.根据前述权利要求中任一项的半导体器件，其特征在于，其中在所述内间隔物和所述栅极电极之间形成的界面是弯曲的。
13.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述内间隔物具有比所述外间隔物的厚度更大的向下延伸长度。
14.根据前述权利要求中任一项的半导体器件，其特征在于，还包括掺杂的氮基半导体层，所述掺杂的氮基半导体层至少抵靠所述外间隔物，其中所述掺杂的氮基半导体层的整个底表面位于所述内间隔物之下的位置。
15.根据前述权利要求中任一项的半导体器件，其特征在于，进一步包括：
盖帽层，设置在所述外间隔物和所述第二氮基半导体层之间，并与所述内间隔物抵靠。
16.一种半导体器件的制造方法，其特征在于，包括：
形成第一氮基半导体层；
在所述第一氮基半导体层上方形成第二氮基半导体层，其中所述第二氮基半导体层的带隙大于所述第一氮基半导体层的带隙；
在所述第二氮基半导体层上形成虚拟栅极；
形成间隔覆盖层以覆盖所述虚拟栅极；
移除所述间隔覆盖层的一部分以暴露所述虚拟栅极，其中所述间隔覆盖层中的至少一部分保留在所述虚拟栅极的外侧壁以作为外间隔物；
移除所述虚拟栅极以形成栅极沟槽；
在所述栅极沟槽内形成内间隔物；
在所述栅极沟槽内形成栅极电极，使得所述栅极电极的底部的宽度小于所述栅极沟槽的宽度。
17.根据前述权利要求中任一项的制造方法，其中所述栅极沟槽暴露所述第一氮基半导体层的一部分。
18.根据前述权利要求中任一项的制造方法，其特征在于，其中所述内间隔物具有沿垂直方向逐渐增加的宽度
19.根据前述权利要求中任一项的制造方法，其特征在于，其中所述内间隔物被形成为具有弯曲表面。
20.根据前述权利要求中任一项的制造方法，其特征在于，其中所述虚拟栅极比所述栅极电极宽。
21.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上方，其中所述第二氮基半导体层的带隙大于所述第一氮基半导体层的带隙；
外间隔物，设置在所述第一氮基半导体层上方并界定栅极沟槽；
内间隔物，设置在所述第一氮基半导体层上方且在所述栅极沟槽内，其中所述内间隔物以大于所述外间隔物的厚度的延伸长度向下延伸；和
栅极电极，设置在所述栅极沟槽内，其中所述内间隔物位于所述外间隔物和所述栅极电极之间。
22.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极电极和所述内间隔物向下延伸以与所述第一氮基半导体层接触。
23.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极电极和所述内间隔物向下延伸以与所述第二氮基半导体层接触。
24.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极电极的底部的宽度大于所述内间隔物的底部的厚度。
25.根据前述权利要求中任一项的半导体器件，其特征在于，还包括设置在所述第一氮基半导体层上方的两个电极，其中所述栅极结构位于所述两个电极之间。
26.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上方，其中所述第二氮基半导体层的带隙大于所述第一氮基半导体层的带隙；
源极电极和漏极电极，设置在所述第一氮基半导体层上方；和
栅极结构，其设置在所述第一氮基半导体层上方并被限制在所述源极电极和所述漏极电极之间，其中所述栅极结构包括：
栅极间隔层，设置在所述第二氮基半导体层上方；
蚀刻停止层，设置在所述栅极间隔层和所述第二氮基半导体层之间，并与所述栅极间隔层共同界定栅极沟槽；和
栅极电极，设置在所述栅极沟槽内。
27.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极电极向下延伸到所述栅极沟槽内，使得所述栅极电极的底表面和所述蚀刻停止层的底表面处于相同的高度水平。
28.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极电极向下延伸到所述栅极沟槽内，使得所述栅极电极的底表面处于低于所述蚀刻停止层的底表面的位置。
29.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述蚀刻停止层与所述第二氮基半导体层的第一部分的顶表面接触，并且所述栅极电极与所述第二氮基半导体层的第二部分的顶表面接触，且所述第二部分比所述第一部分薄。
30.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述蚀刻停止层与所述第二氮基半导体层的顶表面接触，并且所述栅极电极贯穿所述第二氮基半导体层，使得所述栅极电极与所述第一氮基半导体的顶表面接触。
31.根据前述权利要求中任一项的半导体器件，还包括掺杂的氮基半导体层，所述掺杂的氮基半导体层至少抵靠所述栅极间隔层和所述蚀刻停止层。
32.根据前述权利要求中任一项的半导体器件，其特征在于，还包括掺杂的氮基半导体层，所述掺杂的氮基半导体层设置在所述源极电极和漏极电极中的一个与所述第一氮基半导体层之间，并且至少抵靠所述栅极间隔层和所述蚀刻停止层。
33.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极电极通过所述栅极间隔层和所述蚀刻停止层与所述掺杂的氮基半导体层分离。
34.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极沟槽具有由所述栅极间隔层和所述蚀刻停止层的内侧壁所界定的边界。
35.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述蚀刻停止层的所述内侧壁是平坦的。
36.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述蚀刻停止层的所述内侧壁向内凹陷。
37.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极间隔层的宽度沿垂直方向逐渐增加。
38.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极间隔层具有的宽度实质上为恆定的。
39.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极结构还包括盖帽层，设置在所述蚀刻停止层和所述第二氮基半导体层之间并与所述栅极电极抵靠。
40.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极沟槽具有由所述覆盖层的内侧壁、所述栅极间隔层的内侧壁和所述蚀刻停止层的内侧壁共同界定的边界。
41.一种半导体器件的制造方法，其特征在于，包括：
形成第一氮基半导体层；
在所述第一氮基半导体层上方形成第二氮基半导体层，其中所述第二氮基半导体层的带隙大于所述第一氮基半导体层的带隙；
在所述第二氮基半导体层上方形成蚀刻停止覆盖层；
在所述蚀刻停止覆盖层上形成虚拟栅极；
形成间隔覆盖层以覆盖所述虚拟栅极和所述蚀刻停止覆盖层；
移除所述间隔覆盖层的一部分以暴露所述虚拟栅极，其中所述间隔覆盖层的至少一部分保留在所述虚拟栅极的外侧壁处以作为栅极间隔层；
执行第一蚀刻工艺以移除所述虚拟栅极，从而暴露所述蚀刻停止覆盖层；
执行第二蚀刻工艺以去除所述蚀刻停止覆盖层的至少一部分，从而形成暴露所述第一和第二氮基半导体层之一的栅极沟槽；和
在所述栅极沟槽内形成栅极电极。
42.根据前述权利要求中任一项所述的制造方法，其中在执行所述第一蚀刻工艺的步骤期间，所述蚀刻停止层相对于蚀刻剂的蚀刻速率小于所述虚拟栅极相对于相同蚀刻剂的刻蚀速率。
43.根据前述权利要求中任一项所述的制造方法，其特征在于，其中在执行所述第二蚀刻工艺的步骤之后，去除所述蚀刻停止覆盖层的所述部分和所述第二氮基半导体层的一部分，从而形成暴露所述氮基半导体层的顶表面的所述栅极沟槽。
44.根据前述权利要求中任一项所述的制造方法，其特征在于，其中在执行所述第二蚀刻工艺的步骤之后，去除所述蚀刻停止覆盖层的所述部分和所述第二氮基半导体层的一部分，从而形成暴露所述第一氮基半导体层的顶表面的所述栅极沟槽。
45.根据前述权利要求中任一项所述的制造方法，其特征在于，其中在执行所述第二蚀刻工艺的步骤之后，去除所述蚀刻停止覆盖层的所述部分以形成蚀刻停止层，并且所述蚀刻停止层的顶表面形成为具有与所述栅极间隔层相同的宽度。
46.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，其设置在所述第一氮基半导体的台面部分上，其中所述第二氮基半导体层的带隙大于所述第一氮基半导体层的带隙；
栅极结构，设置在所述第一氮基半导体层上方，其中所述栅极结构包括：
栅极间隔层，设置在所述第二氮基半导体层上；
蚀刻停止层，设置在所述栅极间隔层和所述第二氮基半导体层之间，并与所述栅极间隔层共同界定栅极沟槽；和
栅极电极，设置在所述栅极沟槽内；和
两个掺杂的氮基半导体层，分别位于所述栅极结构的两个相对侧，其中所述掺杂氮基的半导体层中的每一个水平地/横向地延伸到所述栅极间隔层和所述蚀刻停止层的外侧壁，使得所述栅极电极通过所述栅极间隔层和所述蚀刻停止层与所述两个掺杂的氮基半导体层分离。
47.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述蚀刻停止层的两个分离部分分别设置在所述栅极间隔层的两个分离部分之下。
48.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述掺杂的氮基半导体层中的每一个是n型掺杂的。
49.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述栅极间隔层包括Si3O4。
50.根据前述权利要求中任一项的半导体器件，其特征在于，其中所述蚀刻停止层包括氮化铝(AlN)、氧化铝(Al2O3)、氮化硅(SiN)或其组合。
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