CN113924655B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN113924655B
CN113924655B CN202180003767.8A CN202180003767A CN113924655B CN 113924655 B CN113924655 B CN 113924655B CN 202180003767 A CN202180003767 A CN 202180003767A CN 113924655 B CN113924655 B CN 113924655B
Authority
CN
China
Prior art keywords
field plate
nitrogen
based semiconductor
semiconductor layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202180003767.8A
Other languages
English (en)
Other versions
CN113924655A (zh
Inventor
何川
蒲小庆
郝荣晖
章晋汉
黄敬源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Innoscience Suzhou Technology Co Ltd
Original Assignee
Innoscience Suzhou Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Innoscience Suzhou Technology Co Ltd filed Critical Innoscience Suzhou Technology Co Ltd
Publication of CN113924655A publication Critical patent/CN113924655A/zh
Application granted granted Critical
Publication of CN113924655B publication Critical patent/CN113924655B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件，包括第一和第二氮基半导体层、栅极电极、第一和第二场板以及第一介电层。第一场板设置在第二氮基半导体层上方。第二场板是不连续的，并且设置在第二氮基半导体层上方，并且位于高于第一场板的位置。第二场板包括其不连续区域中的一个或多个封闭不连续。第一介电层设置在第二场板上方。第一介电层覆盖并贯穿不连续区域中的第二不连续场板，使得第二场板在其一个或多个封闭的不连续轮廓内围绕第一介电层的至少一部分。

Description

半导体器件及其制造方法
技术领域
本发明一般涉及氮基半导体器件。更具体地说，本发明涉及一种具有埋入且不连续的场板的氮基半导体器件，从而改善其电特性和可靠度。
背景技术
近年来，对高电子迁移率晶体管(high-electron-mobility transistor,HEMT)的深入研究非常普遍，尤其是在大功率开关和高频应用方面。III族氮基HEMT利用具有不同带隙的两种材料之间的异质结面形成类量子阱结构，其容纳二维电子气(two-dimensionalelectron gas,2DEG)区域，满足高功率/频率器件的要求。除了HEMT，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)和调制掺杂的FET(modulation-doped FET,MODFET)。
为了避免栅极电极边缘附近的强峰值电场引起的击穿现象(breakdownphenomenon)，半导体器件采用场板使电场分布更加均匀。因此，场板形成的良率和可靠度与装置的性能有关。
发明内容
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括衬底、第一氮基半导体层、第二氮基半导体层、栅极电极、第一场板、第二不连续场板和第一介电层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。第一场板设置在第二氮基半导体层上方。第二不连续场板设置在第二氮基半导体层上方，并且位于高于第一场板的位置。第二不连续场板包括在其不连续区域中的一个或多个封闭的不连续轮廓。第一介电层设置在第二场板上方。第一介电层覆盖并贯穿不连续区域中的第二不连续场板，使得第二场板在其一个或多个封闭的不连续轮廓内围绕第一介电层的至少一部分。
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极、第一场板、第二场板和第三场板。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。第一场板和第二场板设置在第二氮基半导体层上方。第三场板设置在第二氮基半导体层上方，并且位于低于第一和第二场板的位置。第三场板位于第一和第二场板之间的区域中，并且第三场板在第二氮基半导体层上的垂直投影与第一和第二场板在第二氮基半导体层上的垂直投影分离。
根据本发明的一个方面，提供了一种制造半导体器件的方法。该方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。栅极电极形成在第二氮基半导体层上方。在栅极电极上方形成第一场板。第二场板形成在栅极电极上方，并且第二场板具有至少一个与第一场板垂直重叠的部分。移除部分第二场板的以在第二场板中形成至少一个不连续区域，并且至少一个不连续区域位于第一场板正上方。
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极、第一场板、第二场板以及第一介电层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。第一场板设置在第二氮基半导体层上方。第二场板设置在第二氮基半导体层上方且位于高于第一场板的位置。第二场板具有位于第一场板正上方的至少一个不连续区域。第一介电层覆盖并填充第二场板的所述开口。
通过上述配置，半导体器件采用了一种设计，即不连续场板包括一个或多个封闭的不连续轮廓，可导致其面积减小，从而可减轻场板产生的应力。并且，场板还可以均匀地重塑电场分布。因此，可以降低产生裂纹的概率，并且可以提高半导体器件的电性能和可靠度。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本发明内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本发明的实施例在下文中可对照附图以进行更详细的描述，其中：
图1A是根据本发明的一些实施例的半导体器件的俯视图；
图1B是图1A中横跨线1B-1B’的垂直横截面图；
图1C是图1A中横跨线1C-1C’的垂直横截面图；
图2A、图2B、图2C和图2D显示了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段；
图3是根据本发明一些实施例的半导体器件的俯视图；
图4是根据本发明一些实施例的半导体器件的俯视图；
图5是根据本发明一些实施例的半导体器件的俯视图；
图6是根据本发明一些实施例的半导体器件的俯视图；
图7A是根据本发明一些实施例的半导体器件的俯视图；
图7B是图7A中横跨线7B-7B’的垂直横截面图；
图8A是根据本发明一些实施例的半导体器件的局部俯视图；
图8B是根据本发明一些实施例的半导体器件的局部俯视图；
图9是根据本发明一些实施例的半导体器件的垂直截面图；及
图10是根据本发明一些实施例的半导体器件的垂直截面图。
实施方式
于全部的附图以及详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本发明内容的实施方式。
于空间描述中，像是“上”、“上方”、“下”、“往上”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本发明内容中，使用直线以及直角绘示仅用于方便表示层体以及技术特征。
于下面的描述中，半导体器件以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
图1A是根据本发明的一些实施例的半导体器件100A的俯视图。图1B是横跨图1A中的线1B-1B’的垂直横截面图。图1C是横跨图1A中的线1C-1C‘的垂直横截面图。为了使描述清楚，在图1A中标记了方向D1和D2，它们彼此不同。在一些实施例中，方向D1和D2彼此正交。举例来说，方向D1是图1A的垂直方向，方向D2是图1A的水平方向。半导体器件100A包括衬底102、氮基半导体层104和106、栅极结构110、介电层120、源极/漏极(S/D)电极122和124、介电层132、134、138和140以及场板150、152和154。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于，硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、p掺杂硅(p-doped Si)、n掺杂硅(n-dopedSi)、蓝宝石(sapphire)、绝缘体上半导体(例如绝缘体上硅(semiconductor oninsulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底102可包括，例如但不限于，III族元素、IV族元素、V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括，例如但不限于一个或多个其他特征，例如掺杂区(doped region)、埋层(buriedlayer)、外延层(epitaxial(epi)layer)或其组合。
氮基半导体层104设置在衬底102之上。氮基半导体层106设置在氮基半导体层104上。氮基半导体层104的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1-x-y)N其中x+y≤1，AlyGa(1–y)N其中y≤1。氮基半导体层106的示例性材料可包括，但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1-x-y)N，其中x+y≤1，AlyGa(1–y)N其中y≤1。
可选择氮基半导体层104和106的示例性材料，使得氮基半导体层106的带隙(即，禁带宽度)大于氮基半导体层104的带隙，这使得它们的电子亲和力彼此不同，并在它们之间形成异质结(heterojunction)。例如，当氮基半导体层104是具有约3.4ev的带隙的未掺杂的氮化镓(GaN)层时，氮基半导体层106可以被选择为具有约4.0ev的带隙的氮化铝镓(AlGaN)层。因此，氮基半导体层104和106可分别用作沟道层和阻挡层。在沟道层和势垒层之间的接合界面处产生三角阱电势，使得电子在三角阱中积聚，从而在异质结附近产生二维电子气(two-dimensional electron gas,2DEG)区域。因此，半导体器件100A可以包括至少一个氮化镓基(GaN-based)的高电子迁移率晶体管(high-electron-mobilitytransistor,HEMT)。
栅极结构110设置在氮基半导体层106之上/上方/之上。栅极结构110包括掺杂的氮基半导体层112和栅极电极114。掺杂的氮基半导体层112和栅极电极114可沿方向D1延伸。掺杂的氮基半导体层112设置在氮基半导体层106上并与其接触。掺杂的氮基半导体层112设置在氮基半导体层106和栅极电极114之间。栅极电极114设置在掺杂的氮基半导体层106上并与其接触。在图1A的示例性图示中，掺杂的氮基半导体层112的宽度大于栅极电极114的宽度。在一些实施例中，掺杂的氮基半导体层112的宽度与栅极电极114的宽度实质上相同。在图1A的示例性图示中，掺杂的氮基半导体层112和栅极电极114的轮廓相同。举例来说，掺杂的氮基半导体层112和栅极电极114是矩形轮廓。在其他实施例中，掺杂的氮基半导体层112和栅极电极114的轮廓可以彼此不同。举例来说，掺杂的氮基半导体层112的轮廓可以是梯形轮廓，并且栅极电极114的轮廓可以是矩形轮廓。
在图1A的示例性图示中，半导体器件100A是增强模式(enhancement mode)器件，当栅极电极114处于大约零偏置(zero bias)时，其处于常闭(normally-off)状态。具体而言，掺杂的氮基半导体层112可与氮基半导体层106形成至少一个p-n结以耗尽2DEG区域，使得与相应栅极电极114下方位置相对应的2DEG区域的至少一个区块相较于2DEG区域的其余部分具有不同的特性(例如，不同的电子浓度)，因而被阻断。由于此机制，半导体器件100A具有常闭特性。换言之，当未向栅极电极114施加电压或施加到栅极电极114的电压小于阈值电压(即，在栅极电极114下方形成反转层(inversion layer)所需的最小电压)时，栅极电极114下方的2DEG区域的区块持续被阻断，因此没有电流流过。
在一些实施例中，可以省略掺杂的氮基半导体层112，使得半导体器件100A是耗尽模式(depletion-mode)器件，这代表着半导体器件100A在零栅源电压(zero gate-sourcevoltage)下处于常开(normally-on)状态。
掺杂的氮基半导体层112可以是p型掺杂的III-V族半导体层。掺杂的氮基半导体层112的示例性材料可包括，例如但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-type GaN)、p型氮化铝镓(p-type AlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-type AlInN)、p型氮化铟镓(p-type InGaN)、p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施例中，通过使用p型杂质(例如Be、Mg、Zn、Cd和Mg)来实现p型掺杂材料。在一些实施例中，氮基半导体层104包括未掺杂的氮化镓(GaN)，并且氮基半导体层106包括氮化铝镓(AlGaN)，并且掺杂的氮基半导体层112是p型氮化镓层，其可以向上弯曲底层能带结构并耗尽2DEG区域的相应区块，以便将半导体器件100A置于关闭状态。
栅极电极114的示例性材料可包括金属或金属化合物。栅极电极114可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。
介电层120设置在氮基半导体层106和栅极结构110上/之上。介电层120包括多个接触孔CH。介电层120可与栅极结构110共形设置。介电层120的材料可包括，例如但不限于，介电材料。举例来说，介电层120的示例性材料可包括，例如但不限于，氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅棚(SiBN)、氮化碳硅棚(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,PEOX)或其组合。在一些实施例中，介电层120可以是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
S/D电极122和124设置在氮基半导体层106上/上方/之上。S/D电极122和124可沿方向D1延伸。栅极电极114和S/D电极122和124可以沿方向D2设置。S/D电极122和124可延伸入介电层120的接触孔CH以与氮基半导体层106接触。换句话说，S/D电极122和124可以贯穿介电层120。“S/D”电极意味着S/D电极122和124中的每一个都可以用作源极电极或漏极电极，这取决于器件设计。
掺杂的氮基半导体层112和栅极电极114位于S/D电极122和124之间。也就是说，S/D电极122和124可分别位于栅极电极114的相对两侧。在一些实施例中，可以使用其他配置，特别是当装置中使用多个源极、漏极或栅极电极时。在图1B和1C的示例性图示中，S/D电极122和124相对于栅极电极114对称。在其他实施例中，S/D电极122和124相对于栅极电极114不对称。举例来说，S/D电极122可以比S/D电极124更靠近栅极电极114。
在一些实施例中，S/D电极122和124可包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅(doped crystalline silicon))、例如硅化物和氮化物的化合物、其他导体材料或其组合。S/D电极122和124的示例性材料可包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。S/D电极122和124可以是单层，也可以是相同或不同组成的多层。在一些实施例中，S/D电极122和124与氮基半导体层106形成欧姆接触。可通过向S/D电极122和124施加钛(Ti)、铝(Al)或其他合适材料来实现欧姆接触。在一些实施例中，每一个S/D电极122和124由至少一个共形层和导电填料形成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填料的示例性材料，可包括但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
介电层132、134、138和140以及场板150、152和154可交替堆叠/设置在介电层120上/上方/之上。介电层132、134、138和140的示例性材料可与介电层120的示例性材料相同或类似。场板150，152和154的材料，可包括但不限于，导电材料，例如钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。在一些实施例中，还可以使用其他导电材料，例如铝(Al)、铜(Cu)、掺杂的硅(doped Si)和包括这些材料的合金。
介电层132设置并覆盖在S/D电极122和124以及介电层120上。在一些实施例中，介电层132可具有平整的顶表面。
场板150设置在氮基半导体层106和介电层132上/上方。在场板150，152与154中，场板150为最靠近氮基半导体层106的场板。场板150覆盖介电层132的上表面的一部分。场板150设置在栅极电极114和S/D电极124之间。此外，场板150的轮廓可以是，例如，梯形轮廓。在一些实施例中，场板150可以是连续场板。在此，术语“连续场板”意指场板150在同一场板的任何垂直横截面视图中其两个相对边缘之间没有内边界/交界。以另一种方式解释，在场板150的两个相对边缘之间，没有贯穿场板的层。
介电层134设置在介电层132和场板150上。介电层134可与场板150共形，以形成与场板150相对应的突出部分。介电层134的突出部分可具有例如梯形轮廓。场板150夹设在/埋在两个相邻介电层132和134之间并与之接触。
场板152设置在氮基半导体层106和介电层134上/上方。在场板150，152与154中，场板152是第二靠近氮基半导体层106的场板，场板150可设置在栅极电极114和场板152之间。场板152可沿方向D1延伸。场板152位于高于场板150的位置。场板152可包括端部EP1和EP2以及连接到端部EP1和EP2并位于端部EP1和EP2之间的中心部分CP，其中端部EP1和EP2彼此相对。端部EP1覆盖并与介电层134的突出部分接触。在一些实施例中，场板152可以是连续场板。
介电层138设置在介电层134和场板152上/上方。介电层138覆盖介电层134和场板152。场板152埋入/夹设在两个介电层134和138之间。介电层134设置在两个相邻的场板150和152之间并与之接触。介电层138可与场板152共形，以形成与场板152相对应的突出部分。
场板154设置在氮基半导体层106和介电层138上/上方。介电层138设置在两个相邻场板152和154之间并与之接触。在场板150，152与154中，场板154距离氮基半导体层106最远，场板154可沿方向D1延伸。场板154位于高于场板152的位置。场板154设置在栅极电极114和S/D电极124之间的区域中。场板154可具有位于栅极电极114正上方的端部EP3，这代表着场板154的至少一部分与栅极电极114重叠。
关于多个场板的配置，一般来说，最顶部的场板其面积设计在所有场板中最大的面积。因此，在最顶部的场板上可能会出现面积过大的问题。过大的面积将导致显著的应力，从而在底下的组件层(如同一场板下的介电层)处产生裂纹，并且裂纹将对器件的电气性能和可靠度产生负面影响。
关于过大面积问题，场板154可设计为不连续场板，以避免应力累积。这样的配置可以减轻上述由于压力而产生的负面影响。在此，术语“不连续场板”意指，在场板154的至少一个垂直横截面视图中，场板154在其两个相对边缘之间具有至少一个内边界/交界。以另一种方式解释，在场板154的两个相对边缘之间，至少一层贯穿场板154。举例来说，介电层140可贯穿场板154以与介电层138接触，并与场板154的内边界/交界形成至少一个界面I。
更具体地说，参考图1A和1B，场板154包括，例如，其不连续区域156中的一个封闭的不连续轮廓。封闭的不连续轮廓可由不连续区域156的内边界定义。不连续区域156可称为场板154的孔/开口。因此，场板154的不连续区域156具有两个或多个彼此面对的内侧壁。在一些实施例中，沿方向D1的不连续区域156的长度大于沿方向D2的不连续区域156的长度。
与连续场板相比，场板154的面积可以通过在不连续区域156中引入封闭的不连续轮廓来减小。因此，场板154中的应力累积可以降低，从而提高其可靠度。此外，实现减小场板154，使得寄生电容削弱，从而具有良好的电特性。
尽管封闭的不连续轮廓是在场板154的不连续区域156(即场板154的孔径/开口)中产生的，但场板154仍被设置成与场板152的至少一部分垂直重叠。在一些实施例中，场板154的不连续区域156的面积小于场板154的面积，使得场板154的内边界/交界位于场板152的正上方。在一些实施例中，场板154的不连续区域156的内边界在场板152上的垂直投影完全在场板152内。因此，场板152的两个相对端部EP1和EP2可与场板154垂直重叠。中心部分CP位于不连续区域156的正下方，因此不受场板154的覆盖。在俯视图(例如，图1A)中，场板152和154的组合是连续的(即，在俯视图中它们之间没有间隙)。因此，由于屏蔽效应，重叠的场板152和154仍然可以重塑半导体器件100A中的电场分布，从而保持半导体器件100A的良好电场调制能力。通过这种配置，实现了在保持半导体器件100A中的电场调制能力的情况下又能够减少应力的累积。
围绕封闭的不连续轮廓的不连续区域156的内边界可具有多个直边。举例来说，不连续区域156的内边界可以是四边形，例如矩形、正方形、菱形或梯形。在其他实施例中，围绕封闭的不连续轮廓的不连续区域156的内边界可以设计为其他形状，例如三角形、五边形、六边形或多边形。
介电层140设置在场板154和介电层138上/上方。介电层140覆盖场板154。场板154夹设于/埋在两个相邻的介电层138和140之间并与之接触。
介电层140可以具有贯穿场板154的至少一部分142。更具体地说，介电层140的部分142延伸到场板154的不连续区域156中/填充场板154的不连续区域156(即，场板154的孔/开口)，以形成介电层140和场板154之间的界面I。介电层140的部分142位于场板152的正上方。也就是说，介电层140的一部分142可通过场板154的不连续区域156与介电层138接触。场板154可将介电层140的一部分142围绕在其封闭的不连续轮廓内，因此，场板154可以在不连续区域156中容纳与自身不同的材料。举例来说，可以容纳介电层140的介电材料。
此外，介电层140可以用作平坦化层，其具有支撑其他层/组件的水平顶面。在一些实施例中，介电层140可以形成为较厚的层，并且在介电层140上执行平坦化工艺，例如化学机械抛光(chemical mechanical polish,CMP)工艺，以移除多余部分，从而形成水平顶面。
用于制造半导体器件100A的方法的不同阶段如下文所述的图2A、图2B、图2C和图2D所示。为清楚起见，省略诸如介电层120、132、134、138和140的一些组件层的制造阶段。
在下文中，沉积技术可包括，例如但不限于，原子层沉积(atomic layerdeposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体增强CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适工艺。
参考图2A，提供氮基半导体层106。氮基半导体层106可形成在另一氮基半导体层(未示出)上。可以通过使用沉积技术在氮基半导体层106上形成S/D电极122和124、掺杂的氮基半导体层112、栅极电极114和场板150。掺杂氮基半导体112和栅极电极114形成在S/D电极122和124之间。场板150形成在栅极电极114和S/D电极124之间。掺杂的氮基半导体层112，栅极电极114和场板150的形成过程包括图案化工艺。在一些实施例中，可以执行沉积技术以形成覆盖层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻、曝光和显影、蚀刻、其他合适工艺或其组合。
参考图2B，场板152形成在栅极电极114和场板150上(见图2A)。场板152形成在栅极电极114和S/D电极124之间。场板152形成为具有大于场板150的面积。场板152的制造阶段可以与场板150的制造阶段相同或相似。
参考图2C，中间场板154’形成在图2B中的结构上以覆盖场板152。中间场板154’位于栅极电极114和S/D电极124之间的区域中。中间场板154’形成为具有大于场板152的面积。
参考图2D，移除中间场板154’的一部分，以在中间场板154’中形成至少一个不连续区域156，以形成场板154。移除的部分直接位于场板152的之上/上方。场板152可被不连续区域156暴露。此后，可形成介电层140，从而获得如图1A、1B和1C所示的半导体器件100A的配置。
图3是根据本发明的一些实施例的半导体器件100B的俯视图。为了清楚说明，图3中标记了方向D1和D2。在图3的示例性图示中，场板154的不连续区域156在不连续区域156中具有弯曲内边界。弯曲内边界有利于应力累积的分布状况。具体地，不连续区域156呈椭圆形，其中椭圆形具有平行于方向D1的长轴LA和平行于方向D2的短轴SA。在一些实施例中，椭圆形可以倾斜地设置，使得长轴LA和短轴SA可以相对于方向D1或D2倾斜。在其他实施例中，不连续区域156呈圆形。
图4是根据本发明的一些实施例的半导体器件100C的俯视图。为了使描述清楚，在图4中标记了方向D1和D2。在图4的示例性图示中，场板154的不连续区域156的数量可以是多个，例如三个不连续区域156，但本揭露不限于此。这些不连续区域156彼此分离。这些不连续区域156沿方向D1设置，其中场板152和154、S/D电极122和124以及栅极电极114沿方向D1延伸。在一些实施例中，场板154的不连续区域156呈带圆角的矩形。由于覆盖场板154的介电层可以贯穿场板154(例如，图1B的介电层140)，此介电层可具有由场板154的不连续区域156围绕的多个部分。介电层的这些部分可延伸/填充到这些不连续区域156中。因此，介电层的这些延伸部分通过场板154的不连续区域156彼此分离。
图5是根据本发明的一些实施例的半导体器件100D的俯视图。在图5的示例性图示中，场板154可以具有多个分离的不连续区域156。场板154的不连续区域156呈椭圆形。类似地，不连续区域156的弯曲内边界有利于应力累积的分布情况。
图6是根据本发明的一些实施例的半导体器件100E的俯视图。在图6的示例性图示中，场板154可以具有多个分离的不连续区域156，其中不连续区域156具有不同的形状。一组不连续区域156的形状可以是椭圆形，另一组不连续区域156的形状可以是带圆角的矩形。
图7A是根据本发明的一些实施例的半导体器件100F的俯视图。图7B是横跨图7A中的线7B-7B′的垂直横截面图。在图7A和7B的示例性图示中，场板160、170和172设置在氮基半导体层106上方。场板160被介电层138覆盖。场板170和172设置在介电层138上。每一个场板170和172位于高于场板160的位置。从半导体器件100F的侧视图观之，场板160位于场板170和172之间的区域中。场板170和172在氮基半导体层106上的正交/垂直投影与场板160在氮基半导体层106上的垂直投影分离。这种配置使得应力的累积程度减小并保持半导体器件100G的电场调制效果。
在其他实施例中，场板160、170和172的轮廓可设计为重合。举例来说，图8A是根据本发明的一些实施例的半导体器件100G的局部俯视图。为清楚起见，图8A中省略了一些组件/层。在图8A的示例性图示中，场板160位于场板170和172之间。场板160的左侧部分的轮廓与场板172的右侧外轮廓相同。场板160的右侧部分的外轮廓与场板170的左侧外轮廓相同。在此，“相同的外轮廓”意味着具有完全相同的外轮廓。举例来说，图8B示出了远离场板160的场板170和172，以便示出外轮廓的重合情况。此外，场板160还可以具有突出部分160P，其可以被配置为连接到半导体器件100G中的导电通孔(未示出)。
图9是根据本发明的一些实施例的半导体器件100H的垂直截面图。在图9的示例性图示中，场板180、182和184设置在栅极电极114和S/D电极124之间。场板180、182和184依序堆叠。场板180可位在低于栅极电极114的上表面的位置。场板182的至少一部分可位在低于栅极电极114的上表面的位置，并且另一部分位于高于栅极电极114的上表面的位置。场板184可以具有与上述场板154类似的配置。
图10是根据本发明一些实施例的半导体器件100I的垂直截面图。在图10的示例性图示中，S/D电极122和124相对于栅极电极114不对称。例如，S/D电极122可以比S/D电极124更靠近栅极电极114，这意味着S/D电极124和栅极电极114之间的距离大于S/D电极122和栅极电极114之间的距离。场板190、192和194设置在栅极电极114和S/D电极122之间。在图10的示例性图示中，场板194没有与栅极电极114垂直重叠的部分，但本揭露不限于此。在其他实施例中，场板194可具有与栅极电极114垂直重叠的部分。
基于上述描述，在本发明的实施例中，最顶部的场板可设有至少一个或多个不连续，以使其面积减小，从而可以减轻由应力引起的负面影响。此外，可以设计不连续区域的位置，使最顶部的场板与另一个场板重叠。这样的配置不会削弱重塑电场分布的效果。因此，本发明的半导体器件可以具有良好的电性能和可靠度。
本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本发明的各种实施方式以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”以及“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一或多个中介组件位于前一组件以及后一组件之间的状况。虽然已经参考本发明内容的具体实施方式来描述以及说明本发明内容，但是这些描述以及说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神以及范围的情况下，可以进行各种修改以及替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺以及公差的因素，本发明内容中所呈现的工艺与实际器件之间可能存在区别。本发明内容的其他实施方式可能没有具体说明。说明书以及附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或工艺能够适应本发明内容的目的、精神以及范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序以及分组是不受限制的。

Claims (25)

1.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
栅极电极，设置在所述第二氮基半导体层上方；
第一场板，设置在所述第二氮基半导体层上方；
第二场板，所述第二场板为不连续场板，设置在所述第二氮基半导体层上方且位于高于所述第一场板的位置，所述第二场板包括其不连续区域中的一个或多个封闭的不连续轮廓，其中所述第二场板的一个或多个封闭的不连续轮廓在垂直方向上与所述栅极电极为非对齐的；以及
第一介电层，设置在所述第二场板上方，其中所述第一介电层覆盖并贯穿在所述不连续区域中的所述第二场板，使得所述第二场板在其一个或多个封闭的不连续轮廓内围绕所述第一介电层的至少一部分，且所述第一介电层的所述部分在垂直方向上与所述栅极电极为非对齐的。
2.根据权利要求1所述的半导体器件，其特征在于，其中所述第一介电层的所述部分位于所述第一场板的正上方。
3.根据权利要求1所述的半导体器件，其特征在于，其中所述第一场板具有与所述第二场板垂直重叠的两个相对的端部以及在所述端部之间的中心部分，并且所述中心部分未被所述第二场板所覆盖。
4.根据权利要求1所述的半导体器件，其特征在于，其中所述第二场板具有内边界，所述内边界围绕所述一个或多个封闭的不连续轮廓，所述一个或多个封闭的不连续轮廓的形状呈矩形、圆形、椭圆形或其组合。
5.根据权利要求4所述的半导体器件，其特征在于，其中所述第二场板的所述不连续区域的所述内边界在所述第一场板上的垂直投影完全在所述第一场板内。
6.根据权利要求1所述的半导体器件，其特征在于，其中所述第二场板在所述不连续区域中具有弯曲内边界。
7.根据权利要求1所述的半导体器件，其特征在于，其中所述第一介电层的多个所述部分被所述第二场板的所述不连续区域围绕。
8.根据权利要求7所述的半导体器件，其特征在于，其中所述第一介电层的多个所述部分通过所述第二场板的所述不连续区域彼此分离。
9.根据权利要求7所述的半导体器件，其特征在于，其中所述栅极电极、所述第一场板和所述第二场板沿一方向延伸，并且所述第一介电层的多个所述部分沿所述方向设置。
10.根据权利要求1所述的半导体器件，其特征在于，其中所述第二场板具有位于所述栅极电极正上方的端部。
11.根据权利要求1所述的半导体器件，其特征在于，还包括：
第二介电层，设置在所述第一和第二场板之间，所述第一介电层的所述部分通过所述第二场板与所述第二介电层接触。
12.根据权利要求1所述的半导体器件，其特征在于，还包括：
第三场板，设置在所述栅极电极和所述第一场板之间，并与所述第一场板垂直重叠。
13.根据权利要求1所述的半导体器件，其特征在于，其中所述第二场板的所述不连续区域具有两个彼此面对的内侧壁。
14.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙；
栅极电极，设置在所述第二氮基半导体层上方；
第一场板和第二场板，设置在第二氮基半导体层上方的；以及
第三场板，设置在所述第二氮基半导体层上方，且位于低于所述第一场板和所述第 二场板的位置，其中所述第三场板在所述第一和第二场板之间的区域中，所述第三场板在所述第二氮基半导体层上的垂直投影与所述第一和第二场板在所述第二氮基半导体层上的垂直投影分离，所述第三场板在所述第二氮基半导体层上的垂直投影与所述栅极电极在所述第二氮基半导体层上的垂直投影分离。
15.根据权利要求14所述的半导体器件，其特征在于，其中所述第三场板具有靠近所述第一场板的第一部分，所述第一部分具有的外轮廓与所述第一场板靠近所述第一部分一侧的外轮廓相同。
16.根据权利要求15所述的半导体器件，其特征在于，其中所述第三场板具有靠近所述第二场板的第二部分，所述第二部分与所述第一部分相对，并且所述第二部分具有的外轮廓与所述第二场板靠近所述第二部分一侧的外轮廓相同。
17.一种制造半导体器件的方法，其特征在于，包括：
形成第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层； 所述第二氮基半导体层具有的带隙大于所述第一氮基半导体层的带隙；
在所述第二氮基半导体层之上形成栅极电极；
在所述栅极电极上方形成第一场板；
在所述栅极电极上方形成第二场板，并且所述第二场板具有至少一个与所述第一场板垂直重叠的部分；以及
移除所述第二场板的所述部分，以在所述第二场板中并在所述第一场板的正上方形成至少一个不连续区域，其中所述至少一个不连续区域在所述第二氮基半导体层上的垂直投影与所述栅极电极在所述第二氮基半导体层上的垂直投影分离。
18.根据权利要求17所述的方法，其特征在于，其中所述第二场板被形成以使其面积大于所述第一场板的面积。
19.根据权利要求17所述的方法，其特征在于，其中所述第二场板的所述不连续区域为矩形、圆形、椭圆形或其组合的形状。
20.根据权利要求17所述的方法，其特征在于，其中所述第二场板的所述不连续区域在所述第一场板上的垂直投影完全在所述第一场板内。
21.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
栅极电极，设置在所述第二氮基半导体层上方；
第一场板，设置在所述第二氮基半导体层上方；
第二场板，设置在所述第二氮基半导体层上方且位于高于所述第一场板的位置，其中所述第二场板具有位于所述第一场板正上方的至少一个不连续区域，以形成开口于第二场板的至少一个不连续区域中，且所述开口在垂直方向上与所述栅极电极为非对齐的；以及
第一介电层，覆盖并填充所述第二场板的所述开口。
22.根据权利要求21所述的半导体器件，其特征在于，其中所述第二场板的所述不连续区域呈矩形、圆形、椭圆形或其组合的形状。
23.根据权利要求21所述的半导体器件，其特征在于，其中所述第二场板的所述不连续区域在所述第一场板上的垂直投影完全在所述第一场板内。
24.根据权利要求21所述的半导体器件，其特征在于，其中所述第二场板的所述不连续区域具有弯曲内边界。
25.根据权利要求21所述的半导体器件，其特征在于，其中所述第二场板的多个所述不连续区域沿一方向设置。
CN202180003767.8A 2021-08-11 2021-08-11 半导体器件及其制造方法 Active CN113924655B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/112112 WO2023015494A1 (en) 2021-08-11 2021-08-11 Semiconductor device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
CN113924655A CN113924655A (zh) 2022-01-11
CN113924655B true CN113924655B (zh) 2023-06-13

Family

ID=79249001

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180003767.8A Active CN113924655B (zh) 2021-08-11 2021-08-11 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US20240047536A1 (zh)
CN (1) CN113924655B (zh)
WO (1) WO2023015494A1 (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5649347B2 (ja) * 2010-07-20 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置
JP6468886B2 (ja) * 2015-03-02 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US20180076310A1 (en) * 2016-08-23 2018-03-15 David Sheridan Asymmetrical blocking bidirectional gallium nitride switch
TW201838178A (zh) * 2017-04-10 2018-10-16 晶元光電股份有限公司 半導體元件
US11043563B2 (en) * 2018-03-12 2021-06-22 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US11043583B2 (en) * 2019-05-20 2021-06-22 Vanguard International Semiconductor Corporation Semiconductor structure and method for forming the same
CN112038402A (zh) * 2019-06-03 2020-12-04 世界先进积体电路股份有限公司 半导体结构
CN112420825A (zh) * 2019-08-23 2021-02-26 世界先进积体电路股份有限公司 半导体结构及其形成方法
US10930745B1 (en) * 2019-11-27 2021-02-23 Vanguard International Semiconductor Corporation Semiconductor structure

Also Published As

Publication number Publication date
US20240047536A1 (en) 2024-02-08
CN113924655A (zh) 2022-01-11
WO2023015494A1 (en) 2023-02-16

Similar Documents

Publication Publication Date Title
US11929406B2 (en) Semiconductor device and method for manufacturing the same
CN114144891B (zh) 氮基半导体器件及其制造方法
US11929429B2 (en) Nitride-based semiconductor device and method for manufacturing the same
CN114270533B (zh) 半导体器件及其制造方法
CN114270532A (zh) 半导体装置及其制造方法
CN113228297A (zh) 半导体器件及其制造方法
US20240038852A1 (en) Semiconductor device and method for manufacturing the same
US20220302296A1 (en) Semiconductor device and method for manufacturing the same
CN114144892B (zh) 氮基半导体器件及其制造方法
WO2023102744A1 (en) Nitride-based semiconductor device and method for manufacturing the same
WO2023141749A1 (en) GaN-BASED SEMICONDUCTOR DEVICE WITH REDUCED LEAKAGE CURRENT AND METHOD FOR MANUFACTURING THE SAME
CN113924655B (zh) 半导体器件及其制造方法
CN113906571B (zh) 半导体器件及其制造方法
WO2024040600A1 (en) Semiconductor device and method for manufacturing the same
CN115663025B (zh) 氮化物基半导体器件及其制造方法
CN115832041B (zh) 半导体器件及其制造方法
WO2024040513A1 (en) Semiconductor device and method for manufacturing the same
WO2023240491A1 (en) Nitride-based semiconductor device and method for manufacturing the same
WO2024087005A1 (en) Nitride-based semiconductor device and method for manufacturing the same
WO2024092720A1 (en) Semiconductor device and method for manufacturing the same
CN116613207A (zh) 氮化物半导体器件及其制造方法
CN118043972A (zh) 氮化物基半导体装置及其制造方法
CN115812253A (zh) 氮化物基半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant