TW201838178A - 半導體元件 - Google Patents

Abstract

一半導體元件包含一通道層；一阻障層；一二維電子氣位於通道層及阻障層之間；一第一介電層位於阻障層之上；一第二介電層位於第一介電層之上；一閘極位於第二介電層上；一第三介電層環繞閘極之一側壁並覆蓋閘極；以及一第四介電層位於第三介電層之上，其中第二介電層及第三介電層包含相同之材料。

Description

半導體元件

本發明係關於一種半導體元件，且特別係關於一種包含氮化物半導體之半導體元件。

近幾年來，由於高頻及高功率產品的需求與日俱增，以氮化鎵為材料的半導體功率元件，如氮化鋁鎵-氮化鎵(AlGaN/GaN)，因具高速電子遷移率、可達到非常快速的切換速度、可於高頻、高功率及高溫工作環境下操作的元件特性，故廣泛應用在電源供應器(power supply)、DC/DC整流器(DC/DC converter)、DC/AC換流器(AC/DC inverter)以及工業運用，其領域包含電子產品、不斷電系統、汽車、馬達、風力發電等。

一半導體元件包含一通道層；一阻障層；一二維電子氣位於通道層及阻障層之間；一第一介電層位於阻障層之上；一第二介電層位於第一介電層之上；一閘極位於第二介電層上；一第三介電層環繞閘極之一側壁並覆蓋閘極；以及一第四介電層位於第三介電層之上，其中第二介電層及第三介電層包含相同之材料或相同之介電常數，其中介電常數係大於7。

一種製造一半導體元件的方法包含提供一通道層；提供一阻障層；形成一二維電子氣於通道層及阻障層之間；形成一第一介電層於阻障層之上；形成一第二介電層於第一介電層之上；形成一閘極於第二介電層上；形成一第三介電層以環繞閘極之一側壁並覆蓋閘極；以及形成一第四介電層於第三介電層之上，其中第二介電層及第三介電層包含相同之材料。

為了使本發明之敘述更加詳盡與完備，請參照下列實施例之描述並配合相關圖示。惟，以下所示之實施例係用於例示本發明之半導體元件，並非將本發明限定於以下之實施例。又，本說明書記載於實施例中的構成零件之尺寸、材質、形狀、相對配置等在沒有限定之記載下，本發明之範圍並非限定於此，而僅是單純之說明而已。且各圖示所示構件之大小或位置關係等，會由於為了明確說明有加以誇大之情形。更且，於以下之描述中，為了適切省略詳細說明，對於同一或同性質之構件用同一名稱、符號顯示。

本發明之實施例係提供一種可提升元件耐壓，並且可減少漏電流之 半導體元件。

第1圖係本發明一實施例中所揭示之一半導體元件1的上視圖。第2圖係第1圖沿剖線AA’的橫截面側視圖。第3圖係第1圖沿剖線BB’的橫截面側視圖。半導體元件1包含異質接面場效電晶體(Heterojunction Field Effect Transistor)、或高電子遷移率電晶體(High Electron Mobility Transistor)。

半導體元件1包含依序形成於一基板10上之一緩衝結構(圖未示)、一高電阻層(圖未示)、一通道層111、一阻障層112、一第一介電層12、一第二介電層13、一第三介電層14、一第四介電層15。半導體元件1更包含一源極17及一汲極18位於阻障層112上，一源極墊170及一汲極墊180位於基板10上以與源極17及汲極18電連接，以及一閘極16位於第二介電層13上，其中第三介電層14環繞閘極16之多個側壁，並覆蓋於閘極16之上表面上。於本發明之一實施例中，第二介電層13及第三介電層14包含介電常數大於7之高介電常數材料，例如Al₂ O₃ 、Ta₂ O₅ 、TiO₂ 、HfO₂ 、ZrO₂ 、La₂ O₃ 、Pr₂ O₃ 。第二介電層13及第三介電層14包含相同之材料或是不同之材料。當第二介電層13及第三介電層14包含不同之材料時，第二介電層13及第三介電層14可選自包含相同介電常數之材料，例如HfO₂ 和ZrO₂ 。於本發明之一實施例中所指之介電常數係為絕對介電常數（absolute dielectric constant）ε₀ ，定義為1/μ₀ c² ，其中μ₀ 為真空磁導率，c為光在真空中的速度。

於本發明之一實施例中，基板10可為絕緣基板，例如藍寶石(Al₂ O₃ )。於發明之另一實施例中，基板10可為導電基板，例如矽(Si)、碳化矽(SiC)、磷化鎵(GaP)、磷化銦(InP)或砷化鎵(GaAs)。基板10係做為磊晶層生長之基板，並不限定於上述所列舉者。

緩衝結構(圖未示)於本發明之一實施例中係緩和形成於緩衝結構上之氮化物半導體層與基板10之晶格常數不同而產生之應力，並用於控制形成於緩衝結構上之氮化物半導體層的結晶性。緩衝結構之材料包含Al_x Ga_1-x N(0≦x≦1)。於本發明之一實施例中，緩衝結構係為低溫形成之多晶(poly-crystalline)材料或是非晶(amorphous)材料，具有高電阻值。於本發明之一實施例中，緩衝結構包含AlN。於本發明之另一實施例中，緩衝結構為非必需之結構，亦可省略。

高電阻層(圖未示)具有提高半導體元件1的耐壓之功能，提高汲極18及基板10之間的耐壓。高電阻層包含具有高能隙之氮化物半導體層或是摻雜有碳(C)之氮化物半導體層，例如In_x Al_y Ga_(1-x-y) N(0≦x＜1，0≦y＜1，0≦x+y＜1)。於本發明之一實施例中，高電阻層包含摻雜有碳之GaN。高電阻層之碳濃度設定為1x10¹⁷ cm^-3 以上。於本發明之另一實施例中，高電阻層為非必需之結構，亦可省略。

通道層111係半導體元件1的電流路徑之一。通道層111包含In_x Al_y Ga_(1-x-y) N(0≦x＜1，0≦y＜1，0≦x+y＜1)。通道層111較佳地包含高結晶性之氮化物半導體層。於本發明之一實施例中，通道層111包含GaN。

阻障層112與通道層111構成一異質接面。相較於通道層111，阻障層112包含能隙較大之氮化物半導體層。阻障層112包含In_x Al_y Ga_(1-x-y) N(0≦x＜1，0≦y＜1，0≦x+y＜1)。於本發明之一實施例中，阻障層112包含未摻雜之AlGaN。所述之未摻雜係指未刻意地摻雜雜質。

通道層111及阻障層112之間為一異質接面，由於阻障層112之晶格常數小於通道層111之晶格常數，因此阻障層112產生一壓電效應，從而在通道層111及阻障層112之接面附近產生一二維電子氣(2DEG，two-dimensional electron gas)，此二維電子氣成為源極17及汲極18間的電傳導通道。

源極17及汲極18相互隔開地位於阻障層112上，源極17與阻障層112形成歐姆接觸，汲極18與阻障層112形成歐姆接觸。源極17及汲極18之材料包含金屬，金屬和阻障層112之間具有一接觸電阻小於10^-5 Ω-cm² ，金屬可以例如為鈦(Ti)、鋁(Al)或上述材料之疊層，其中鈦(Ti)為靠近阻障層112之一層，鋁(Al)為遠離阻障層112之一層。

閘極16位於阻障層112之上，且位於源極17及汲極18之間。由於閘極16與汲極18之間的主動區之間存在ㄧ個壓降，因此半導體元件1的耐壓條件主要是取決於閘極16與汲極18之間的距離，所以在設計上閘極16與汲極18之間包含一距離大於閘極16與源極17之間的距離。閘極16之材料包含金屬，例如鎳(Ni)、金(Au )或上述材料之疊層，其中鎳(Ni)為靠近阻障層112之一層，金(Au ) 為遠離阻障層112之一層。

如第1圖所示，半導體元件1更包含複數個源極17以與源極墊170相連接，複數個汲極18以與汲極墊180相連接，及複數個閘極16以與閘極墊160相連接。本發明之實施例不限於此，半導體元件亦可僅包含單ㄧ個閘極16、源極17及汲極18。

在源極17及汲極18之間施以ㄧ電壓V_DS ，其中源極17接地，使得被侷限在通道層111及阻障層112之間的二維電子氣能夠在源極17及汲極18之間輸送電流I_DS ，而電流I_DS 的截斷取決於閘極16及源極17之間施加的電壓V_GS 。舉例而言，半導體元件1為常開型的開關元件，閾值電壓V_th 為-7 V。當半導體元件1導通時，例如施加閘極16電壓V_g =0 V，源極17電壓V_s =0 V，汲極18電壓V_D ＞0 V，此時源極17及汲極18之間產生一電流。當半導體元件1截止時，例如對閘極16施以一小於閾值電壓V_th 之負偏電壓，例如V_g =-15 V，源極17電壓V_s =0 V，汲極18電壓V_D ＞ 0 V，此時由於施予閘極16負偏電壓V_g 造成閘極16下方的二維電子氣耗盡，源極17及汲極18之間的電流因此被截斷。

於本發明之一實施例中，半導體元件1為金屬絕緣半導體(MIS，metal insulator semiconductor)型HEMT。在阻障層112與閘極16之間設置第一介電層12及第二介電層13。第一介電層12可保護阻障層112之表面，亦可做為形成源極17及汲極18之罩幕，從而第一介電層12包含具有高蝕刻選擇比的材料，例如氧化矽或氮化矽。第二介電層13係為了減少閘極16的漏電流，從而第二介電層13包含具有介電常數大於7之高介電常數材料，例如Al₂ O₃ 、Ta₂ O₅ 、TiO₂ 、HfO₂ 、ZrO₂ 、La₂ O₃ 、Pr₂ O₃ 。

由於閘極16的側邊在高電壓操作下是電場聚集的位置，因此設置於閘極16側邊及上表面的第三介電層14優選地包含高介電常數材料。於本發明之一實施例中，第二介電層13及第三介電層14包含相同之高介電常數材料。於本發明之另一實施例，當第二介電層13及第三介電層14包含不同之材料時，第二介電層13及第三介電層14可選自包含相同介電常數之材料，例如介電常數大於7之高介電常數材料，例如HfO₂ 和ZrO₂ 。

第四介電層15設置於第三介電層14之上，第四介電層15係做為形成源極延伸部17’及汲極延伸部18’之罩幕，從而第四介電層15包含具有高蝕刻選擇比的材料，例如氧化矽或氮化矽。

為了使閘極16與汲極18之間的電場均勻分布，於第四介電層15之上設置第一閘極場板161及/或第二閘極場板162，第一閘極場板161及第二閘極場板162電性連接於閘極16。第一閘極場板161及第二閘極場板162自閘極16之上方朝向汲極18延伸而出。相較於閘極16，第一閘極場板161及第二閘極場板162各包含一端1611，1621較靠近汲極18之一側。進一步來說，相較於第一閘極場板161之一端1611，第二閘極場板162包含一端1621更靠近汲極18之一側。如第3圖所示，閘極墊160可藉由一延伸部1601以連接至第一閘極場板161及/或第二閘極場板162。

為了使閘極16與源極17之間的電場均勻分布，於源極17之上設置第一源極場板171及/或第二源極場板172，第一源極場板171及第二源極場板172係電連接於源極17。源極墊170可藉由一延伸部(圖未示)以連接至第一源極場板171及/或第二源極場板172。

於汲極18之上設置第一汲極場板181及/或第二汲極場板182，第一汲極場板181及第二汲極場板182係電連接於汲極18。汲極墊180可藉由一延伸部(圖未示)以連接至第一汲極場板181及/或第二汲極場板182。

於本實施例中，閘極墊160、源極墊170及汲極墊180係形成於基板10上以與外部電源形成電連接；閘極墊160、源極墊170及汲極墊180可包含ㄧ延伸部(圖未示)延伸向閘極16、源極17及汲極18做電性連接之用途。於第一閘極場板161、第二閘極場板162、第一源極場板171、第二源極場板172、第一汲極場板181、第二汲極場板182上設置保護層19、20。保護層19、20包含絕緣材料，例如氧化矽或氮化矽。

為了使閘極16與汲極18之間的電場均勻分布，第四介電層15、保護層19之厚度係為一漸增的趨勢。具體而言，保護層19之厚度大於第四介電層15。保護層20係為覆蓋，保護層20之厚度不限。

於本發明之另一實施例中，場板非必需之結構，亦可省略。又，半導體元件1亦可僅具備閘極場板、源極場板或汲極場板中之一。

第4圖~第13圖係本發明一實施例中所揭示之半導體元件1的製造方法。如第4圖所示，首先在一基板10上方以磊晶方式依序成長一緩衝結構(圖未示)、一高電阻層(圖未示)、一通道層111、一阻障層112，靠近通道層111與阻障層112之間的介面處形成一二維電子氣(2DEG)。藉由蝕刻方式移除部分通道層111與阻障層112，形成一主動區及一非主動區，主動區包含通道層111以及阻障層112，非主動區包含一台面以露出緩衝結構或基板10之一表面。接下來，再以有機金屬化學氣相沉積 (Metal-organic Chemical Vapor Deposition，CVD) 或物理氣相沉積 (Physical vapor deposition，PVD) 之方式，形成一第一介電層12位於阻障層112之上。

於本實施例中，基板10可為導電基板或者絕緣基板，當基板10為導電基板時，基板10的材料可以是矽(Si)、碳化矽(SiC)、氮化鎵(GaN)；當基板10為絕緣基板時，基板10的材料可以是藍寶石(sapphire)。在本實施例中，基板10例如為矽基板，厚度約為600~1200 um，當後續形成本實施例所述之半導體元件1時，須利用拋光研磨法或化學機械研磨法(Chemical Mechanical Polishing/Planarization, CMP)將厚度600µm~1200 µm之基板磨薄成為10 µm~300 µm之基板，以符合後段製程之封裝尺寸，並提升封裝元件之散熱性能，或藉由完全或部分移除基板，以減少元件的漏電路徑，達到降低漏電的效果。

緩衝結構係以磊晶方式成長於基板10上方，磊晶方式包含金屬有機化學氣相磊晶法(metal-organic chemical vapor deposition, MOCVD)或分子束磊晶法(molecular-beam epitaxy, MBE)或氫化物氣相磊晶法(hydride vapor phase epitaxy, HVPE)，緩衝結構之厚度約為20 nm~200 nm，其材料包含III-V族半導體材料，例如是氮化鋁(AlN)、氮化鎵(GaN)、或氮化鋁鎵(AlGaN)等材料。

高電阻層以磊晶方式成長於緩衝結構上方，其厚度約為1 um~10 um。高電阻層可以是單層、兩層或多層；當高電阻層為多層時，可包括漸變層(grading layer)或超晶格疊層(super lattice multilayer)或兩層以上不同材料之疊層。單層、兩層或多層高電阻層之材料可包括III-V族半導體材料，例如是氮化鋁(AlN)、氮化鎵(GaN)、或氮化鋁鎵(AlGaN)、氮化銦鋁(AlInN)、氮化銦鋁鎵(AlInGaN)等材料。超晶格疊層可以藉由包含高能隙之材料以形成高電阻層，或是藉由摻雜其他元素，例如碳，以形成高電阻層，其中摻雜濃度可為依成長方向漸變或固定。

通道層111以及阻障層112以磊晶方式依序成長於緩衝結構上方，其材料包括III-V族半導體材料，例如是氮化鋁(AlN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鋁(AlInN)、氮化鋁銦鎵(AlInGaN)等材料。在本實施例中，通道層111具有第一能隙，阻障層112具有第二能隙大於通道層111之第一能隙，意即阻障層112之晶格常數係小於通道層111之晶格常數。通道層111之厚度約為0.15 µm~1 µm，其材料包含In_x Al_y Ga_(1-x-y) N(0≦x＜1，0≦y＜1，0≦x+y＜1)，例如是氮化鎵(GaN)、氮化銦鎵(InGaN)、或Al含量小於阻障層的氮化鋁鎵(AlGaN)；阻障層112之厚度約為10 nm~30 nm，其材料包含In_x Al_y Ga_(1-x-y) N(0≦x＜1，0≦y＜1，0≦x+y＜1)，例如是氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)或氮化銦鋁鎵(AlInGaN)。通道層111與阻障層112因本身的原子質心造成的自發極化，以及通道層111與阻障層112因異質材料之晶格常數不同，使其磊晶成長時產生張應力造成的壓電極化，藉由自發極化及壓電極化會在通道層111中，且靠近通道層111與阻障層112之間的介面處形成一二維電子氣(2DEG)113。需注意的是，本實施例所述之通道層111及阻障層112皆為未摻雜的半導體材料，但依據實際應用亦可為摻雜的半導體材料，摻雜物質例如是矽，其中矽的來源為矽甲烷反應前驅物，用以增加壓電極化與自發極化的效果，進而提升二維電子氣(2DEG)113的濃度。

如第5圖所示，第一介電層12係做為形成下述之源極17及汲極18之罩幕，從而第一介電層12包含具有高蝕刻選擇比的材料，例如氧化矽或氧化氮。藉由濕蝕刻或乾蝕刻之方式，移除部份第一介電層12，形成一第一開口121及一第二開口122以分別露出阻障層112之表面。於本發明之一實施例中，第一介電層12包含一厚度大於1000 nm。

如第6圖所示，以化學氣相沉積 (Chemical Vapor Deposition，CVD) 或物理氣相沉積之方式，於第一開口121及第二開口121分別形成源極17及汲極18。源極17及汲極18相互隔開地位於阻障層112上，源極17與阻障層112形成歐姆接觸，汲極18與阻障層112形成歐姆接觸。源極17及汲極18之材料包含金屬，例如鈦(Ti)、鋁(Al)或上述材料之疊層，其中鈦(Ti)為靠近阻障層112之一層，鋁(Al)為遠離阻障層112之一層。

如第7圖所示，以原子氣相沉積(ALD)之方式，於源極17、汲極18及第一介電層12之上覆蓋第二介電層13。第二介電層13包含相同之高介電常數材料，例如Al₂ O₃ 、Ta₂ O₅ 、TiO₂ 、HfO₂ 、ZrO₂ 、La₂ O₃ 、Pr₂ O₃ 。於本發明之一實施例中，第二介電層13包含一厚度小於200 nm，較佳小於100 nm，更佳小於50 nm。於第二介電層13之上形成閘極16，閘極16之一投影位置係位於源極17及汲極18之間，相較於汲極18，閘極16之投影位置較靠近源極17。閘極16之材料包含金屬，例如鎳(Ni)、金(Au )或上述材料之疊層，其中鎳(Ni)為靠近阻障層112之一層，金(Au ) 為遠離阻障層112之一層。

如第8圖所示，以原子氣相沉積(ALD)之方式，於閘極16之上形成第三介電層14。於本發明之一實施例中，第三介電層14包含一厚度小於200 nm，較佳小於100 nm，更佳小於50 nm。於本發明之一實施例中，第二介電層13及第三介電層14包含介電常數大於7之高介電常數材料，例如Al₂ O₃ 、Ta₂ O₅ 、TiO₂ 、HfO₂ 、ZrO₂ 、La₂ O₃ 、Pr₂ O₃ 。第二介電層13及第三介電層14包含相同之材料或是不同之材料。當第二介電層13及第三介電層14包含不同之材料時，第二介電層13及第三介電層14可選自包含相同或近似的介電常數之材料，例如HfO₂ 和ZrO₂ 。

以化學氣相沉積或物理氣相沉積之方式，於第三介電層14之上形成第四介電層15，其中第四介電層15係做為蝕刻之罩幕，從而第四介電層15包含具有高蝕刻選擇比的材料，例如氧化矽或氧化氮。藉由濕蝕刻或乾蝕刻之方式，移除部份第二介電層13、第三介電層14及第四介電層15，形成一第三開口151及一第四開口152以分別露出源極17及汲極18之表面。於本發明之一實施例中，第四介電層15包含一厚度大於1000 nm。

如第9圖所示，於第三開口151及第四開口152分別形成源極延伸部17’及汲極延伸部18’。 源極延伸部17’與源極17包含不同之金屬材料，汲極延伸部18’ 與汲極18包含不同之金屬材料。

如第10圖所示，以化學氣相沉積或物理氣相沉積之方式，於源極延伸部17’與汲極延伸部18’之上分別形成第一源極場板171及第一汲極場板181，以及於閘極16之投影上方形成第一閘極場板161。第一閘極場板161、第一源極場板171及第一汲極場板181之材料包含金屬，例如鈦(Ti)、金(Au )或上述材料之疊層，其中鈦(Ti)為靠近阻障層112之一層，金(Au )為遠離阻障層112之一層。於本發明之一實施例中，相較於閘極16之一側16s，第一閘極場板161包含一端1611較靠近汲極18之一側。

如第11圖所示，以化學氣相沉積或物理氣相沉積之方式，於第一閘極場板161、第一源極場板171及第一汲極場板181上形成保護層19。又，保護層19包含開口191、192以露出第一源極場板171及第一汲極場板181。保護層19包含絕緣材料，例如氧化矽或氮化矽。

如第12圖所示，以化學氣相沉積或物理氣相沉積之方式，於第一源極場板171與第一汲極場板181之上分別形成第二源極場板172及第二汲極場板182，藉由開口191、192互相連接；以及於第一閘極場板161之投影上方形成第二閘極場板162。第二閘極場板162、第二源極場板172及第二汲極場板182之材料包含金屬，例如鈦(Ti)、金(Au )或上述材料之疊層，其中鈦(Ti)為靠近阻障層112之一層，金(Au )為遠離阻障層112之一層。

如第13圖所示，以化學氣相沉積或物理氣相沉積之方式，於第二閘極場板162、第二源極場板172及第二汲極場板182上形成保護層20。又，如第1圖及第3圖所示，保護層20於非主動區包含開口以露出源極墊170、汲極墊180及閘極墊160。保護層20包含絕緣材料，例如氧化矽或氧化氮。

本發明所列舉之各實施例僅用以說明本發明，並非用以限制本發明之範圍。任何人對本發明所作之任何顯而易知之修飾或變更皆不脫離本發明之精神與範圍。

1‧‧‧半導體元件

10‧‧‧基板

111‧‧‧通道層

112‧‧‧阻障層

113‧‧‧二維電子氣(2DEG)

12‧‧‧第一介電層

121‧‧‧第一開口

122‧‧‧第二開口

13‧‧‧第二介電層

14‧‧‧第三介電層

15‧‧‧第四介電層

151‧‧‧第三開口

152‧‧‧第四開口

16‧‧‧閘極

160‧‧‧閘極墊

161‧‧‧第一閘極場板

162‧‧‧第二閘極場板

17‧‧‧源極

17’‧‧‧源極延伸部

170‧‧‧源極墊

171‧‧‧第一源極場板

172‧‧‧第二源極場板

18‧‧‧汲極

18’‧‧‧汲極延伸部

180‧‧‧汲極墊

181‧‧‧第一汲極場板

182‧‧‧第二汲極場板

19‧‧‧保護層

191‧‧‧開口

192‧‧‧開口

20‧‧‧保護層

第1圖係本發明一實施例中所揭示之一半導體元件1的上視圖。

第2圖係第1圖沿剖線AA’的橫截面側視圖。

第3圖係為第1圖沿剖線BB’的橫截面側視圖。

第4圖~第13圖係本發明一實施例中所揭示之半導體元件1的製造方法。

Claims (10)

1. 一半導體元件，包含： 一第一半導體層； 一第二半導體層，其中鄰近該第一半導體層及該第二半導體層介面處存在一二維電子氣； 一第一介電層位於該第二半導體層之上； 一第二介電層位於該第一介電層之上； 一閘極位於該第二介電層上； 一第三介電層環繞該閘極之一側壁，並覆蓋於該閘極之上；以及 一第四介電層位於該第三介電層之上，其中該第二介電層及該第三介電層包含相同之材料。
2. 如申請專利範圍第1項所述的半導體元件，其中該第一介電層包含氮化矽。
3. 如申請專利範圍第1項所述的半導體元件，其中該第二介電層及該第三介電層包含氧化鋁。
4. 如申請專利範圍第1項所述的半導體元件，其中該第一半導體層包含氮化鎵，該第二半導體層包含氮化鋁鎵。
5. 如申請專利範圍第1項所述的半導體元件，更包含一源極和一汲極，其中該閘極位於該源極和該汲極之間。
6. 如申請專利範圍第5項所述的半導體元件，其中該閘極、該源極和該汲極包含鎳、金、鈦、或上述材料之合金。
7. 如申請專利範圍第1項所述的半導體元件，其中該第二介電層及該第三介電層各包含一厚度小於200 nm。
8. 如申請專利範圍第5項所述的半導體元件，更包含一第一閘極場板位於該閘極上及一第二閘極場板位於該第一閘極場板上，該第一閘極場板及該第二閘極場板各包含一端往該汲極延伸，其中該第二閘極場板之該端比該第一閘極場板之該端更靠近該汲極。
9. 如申請專利範圍第5項所述的半導體元件，更包含複數個源極和複數個汲極彼此交替排列。
10. 如申請專利範圍第9項所述的半導體元件，更包含一源極墊與該複數個源極相連接，及一汲極墊與該複數個汲極相連接。