TWI662700B - 半導體單元 - Google Patents

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Abstract

一種半導體單元，包含基板；位於基板上方的緩衝層；通道層，具有第一能隙，且位緩衝層上方，包含第一部分及第一凸起部，其中第一凸出部位於第一部分之上，且具有第一頂面和連接第一頂面的第一傾斜側面；阻障層，具有第二能隙大於第一能隙，且位於通道層上方，包含第二部分以及第二凸起部，其中第二部分位於第一部分之上，第二凸起部覆蓋第一凸起部之第一頂面，且具有第二頂面和連接第二頂面的第二傾斜側面，第二傾斜側面平行於第一傾斜側面；第一電極，位於第二凸起部上方；以及第二電極，位於阻障層的第二部分上方，且與第一電極相互分隔。

Description

半導體單元
本發明是關於一種半導體元件，更具體而言，關於一種具有凸起部的半導體元件。
近幾年來，由於高頻高功率產品的需求與日俱增，以氮化鎵為材料的半導體元件，如氮化鋁鎵-氮化鎵(AlGaN/GaN)，因具有高電子遷移率、可於高頻、高功率及高溫工作環境下操作的元件特性，故廣泛應用在電源供應器(power supply)、DC/DC 整流器(DC/DC converter)、DC/AC 變頻器(AC/DC inverter) 、電子產品、不斷電系統、汽車、馬達、風力發電等產品或領域。
本發明提出一種半導體單元，包含基板；位於基板上方的緩衝層；通道層，具有第一能隙，且位緩衝層上方，包含第一部分及第一凸起部，其中第一凸出部位於第一部分之上，且具有第一頂面和連接第一頂面的第一傾斜側面；阻障層，具有第二能隙大於第一能隙，且位於通道層上方，包含第二部分以及第二凸起部，其中第二部分位於第一部分之上，第二凸起部覆蓋第一凸起部，且具有第二頂面和連接第二頂面的第二傾斜側面，第二傾斜側面平行於第一傾斜側面；第一電極，位於第二凸起部上方；以及第二電極，位於阻障層的第二部分上方，且與第一電極相互分隔。
以下實施例將伴隨著圖式說明本發明之概念，在圖式或說明中，相似或相同之部分係使用相同之標號，並且在圖式中，元件之形狀或厚度可擴大或縮小。需特別注意的是，圖中未繪示或描述之元件，可以是熟習此技藝之人士所知之形式。
請參閱第1圖，第1圖為本發明第一實施例之半導體元件S的上視圖。半導體元件S例如為三端點的元件。於本實施例中，半導體元件S包含源極墊S70、汲極墊S80、閘極墊S90和至少一個半導體單元1。半導體單元1例如是場效電晶體，具體來說可以是高電子遷移率電晶體(HEMT)。於第一實施例中，半導體單元1包括與源極墊S70電連接之源極70、與汲極墊S80電連接之汲極、與閘極墊S90電連接之閘極90，以及半導體疊層(未標示)，疊層的材料、位置與外觀設計可依實際的需求而做調整。此外，半導體元件S所包含的至少一半導體單元1亦可被其他實施例中的半導體單元所取代。
請參閱2A圖至第2B圖所示本發明第二實施例之半導體單元2。於本實施例中，半導體單元2可以用於取代第1圖之半導體單元1以形成半導體元件S。為了清楚說明半導體單元2的細部結構，第2A圖繪示了半導體單元2之局部放大上視示意圖，放大位置如第1A圖之區域E所示，第2B圖繪示了第2A圖沿剖線FF’之剖面示意圖。半導體單元2例如為常關型電晶體，包括基板10、成核層20、緩衝層30、通道層40、阻障層50、隔絕層60、源極70、汲極80、閘極90。其中，成核層20與緩衝層30依序位於基板10的上方；通道層40具有第一能隙，且位於緩衝層30上方，包含第一凸起部401和第一部分403，第一凸起部401位於第一部分403之上；阻障層50位於通道層40上方，具有第二能隙，且第二能隙大於第一能隙，包含第二凸起部501以及第二部分503，其中第二凸起部501位於第一凸起部401之上，而第二部分503位於第一部分403之上並位於第一凸起部401和第二凸起部502之間；隔絕層60位於阻障層50上方；閘極90位於第二凸起部501的上方；源極70以及汲極80位於第二部分503之上方，且與閘極90相互分隔。
在形成本實施例之半導體單元2時，首先先提供基板10。基板10例如為矽基板，厚度約為600~1500um。基板10本身的材料可為矽(Si)、碳化矽(SiC)、氮化鎵(GaN)、或是藍寶石(sapphire)。基板10亦可選擇性的摻雜物質於其中，以形成導電基板或不導電基板，以矽基板(Si)基板而言，其摻雜物可為硼(P)或鎂(Mg)。
接著，將上述的成核層20以磊晶方式成長於基板10的(111)面上，並沿{0001}方向成長。磊晶方式例如為金屬有機物化學氣相磊晶法(metal-organic chemical vapor deposition, MOCVD)或分子束磊晶法(molecular-beam epitaxy, MBE)。其中，成核層20的厚度約為20nm~200nm，藉由成核層20可讓後續形成於其上的緩衝層30與通道層40的磊晶品質較佳。成核層20例如是三五族半導體材料，包括氮化鋁(AlN)、氮化鎵(GaN)、或氮化鋁鎵(AlGaN)等材料。
形成成核層20之後，以磊晶的方式將緩衝層30成長於成核層20的上方，緩衝層30用以讓後續形成於其上的通道層40與阻障層50之磊晶品質較佳，其厚度約為1um~10um。緩衝層30可以是單層或是多層，當緩衝層30為多層時，可包括超晶格疊層(super lattice multilayer)或兩層以上材料各不相同之疊層。單層或多層緩衝層30之材料可包括三五族半導體材料，例如氮化鋁(AlN)、氮化鎵(GaN)、或氮化鋁鎵(AlGaN)等材料，並且可摻雜其他元素，例如碳或是鐵，於其中，摻雜濃度可為依成長方向漸變或固定。此外，當緩衝層30為超晶格疊層時，其可由兩層具不同材料交互堆疊之多層磊晶層所構成，其材料可為三五族半導體材料，例如是由氮化鋁層(AlN)與氮化鎵鋁層(AlGaN)所構成，氮化鋁層與氮化鎵層兩層相加的約為2nm~30nm，整體厚度約為1 um~5um。
於緩衝層30形成之後，以磊晶方式形成通道層40於緩衝層30之上，通道層40包括第一凸起部401和第一部分403。在形成通道層40的時候，先成長一層厚度(50nm~300nm)大致均勻的氮化銦鎵層(Inx Ga(1-x) N)，0≦x＜1，於緩衝層30上，此氮化銦鎵層即通道層40的第一部分403。接著將遮罩，其材料例如為氮化矽(SiNx)(圖未標示)，覆蓋於部分之第一部分403的表面403s上 ，然後以再成長的方式將通道層40的第一凸起部401形成於未被遮罩覆蓋之表面403s上，並於第一凸起部401形成之後移除遮罩。然而本發明不以上述為限，於其他實施例中亦可以先形成一較厚的氮化銦鎵層，然後以蝕刻的方式，蝕刻掉部分之氮化銦鎵層以形成第一凸起部401和第一部分403。於本實施例中，第一凸起部401具有第一傾斜側面401a、第三傾斜側面401b、第一頂面401c，其中第一傾斜側面401a和第三傾斜側面401b分別與第一頂面401c連接，並且第一凸起部401之第一頂面401c的高度會比第一部分403之表面403s的高度來得高。此外，第一傾斜側面401a以及第三傾斜側面401b為一晶面，於本實施例中，第一傾斜側面401a以及第三傾斜側面401b的晶面方向可同為{ 101 }，其與表面403s的夾角θ為61.9°，於其他實施例中，第一傾斜側面401a以及第三傾斜側面401b的晶面方向可同為{112}，其與表面403s的夾角為58.9°。然而本發明不以上述角度或晶面方向為限，於其他實施例中，亦可對應不同之角度或晶面方向。
於形成通道層40之後，同樣以磊晶的方式形成阻障層50於通道層40之上。阻障層50包括位於第一凸起部401之上的第二凸起部501，以及位於第一部分403之上的第二部分503。於本實施例中，由於阻障層50在沒有其他的遮罩的情況下，成長於通道層40之上，因此阻障層50會形成在第一凸起部之第一傾斜側面401a、第三傾斜側面401b、第一頂面401c上以及表面403s上。其中，第二部分503會形成在表面403s以及部分之第一傾斜側面401a和第三傾斜側面401b上，而第二凸起部501則形成在第一頂面401c和另一部分之第一傾斜側面401a和第三傾斜側面401b上。第二凸起部501的位置大致上高於第二部分503，而且大致上會覆蓋第一凸起部401的第一頂面401c，並且第二凸起部501對位於第一凸起部401。第二凸起部501具有第二傾斜側面501a、第四傾斜側面501b、第二頂面501c，其中第二傾斜側面501a和第四傾斜側面501b分別與第二頂面501c連接，並且分別平行於第一傾斜側面401a和第三傾斜側面401b。此外，第二傾斜側面501a以及第四傾斜側面501b為一晶面，於本實施例中，第二傾斜側面501a以及第四傾斜側面501b的晶面方向可同為{101}，其與表面503s的夾角θ為61.9°，於其他實施例中，第二傾斜側面501a以及第四傾斜側面501b的晶面方向可同為{112}，其與表面503s的夾角為58.9°。然而本發明不以上述為限，於其他實施例中，第一傾斜側面401a、第二傾斜側面501a、第三傾斜側面401b、 第四傾斜側面501b可同為一晶面，四者的晶面方向相同，其晶面方向可同為{101}或者同為{112}。此外，本發明不以上述夾角為限，不同之實施例其傾斜側面與表面之夾角可不同於61.9°或58.9°。
於本實施例中，阻障層50的厚度範圍約在20nm 至50 nm，並具有第二能隙，第二能隙較通道層40的第一能隙高，阻障層50之晶格常數比通道層40小。阻障層50之材料為氮化鋁鎵(Alx Ga(1-x) N)，x介於0.1至0.3之間，通道層40及阻障層50可為本質半導體；於其他實施例中，阻障層之材料可為氮化鋁銦鎵(Aly Inz Ga(1-z) N)，0＜y＜1，0≦z＜1。。由於阻障層50具有自發性極化的特性(spontaneous polarization)，並且通道層40及阻障層50晶格常數不匹配而形成壓電極化(piezoelectric polarization)的緣故，在通道層40及阻障層50間的接面處會形成二維電子氣(以虛線表示於圖中)。由於本實施例半導體單元2為常關型電晶體的設計，故如第2A圖至第2B圖所示，在未施加電壓的狀況下，半導體單元2之二維電子氣並非連續形成於通道層40及阻障層50間的接面處。詳細而言，二維電子氣(以虛線繪示)形成於通道層40之中，其位置靠近第一頂面401c以及第一部分403與第二部分503的接面處，但不形成於第一傾斜側面401a以及第三傾斜側面401b處。為了使二維電子氣不連續的生成，於本實施例中藉由控制第一傾斜側面401a以及第二傾斜側面501a的傾斜方向，以及/或者控制第三傾斜側面401b和第四傾斜側面501b的傾斜方向，使得第一傾斜側面401a和第二傾斜側面501a，以及/或者第三傾斜側面401b和第四傾斜側面501b不平行於表面403s，藉此降低通道層40與阻障層50在第一傾斜側面401a以及/或者第三傾斜側面401b的壓電極化效應，進而使此處沒有二維電子氣之形成。
於形成阻障層50之後，可以利用磊晶成長或是濺鍍的方式將隔絕層60成長於阻障層50上方，舉例來說可以用金屬有機物化學氣相磊晶法(metal-organic chemical vapor deposition, MOCVD)或分子束磊晶法(molecular-beam epitaxy, MBE)等方式磊晶成長的隔絕層60。於本實施例中，隔絕層60大致覆蓋阻障層50之表面，其作用為改善表面漏電流，以及保護阻障層50之表面。隔絕層60可以是絕緣材料或高阻值材料，包含氮化物絕緣材料，如氮化矽(SiNx)，氧化物絕緣材料，如二氧化矽(SiO2 )，或是p型的三五族半導體，如p型氮化鎵層(p-GaN)。然而本發明不以上述為限，也可以其他具有相同特性之材料取代之，另外隔絕層之位置也不限於本發明之揭露內容。請參閱第2C圖，於第2C圖中，大部分的隔絕層60'覆蓋於第二凸起部501的第二頂面501c以及第二傾斜側面501a和第四傾斜側面501b，其材料例如為具有高阻值之p型氮化鎵(p-GaN)，其能隙小於阻障層50之第二能隙，可以達成上述改善表面漏電流，以及保護阻障層50之表面的功效。
在形成隔絕層60之後，於阻障層50上方分別形成源極70、汲極80與閘極90以作為與外部電性連接的端點。其中源極70、汲極80分別置於阻障層50的第二部分503之表面503s上方，而閘極90則位於阻障層50的第二凸起部501以及隔絕層60的上方，並且位於源極70與汲極80之間，且源極70、汲極80和閘極90相互分隔。在本實施例中，可以藉由選擇適當的源極與汲極的材料，以及/或者藉由製程(如，熱退火)以使汲極80與源極70和阻障層50之間形成歐姆接觸。類似地，也可藉由選擇適當的閘極的材料，使得閘極90與阻障層50形成蕭特基接觸。源極70、汲極80的材料可以選自鈦(Ti)、鋁(Al)，閘極90的材料可以選自鎳(Ni)、金(Au)、鎢(W)、氮化鈦(TiN)。
在形成上述的源極70、汲極80與閘極90之後，還可以進一步形成第二隔絕層(未繪示)以覆蓋阻障層50、隔絕層60、源極70、汲極80與閘極90之表面，以防止半導體元件S的電性受到影響，例如因為水氣進入而造成的劣化。而在本實施例中，第二隔絕層於本實施例中，還可進一步蝕刻第二隔絕層，使得源極70、汲極80與閘極90有一部份表面未被第二隔絕層所覆蓋之暴露區，藉由暴露區與外界電性連接。本實施例中之第二隔絕層的材料與作用和隔絕層60、60’類似，詳請參考先前的說明。
當製作完本實施例之半導體單元2後，可透過施加一大於開啟電壓之正電壓於閘極處，藉此來導通半導體單元2，其開啟電壓與阻障層50和隔絕層60/60’之材料與厚度有關。舉例來說，當阻障層50之厚度為25nm，而材料組成為Al0.2 Ga0.8 N時，其開啟電壓約在1V左右。
於本申請中，半導體元件S除了可為第1圖中的三端點的元件，亦可為兩端點的元件，如蕭特基二極體元件。當半導體元件為兩端點元件時，則包含陽極墊、陰極墊以及多個分別與陽極墊和陰極墊電連接的兩端點半導體單元。請參閱第3A圖和第3B圖，第3A圖為本發明第三實施例之半導體單元3的局部放大上視示意圖。第3B圖為第3A圖沿剖線GG’之剖面示意圖。於本實施例中，半導體單元3為兩端點元件，如蕭特基二極體，包括基板10’、成核層20’、緩衝層30’、通道層40’、阻障層50’、陽極A和陰極C。
製作半導體單元3的方式與先前製作半導體單元2的方式類似，首先提供基板10’，接著以磊晶成長的方式依序於基板10’上形成成核層20’、緩衝層30’、通道層40’、阻障層50’， 然後形成陽極A與陰極C於阻障層50’上。其中，基板10’、成核層20’、緩衝層30’的材料、厚度範圍以及功用請參閱第二實施例之相關描述。
在形成通道層40’時，先形成一層厚度(50nm~300nm)大致均勻的氮化銦鎵層(Inx Ga(1-x) N)，0≦x＜1，於緩衝層30上，此為通道層40的第一部分403’，接著將遮罩(例如為SiNx)覆蓋部分之第一部分403’的表面403s’上 ，然後以再成長的方式將通道層40’的第一凸起部401’形成於第一部分403’的表面403s’之上。於其他實施例中，亦可先形成一層較厚的通道層，然後利用蝕刻的方式移除部分之通道層以形成第一凸起部和第一部分。於本實施例中，第一凸起部401’具有第一傾斜側面401a’和第一頂面401c’，其中第一傾斜側面401a’和第一頂面401c’連接。此外，第一傾斜側面401a’可以為一晶面，於本實施例中，第一傾斜側面401a’的晶面方向可為{101}，其與表面403s’的夾角θ為61.9°，於其他實施例中，第一傾斜側面401a’的晶面方向可為{112}，其與表面403s’的夾角為58.9°。
於形成通道層40’之後，同樣以磊晶的方式形成阻障層50’於通道層40’之上。阻障層50’包括位於第一凸起部401’上的第二凸起部501’，以及位於第一部分403’之表面403s’上的第二部分503’。第二凸起部501’大致包覆第一凸起部401’，且第二凸起部501’具有第二傾斜側面501a’和與第二傾斜側面501a’連接的第二頂面501c’。此外，第二傾斜側面501a’為一晶面，於本實施例中，第二傾斜側面501a’的晶面方向可為{101}，其與表面503s’的夾角θ為61.9°，或者第二傾斜側面501a’的晶面方向可為{112}，其與表面503s’的夾角為58.9°，然而本發明不以上述夾角為限，於其他實施例中亦可為不同之角度。阻障層50’的厚度範圍約在20nm~50nm，並具有一第二能隙，第二能隙較第一能隙高，阻障層50’之晶格常數比通道層40’小。於本實施例中，阻障層50’為氮化鋁鎵(Alx Ga(1-x) N)，x介於0.1至0.3之間，且通道層40’及阻障層50’可為本質半導體；於其他實施例中，阻障層可為氮化鋁銦鎵(Aly Inz Ga(1-z) N)，0＜y＜1，0≦z＜1。此外，由於阻障層50’具有自發性極化特性(spontaneous polarization)，以及通道層40’及阻障層50’ 因其不同晶格常數而形成壓電極化(piezoelectric polarization)的緣故，在通道層40’及阻障層50’間的接面處會形成二維電子氣(以虛線表示於圖中)。
於本實施例中，為了使半導體單元3在未施加電壓的條件下不導通，二維電子氣並非連續形成於通道層40及阻障層50間的接面處。詳細而言，二維電子氣(以虛線繪示)形成於通道層40之中，其位置靠近第一頂面401c’以及第一部分403’與第二部分503’的接面處，但不形成於第一傾斜側面401a’處。為了達到不連續生成二維電子氣之目的，於本實施例中藉由控制第一傾斜側面401a’以及第二傾斜側面501a’的傾斜方向，使得第一傾斜側面401a’以及第二傾斜側面501a’不平行於表面403s’，藉此降低通道層40’與阻障層50’在第一傾斜側面401a’的壓電極化效應，進而使此處沒有二維電子氣之形成。
在形成阻障層50’之後，形成陽極A與陰極C於阻障層50’上，其中陽極A會形成於阻障層50’之第二凸起部501’上，而陰極C則形成於阻障層50’的第二部分503’之表面503s’上。在形成陽極A時會選擇適當的高功函數金屬材料與阻障層50’形成蕭基特接觸，而在形成陰極C時會選擇適當的材料以及/或者經過熱退火等製程步驟使得阻障層50’和陰極C之間形成歐姆接觸，然而本發明不以上述為限。
在形成上述的陽極A和陰極C之後，還可以進一步形成第二隔絕層(未繪示)以覆蓋阻障層50’、 陽極A、陰極C之表面，以防止半導體單元3因水氣而劣化，造成電性上的影響。而在本實施例中，第二隔絕層的材料請參考先前之敘述，在此不再贅述。與第二實施例類似，於本實施例中還可進一步蝕刻第二隔絕層，以露出部分陽極A和陰極C與外界電性連接。於本實施例中，當對半導體單元3之陽極A施加大於開啟電壓之正電壓時，可以使得半導體單元3導通，此外還可藉由控制阻障層50’之材料與厚度來調整開啟電壓。
上述實施例僅為例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟於此項技藝之人士在不違背本發明之技術原理及精神的情況下，對上述實施例所進行之修改及變化，皆可能或理應被涵蓋在本發明內。
A‧‧‧陽極
C‧‧‧陰極
E‧‧‧區域
FF’、GG’‧‧‧剖線
S‧‧‧半導體元件
S70‧‧‧源極墊
S80‧‧‧汲極墊
S90‧‧‧閘極墊
1、2、3‧‧‧半導體單元
10、10’‧‧‧基板
20、20’‧‧‧成核層
30、30’‧‧‧緩衝層
40、40’‧‧‧通道層
50、50’‧‧‧阻障層
60、60’‧‧‧隔絕層
70‧‧‧源極
80‧‧‧汲極
90‧‧‧閘極
401、401’‧‧‧第一凸起部
403、403’‧‧‧第一部分
501、501’‧‧‧第二凸起部
503、503’‧‧‧第二部分
401a、401a’‧‧‧第一傾斜側面
401b‧‧‧第三傾斜側面
401c、401c’‧‧‧第一頂面
501a、501a’‧‧‧第二傾斜側面
501b‧‧‧第四傾斜側面
501c、501c’‧‧‧第二頂面
403s、403s’、503s、503s’‧‧‧表面
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下
第1圖為本發明第一實施例之半導體元件的上視圖。
第2A圖為本發明第二實施例之半導體單元的局部放大上視示意圖。
第2B圖為第2A圖沿剖線FF’之剖面示意圖。
第2C圖為第2A圖沿剖線FF’之另一剖面示意圖。
第3A圖為本發明第三實施例之半導體單元的局部放大上視示意圖。
第3B圖為第3A圖沿剖線GG’之剖面示意圖。

Claims (10)

  1. 一種半導體單元，包含：一基板；一緩衝層位於該基板上方；一通道層，具有一第一能隙，且位於該緩衝層上方，包含一第一部分及一第一凸起部，其中該第一凸起部位於該第一部分之上，且具有一第一頂面和一第一傾斜側面連接該第一頂面；一阻障層，具有一第二能隙大於該第一能隙，且位於該通道層上方，包含一第二部分及一第二凸起部，其中該第二部分位於該第一部分之上，該第二凸起部覆蓋該第一凸起部之第一頂面，且具有一第二頂面和一第二傾斜側面連接該第二頂面，該第二傾斜側面平行於該第一傾斜側面；一第一電極，位於該第二凸起部上方；以及一第二電極，位於該阻障層的該第二部分上方，且與該第一電極相互分隔；其中，該第一凸起部更包括一第三傾斜側面，該第二凸起部更包括一第四傾斜側面，該第三傾斜側面平行於該第四傾斜側面。
  2. 如申請專利範圍第1項所述之半導體單元，其中於該通道層中，靠近該第一頂面，以及靠近該第一部分與該第二部分的一接面包含一二維電子氣。
  3. 如申請專利範圍第1項所述之半導體單元，其中該通道層的材料為GaN，該阻障層的材料為AlxGa1-xN，其中0.2<x<0.3。
  4. 如申請專利範圍第3項所述之半導體單元，其中該第一傾斜側面與該第二傾斜側面的最短距離，小於或等於該第一頂面與該第二頂面的最短距離。
  5. 如申請專利範圍第1項所述之半導體單元，其中該第一傾斜側面為一晶面，該晶面方向為{1101}或{1122}，或該第一傾斜側面與該第一部分之一表面的內側夾角為61.9°或58.9°。
  6. 如申請專利範圍第1項所述之半導體單元，其中該第三傾斜側面與該第四傾斜側面的距離小於或等於該第一頂面與該第二頂面的距離。
  7. 如申請專利範圍第5項所述之半導體單元，其中該第三傾斜側面為一晶面，該第三傾斜側面之該晶面方向與該第一傾斜側面之該晶面方向相同。
  8. 如申請專利範圍第1項所述之半導體單元，更包括一第三電極，其中該第一電極為一閘極，該第二電極為一源極，該第三電極為一汲極，該第一電極位於該第二電極和該第三電極之間。
  9. 如申請專利範圍第8項所述之半導體單元，更包括一p型半導體層位於該第三電極與該第二凸起部之間，其中該p型半導體層的能隙小於該阻障層。
  10. 如申請專利範圍第1項所述之半導體單元，其中該第一電極為一陽極，該第二電極為一陰極。
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