JP2007059595A - 窒化物半導体素子 - Google Patents

窒化物半導体素子 Download PDF

Info

Publication number
JP2007059595A
JP2007059595A JP2005242637A JP2005242637A JP2007059595A JP 2007059595 A JP2007059595 A JP 2007059595A JP 2005242637 A JP2005242637 A JP 2005242637A JP 2005242637 A JP2005242637 A JP 2005242637A JP 2007059595 A JP2007059595 A JP 2007059595A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
substrate
layer
gan
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005242637A
Other languages
English (en)
Inventor
Wataru Saito
渉 齋藤
Masaaki Onomura
正明 小野村
Akira Tanaka
明 田中
Koichi Tachibana
浩一 橘
Masahiko Kuraguchi
雅彦 蔵口
Takao Noda
隆夫 野田
Tomohiro Nitta
智洋 新田
Hiroshi Yoshioka
啓 吉岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005242637A priority Critical patent/JP2007059595A/ja
Priority to US11/507,493 priority patent/US7498618B2/en
Priority to CNA2006101151004A priority patent/CN1921148A/zh
Publication of JP2007059595A publication Critical patent/JP2007059595A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 導電性基板の上に形成され高耐圧特性を有する窒化物半導体素子本を提供する。
【解決手段】 導電性基板部と、高抵抗部と、を有する基体と、前記基体の上に設けられた窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、前記第２の半導体層の上において前記導電部の上に設けられた第１の主電極と、前記第２の半導体層の上において前記高抵抗部の上に設けられた第２の主電極と、前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、を備えたことを特徴とする窒化物半導体素子が提供される。
【選択図】 図１

Description

本発明は、窒化物半導体素子に関し、特に、ヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗（ＲＯＮ）などの特性が求められる。そして、この耐圧とオン抵抗（ＲＯＮ）の間には、素子材料で決まるトレードオフ関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（以下、Ｓｉ）の限界近くまで、低オン抵抗（ＲＯＮ）化が実現されるようになってきた。オン抵抗（ＲＯＮ）をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム（以下、ＧａＮ）や窒化アルミニウムガリウム（以下、ＡｌＧａＮ）などの窒化物半導体や炭化珪素（以下、ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗（ＲＯＮ）を下げることが可能となる。
一方、ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子として、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistor）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ヘテロ界面の歪によるピエゾ分極によって発生する高電子濃度により、低オン抵抗の実現が可能である。
このような窒化物半導体素子の基板としては、サファイヤ（Ａｌ２Ｏ３）やＳｉＣ等を用いることができる。しかし、サファイア基板は熱抵抗が大きいため放熱性が悪い。また、ＳｉＣ基板は、放熱性に優れるものの、製造コストが高く、大口径の基板を作製することが技術的に困難である。これらの事情を勘案すると、放熱性が比較的に優れ、安価で、大口径のウェーハが得られるシリコン（Ｓｉ）基板を用いることが総合的に望ましい。
ところが、ＳｉとＡｌＧａＮ／ＧａＮヘテロ構造とでは、格子定数が大きく異なる。このため、歪によるクラックが発生しやすく、クラックを発生させず結晶成長させられるＧａＮ層は１〜２マイクロメータ程度の厚みにとどまる。ＧａＮ−ＨＦＥＴの耐圧はＧａＮ層の厚さによって上限が決まる。通常、導電性基板上にＧａＮ−ＨＦＥＴ素子を形成すると、ドレイン電極と基板間に電圧が印加されるため、素子耐圧はＧａＮ層の膜厚に強く依存する。ＧａＮの臨界電界は、３．３ＭＶ／ｃｍ程度であることから、ＧａＮ層の膜厚が１マイクロメータの場合、素子耐圧は最大で３３０ボルトとなる。例えば、６００ボルト以上の耐圧を得るためには、２マイクロメータ以上の膜厚が必要となる。
一方、クラック等を含まない高品質なＧａＮ膜を得るための技術は、従来より提案されている。
例えば、特許文献１には動作時に電界が集中する領域のＧａＮ結晶を選択横方向成長によって形成することで、高品質なＧａＮ膜を得る技術が記載されている。
また、非特許文献１にはシリコン基板上に矩形の突起部分を設けることで、この上にクラック発生を伴わないＧａＮ膜を成長させる技術が記載されている。
しかし、これらの技術を用いた場合でも、特にパワー半導体素子などの用途に用いる数マイクロメータ以上の膜厚を有し、欠陥やクラックが発生していない高品質のＧａＮ膜を得ることは極めて難しい。
このように、Ｓｉ基板上に形成するＧａＮ−ＨＦＥＴにおいて６００Ｖ以上の高耐圧素子を実現するためには、数マイクロメータ以上のクラックを伴わない良好なＧａＮ膜形成技術の開発が急務となってくる。また、このことはパワー半導体素子だけでなく、高周波ＧａＮ素子においても重要である。Ｓｉなどの導電性基板を用いた場合には電極と基板間容量が寄生容量となり動作スピードを劣化させるため、ＧａＮ層を厚く形成する必要があるからである。
特開２００１−２３０４１０号公報 IEEE ELECTRON DEVICE LETTTERS, VOL.26,NO.3,MARCH 2005 "AlGaN-GaN HEMTs on Patterned Silicon(111) Substrate"
本発明は、導電性基板の上に形成され高耐圧特性を有する窒化物半導体素子を提供する。
本発明の一態様によれば、
導電性基板部と、高抵抗部と、を有する基体と、
前記基体の上に設けられた窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上において前記導電部の上に設けられた第１の主電極と、
前記第２の半導体層の上において前記高抵抗部の上に設けられた第２の主電極と、
前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
を備えたことを特徴とする窒化物半導体素子が提供される。
また、本発明の他の一態様によれば、
導電性基板部と、
前記導電性基板部の上に設けられ、窒化物半導体からなり且つ高抵抗部が挿入された第１の領域を有する第1の半導体層と、
前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上において前記第１の領域を除く領域の上に設けられた第１の主電極と、
前記第２の半導体層の上において前記第１の領域の上に設けられた第２の主電極と、
前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
を備えたことを特徴とする窒化物半導体素子が提供される。
本発明によれば、導電性基板の上に形成され高耐圧特性を有する窒化物半導体素子を提供することができる。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本実施形態に係る窒化物半導体素子の第１の具体例の構造を表す断面図である。 また、図２は、本具体例の窒化物半導体素子の動作状態を説明するための模式図である。
本具体例の窒化物半導体素子は、Ｓｉ基板（導電性基板部）１０の上にそれぞれ窒化物半導体からなるバッファ層２０、チャネル層３０、バリア層４０がこの順に積層された構造を有する。バッファ層２０は、シリコン基板１０とチャネル層３０との格子不整合を緩和するために設けられている。チャネル層３０は、キャリアを走行させる役割を有する。バリア層４０はチャネル３０よりもバンドギャップが大きい窒化物半導体により形成され、チャネル層３０との界面に２次元電子ガス（two-dimensional electron gas：２ＤＥＧ）を形成する役割を有する。
バッファ層２０の材料としては、例えば窒化アルミニウム（ＡｌＮ）、チャネル層３０の材料としては、例えば窒化ガリウム（ＧａＮ）、バリア層の材料としては、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）を用いることができる。
ＡｌＧａＮバリア層４０の主面上には、ショットキ接合を形成するゲート電極６０が設けられ、さらにこれを挟むようにドレイン電極７０とソース電極５０が設けられている。なおここで、ドレイン電極７０とゲート電極６０間の距離Ｄｄｇを、ドレイン電極７０とソース電極５０間の距離「Ｄｇｓ」より長くする（Ｄｄｇ＞Ｄｇｓ）と、耐圧の高い素子が得られる。
そして、本具体例においては、ソース電極５０と導電性のＳｉ基板１０とは、電気的に接続され、さらに、ドレイン電極７０の直下の部分においてＳｉ基板１０が設けられていない。すなわち、ドレイン電極７０の直下には、高抵抗部８０が設けられている。高抵抗部８０の実体は、空気あるいはチップを封止する雰囲気ガスあるいは真空であり、Ｓｉ基板（導電性基板部）１０よりも高抵抗の絶縁性を有する。この構造を換言すれば、ＧａＮチャネル層３０などは、Ｓｉ基板（導電性基板部）１０と高抵抗部８０とからなる基体の上に設けられているといえる。
そしてさらに、ドレイン電極７０とＳｉ基板１０との間の最短距離ＤＡは、ドレイン電極７０下方の窒化物半導体層の合計の膜厚ＤＢよりも大きくなるように形成されている。
このような構造とすることで、窒化物半導体の膜厚に依存しない高耐圧特性を有するＨＦＥＴ構造の窒化物半導体素子が得られる。
以下、この点について比較例を参照しつつ詳細に説明する。
図３は、比較例の窒化物半導体素子を表す断面図である。
また、図４は、本比較例の窒化物半導体素子の動作状態を説明するための模式図である。なお、図３以降の図面については、既出の図面に関して説明したものと同様の要素には同一の符号を付して、詳細な説明は適宜省略する。
図３に表したように、本比較例の半導体デバイスは、Ｓｉ基板１０上にＡｌＮ層２０と、ＧａＮ層３０と、ＡｌＧａＮ層４０と、がこの順番で積層された後、上述と同様な位置関係になるように各電極が設けられている。つまり、ドレイン電極７０の直下にもＳｉ基板１０が設けられている。
本比較例の素子において、ドレイン電極７０とソース電極５０間にバイアスを印加すると、図４に表したように、ゲート電極６０とドレイン電極７０間には、等電位線９０がＡｌＮ層２０からＡｌＧａＮ層４０に亘ってその主面に対して略水平な方向に発生する。つまり、ドレイン電極７０とその直下のＳｉ基板１０との間に電圧が印加されるため、 導入 制御し素子耐圧は、ＧａＮチャネル層３０の膜厚に依存する。ＧａＮチャネル層３０の臨界電圧は３．３ＭＶ／センチメータ程度であり、Ｓｉ基板１０の上にクラックなどを生じさせずに成長できる膜厚は１マイクロメータ程度に過ぎない。つまり、本比較例の場合、素子の耐圧は最大で３３０ボルト程度である。これに対して、パワー用途などにおいてＨＦＥＴに要求されている素子の耐圧は６００ボルト以上である。つまり、本比較例においては、素子の耐圧が不十分であり、仮に６００ボルトの高電圧を印加するとＧａＮチャネル層３０の臨界電圧を超えてブレークダウン９５が生じてしまう。
これに対して、本実施形態によれば、ドレイン電極７０の直下にＳｉ基板１０を設けないことにより、図２に表したように、ドレイン電極７０とソース電極５０間にバイアスを印加した時に、等電位線９０がＡｌＮ層２０からＡｌＧａＮ層４０に亘ってその主面に対して略垂直な方向に発生する。つまり、電圧は距離ＤＡだけ離れたＳｉ基板１０の端とドレイン電極７０との間にかかるため、ＧａＮチャネル層３０の電界は大幅に緩和される。その結果として、ＧａＮチャネル層３０の膜厚が薄い場合でも、数１００ボルト以上の高い耐圧を実現することが可能となる。
本実施形態の窒化物半導体素子の形成方法としては、例えば、Ｓｉ基板１０上にＡｌＮ層２０と、ＧａＮ層３０と、ＡｌＧａＮ層４０と、をこの順番に成長させた後、Ｓｉ基板１０の裏面から、所望な形状にパターニングし、エッチングしてＳｉ基板１０を選択的に除去する方法を挙げることができる。この時、ソース電極５０、ゲート電極６０、ドレイン電極７０は、Ｓｉ基板１０のエッチング工程の前に形成してもよく、エッチング工程の後に形成してもよい。
また、本具体例において、バッファ層２０としては、例えば、ＡｌＮ層やＡｌＧａＮ層とＧａＮ層とを交互に積層させた超格子構造や、ＡｌＮ層と３Ｃ−ＳｉＣ層との積層構造など、各種のものを用いることができる。
また、本実施形態においては、ＧａＮチャネル層３０の厚みは薄くてよいので、Ｓｉ基板上にエピタキシャル成長させた場合でもウェーハの「反り」などは発生しにくい。そのため、ＡｌＮバッファ層２０を低温で成長せずに、高温で成長させることもできる。ＡｌＮバッファ層２０を高温で成長させた場合、ＧａＮチャネル層３０やＡｌＧａＮバリア層４０の結晶性を向上させることができるという効果が得られる。
また、本実施形態は、Ｓｉ基板１０の導電型や抵抗率によらず実施可能である。例えば、Ｓｉ基板１０を低抵抗のｐ型とした場合には、高電圧が印加されてアバランシェ降伏により発生したホールをＳｉ基板１０から排出でき、アバランシェ耐量が向上するという効果が得られる。
以下、本実施形態の窒化物半導体素子の他の具体例について説明する。
図５は、本実施形態の窒化物半導体素子の第２の具体例を表す断面図である。
本具体例においては、ドレイン電極７０の直下に、絶縁物（高抵抗部）１１０が充填されている。つまり、ＧａＮチャネル層３０などは、Ｓｉ基板（導電性基板部）１０と高抵抗部８０とからなる基体の上に設けられているといえる。
この構造においても、図１乃至図４に関して前述したものと同様にＧａＮ層３０の厚みが薄い場合でも高い耐圧が得られる。またさらに、ドレイン電極７０の下を充填することにより、窒化物半導体素子の機械的強度も向上する。ここで、絶縁物１１０の材料としては、酸化珪素（ＳｉＯ２）等の無機物や、ポリイミド等の有機物などを用いることができる。また、絶縁物１１０として酸化珪素を用いる場合、ドレイン電極７０の下のＳｉ基板１０をある程度薄くした後に選択的に酸化することにより形成することもできる。
図６は、本実施形態の窒化物半導体素子の第３の具体例を表す断面図である。
本具体例においては、Ｓｉ基板１０を除去する領域として、ドレイン電極７０とＳｉ基板１０間の最短距離ＤＡが、ドレイン電極７０とゲート電極６０間との距離Ｄｄｇの半分以上（ＤＡ＞Ｄｄｇ／２）となるようにされている。このようにすると、ＧａＮチャネル層３０の膜厚によらずに、確実に高耐圧が得られる。すなわち、図６に表したようにＳｉ基板１０をゲート電極６０の端部よりもドレイン電極７０に近づけることで、Ｓｉ基板１０がフィールドプレート電極として作用し、ゲート電極６０端部の電界を緩和する。これにより、高耐圧を実現することができる。なお、このようにＳｉ基板１０を除去して形成された高抵抗部８０の部分に、図５に関して前述したような絶縁物を充填してもよい。
図７は、本実施形態の窒化物半導体素子の第４の具体例を表す断面図である。
本具体例においては、Ｓｉ基板１０は、ドレイン電極７０の下方のみならず、ゲート電極６０の下方まで除去されている。すなわち、ドレイン電極７０とＳｉ基板１０との距離ＤＡは、ドレイン電極７０とゲート電極６０との距離Ｄdgよりも大きくなるように形成されている。このようにすると、ＧａＮチャネル層３０の膜厚によらずに、より確実に高耐圧が得られる。また、本具体例においても、Ｓｉ基板１０が除去されて形成された高抵抗部８０の部分に、図５に関して前述したような絶縁物を充填してもよい。
図８は、本実施形態の窒化物半導体素子の第５の具体例を表す断面図である。
本具体例においては、ゲート電極６０と、ソース電極５０及びドレイン電極７０の各ゲート電極側と、が絶縁物１１０で覆われ、さらにその絶縁物１１０の表面には、ソース電極５０に接続されたフィールドプレート電極１１５が、ゲート電極６０を覆うように延設されている。
このようなフィールドプレート電極１１５を設けることにより、ゲート電極６０端部の電界集中を緩和し、高耐圧を得ることができる。なお、このようなフィールドプレート電極１１５を、ソース電極５０の代わりにゲート電極６０に接続させても同様の効果が得られる。また、Ｓｉ基板１０にもフィールドプレート電極１１５と同様に作用させることができる。すなわち、Ｓｉ基板１０をソース電極５０に接続し、ゲート電極６０の下を覆うように形成すると、フィールドプレートとして作用させることができ、ゲート電極６０の端部での電界集中を緩和して、より高耐圧を得ることが可能となる。
図９は、本実施形態の窒化物半導体素子の第６の具体例を表す断面図である。
本具体例においては図８に関して前述したフィールドプレート電極１１５に加えて、さらに、ドレイン電極７０に接続された第２のフィールドプレート電極１２５が 絶縁物１１０の上をゲート電極６０方向へ延設された構造を有する。このような第２のフィールドプレート電極１２５を設けることにより、ゲート電極６０の端部だけでなく、ドレイン電極７０端部においても、電界集中を緩和することが可能となるため、より高耐圧を得ることが可能となる。
図１０は、本実施形態の窒化物半導体素子の第７の具体例を表す（ａ）断面斜視図と、（ｂ）透視下面図である。
本具体例においては、並列する２つのストライプ状のドレイン電極７０がそれぞれゲート電極６０で囲まれ、さらに、その２つのゲート電極６０が、１つのソース電極５０で囲まれている。また、ＡｌＧａＮバリア層４０の主面上の縁部とソース電極５０との間には、素子分離層１２０がＡｌＧａＮバリア層４０を貫通してＧａＮチャネル層３０に埋入するように設けられている。
そして、各ゲート電極６０で囲まれたドレイン電極７０の領域下方のＳｉ基板１０は除去されて高抵抗部８０が設けられている。高抵抗部８０の実体は、空気あるいはチップを封止する雰囲気ガスあるいは真空であり、Ｓｉ基板（導電性基板部）１０よりも高抵抗の絶縁性を有する。これら高抵抗部８０の間には、幅ＮのＳｉ基板１０が残されている。
このようにチップの一部のみにおいてＳｉ基板１０を除去することにより、半導体素子の機械的強度を保つつつ、窒化物半導体素子の耐圧を向上させることができる。特に、本具体例の場合、Ｓｉ基板１０が除去されて形成された高抵抗部８０の周囲はＳｉ基板１０により取り囲まれているので、機械的な強度をより確実に確保できる。また、この高抵抗部８０の全体あるいは局所的に、図５に関して前述したような絶縁物１１０を充填すると、機械的な強度をさらに向上させることが可能となる。
図１１は、本実施形態の窒化物半導体素子の第８の具体例を表す（ａ）断面斜視図と、（ｂ）透視下面図である。
本具体例は、図１０に関して前述した具体例と類似した構造を有する。ただし、本具体例においては、一対のドレイン電極７０の間の部分の下方において、Ｓｉ基板１０が除去され、高抵抗部８０が形成された構造からなる。つまり、チップの外周のみにＳｉ基板１０が残されている。このようにしても、機械的な強度を維持しつつ耐圧を向上させることができる。
図１２は、本実施形態の窒化物半導体素子の第９の具体例を表す断面図である。
本具体例においては、ドレイン電極７０の下方において、ＧａＮ層３０とＳｉ基板１０の上部が除去され、その部分に絶縁物１１０が埋入されている。つまり、ＧａＮチャネル層３０などは、Ｓｉ基板（導電性基板部）１０と高抵抗部８０とからなる基体の上に設けられているといえる。
これにより、ドレイン電極７０とＳｉ基板１０との最短距離が長くなり、耐圧を向上させることができる。すなわち、絶縁物１１０の厚みと位置を調整することにより、ドレイン電極７０とその下方のＳｉ基板１０との最短距離ＤＡ１と、ドレイン電極７０とＳｉ基板１０の上端との最短距離ＤＡ２と、をいずれも長くすることができる。
例えば、絶縁物１１０をＳｉＯ２とした場合、ＧａＮ層３０の臨界電界と同程度であることから、前述６００ボルト以上の素子耐圧を得るためには、絶縁物１１０の厚みは概ね２マイクロメータ以上とすることが望ましい。また同様に、これら最短距離ＤＡ１、ＤＡ２がいずれも２マイクロメータ以上となるようにすればよい。このように、絶縁物１１０の厚みや位置を調整することにより、数１００ボルト以上の高耐圧を確実かつ容易に実現できる。また同時に、絶縁物１１０により充填しているので、機械的な強度も十分に確保できる。
本具体例の構造は、例えばＧａＮチャネル層３０をラテラル成長させることにより形成できる。すなわち、Ｓｉ基板１０にＲＩＥ（Reactive Ion Etching）等により図１２に表したトレンチを形成した後、トレンチ内にＣＶＤ（Chemical Vapor Deposition）にて絶縁物１１０を埋め込む。その後、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）やハイドライドＣＶＤあるいはＭＢＥ（Molucular Beam Expitaxy）等にてＳｉ基板１０の表面にＡｌＮバッファ層２０を成長させる。この際に、絶縁物１１０の上にはＡｌＮは成長せず、Ｓｉ基板１０の表面のみに選択的にエピタキシャル成長させることが可能である。さらに、このＡｌＮバッファ層２０の上にＧａＮチャネル層３０をエピタキシャル成長させる。この時、ＡｌＮバッファ層２０の上から絶縁物１１０の上を横方向にＧａＮチャネル層３０をラテラル・エピタキシャル成長させることができる。その後、ＧａＮチャネル層３０の上にＡｌＧａＮバリア層４０をエピタキシャル成長させることにより、図１２に表した積層構造が得られる。
図１３は、本実施形態の窒化物半導体素子の第１０の具体例を表す断面図である。
本具体例は、図１２に関して前述したものと類似した積層構造を有するが、絶縁物１１０の断面形状が異なる。この絶縁物１１０は、例えば、Ｓｉ基板１０を選択的に酸化することにより形成できる。すなわち、Ｓｉ基板１０の表面を部分的に窒化シリコン膜などによりマスクした後、ＬＯＣＯＳ（Local Oxidation of Silicon）法により選択酸化させることにより、絶縁物１１０を形成できる。この構造の場合、絶縁物１１０の端部が比較的緩やかな斜面となるので、ＧａＮチャネル層３０のラテラル・エピタキシャル成長を円滑に進行させることができる。そして、本具体例においても、絶縁物１１０の厚みと位置を適宜調整することにより、十分に高い耐圧を得ることができる。
図１４は、本実施形態の窒化物半導体の第１１の具体例を表す断面図である。
本具体例においては、ドレイン電極７０の下方のＧａＮ層３０が局所的に薄膜化されている。これは、例えば、図１２に関して前述したラテラル・エピタキシャル成長に際して生ずることがある構造である。
図１５は、ラテラル・エピタキシャル成長の過程を模式的に表した断面図である。
すなわち、ラテラル・エピタキシャル成長においては、まずはじめに、図１５（ａ）に表したように、結晶性のＡｌＮバッファ層２０の上においてＧａＮチャネル層３０のエピタキシャル成長が開始する。その後、図１５（ｂ）及び（ｃ）に表したように、隣接する非晶質の絶縁物１１０の上に向けて、ＧａＮチャネル層３が横方向にエピタキシャル成長する。
この時、絶縁物１１０の上で横方向に進行するＧａＮチャネル層３０の成長フロント３０Ｆは、膜厚が薄い。しかし、本実施形態によれば、ＧａＮチャネル層３０の下には素子耐圧を保持するに十分な厚みの絶縁物１１０を設けることが可能である。つまり、ＧａＮチャネル層３０の厚みは薄くてもよい。このため、図１４に表した具体例の如く、ＧａＮチャネル層３０の厚みが薄い部分にドレイン電極７０を形成することが可能となる。
図１６は、本実施形態の窒化物半導体の第１２の具体例を表す断面図である。
本具体例においては、ラテラル・エピタキシャル成長させたＧａＮチャネル層３０の成長フロントを超えて、ＧａＮチャネル層３０が形成されていない部分にまでドレイン電極７０が設けられている。本実施形態によれば、絶縁物１１０だけで十分な素子耐圧が保持できるので、このようにＧａＮチャネル層３０が形成されてない部分にまでドレイン電極７０を延在させることもできる。
図１７は、本実施形態の窒化物半導体の第１３の具体例を表す断面図である。
本具体例においては、略平坦なＳｉ基板１０の表面に絶縁物１１０が部分的に形成され、その上に、ＧａＮチャネル層３０とＡｌＧａＮバリア層４０が積層されてドレイン電極７０が設けられている。つまり、ＧａＮチャネル層３０などは、Ｓｉ基板（導電性基板部）１０と高抵抗部８０とからなる基体の上に設けられているといえる。
このような構造においても、絶縁物１１０の膜厚を十分に厚くすることにより、ドレイン電極７０とＳｉ基板１０との距離ＤＡを大きくして素子の耐圧を十分に高くすることができる。従って、ドレイン電極７０の下のＧａＮチャネル層３０の膜厚を薄くしつつ、高い耐圧を有する素子を得ることができる。
この構造もラテラル・エピタキシャル成長により形成することができる。すなわち、まずＳｉ基板１０の上に、例えば酸化シリコンや窒化シリコンなどからなる絶縁物１１０を形成してパターニングすることにより、絶縁物１１０を部分的に形成することができる。次に、部分的に露出しているＳｉ基板１０の上にＡｌＮバッファ層２０をエピタキシャル成長させる。この時に、絶縁物１１０の上にはＡｌＮバッファ層２０が成長しないように選択エピタキシャル成長させることが可能である。しかる後に、ＧａＮチャネル層３０をエピタキシャル成長させる。この時、ＧａＮ チャネル層３０の厚みが絶縁物１１０を越え始めた時点から絶縁物１１０の上に横方向にラテラル・エピタキシャル成長が開始する。その後、ＡｌＧａＮバリア層４０をエピタキシャル成長させることにより、図１７に表した積層構造が得られる。
本具体例の構造の場合、絶縁物１１０が設けられていない部分、すわわちソース電極５０の下の部分においては、ＧａＮチャネル層３０の膜厚は厚くなる。従って、この部分においては、ＧａＮチャネル層３０の結晶性が相対的に低下する可能性がある。しかし、ＨＦＥＴの通常の使用態様においては、ソース電極５０の付近には高い電界は印加されない。従って、ソース電極５０の近傍においてＧａＮ チャネル層３０の結晶性が低下してもＨＦＥＴの耐圧が低下する可能性は低い。
また、これに対して、絶縁物１１０の上にラテラル・エピタキシャル成長させたＧａＮチャネル層３０の結晶性は十分に良好なものとすることが容易である。従って、ドレイン電極７０の付近において高い電界が印加された場合でも、ブレイク・ダウンが生ずることはなく、ＨＦＥＴの耐圧を高くすることが可能である。図１２〜図１７に表した絶縁物１１０は、単一膜には限定されず、例えば、酸化珪素（ＳｉＯｘ）と窒化珪素（ＳｉＮｙ）との組み合わせのように、複数の材料により形成してもよい。異なる絶縁物を積層することで、Ｓｉ基板１０と絶縁物１１０との応力を調整し、Ｓｉ基板１０と窒化物半導体層３０との格子ひずみによる応力を打ち消すことが可能となる。その結果として、例えば基板の反りを小さくすることもできる。
図１８は、本実施形態の窒化物半導体の第１４の具体例を表す断面図である。
本具体例においては、ドレイン電極７０の下方に位置するＧａＮチャネル層３０内に、絶縁物１１０が埋蔵されている。このような構造においても、ドレイン電極７０とＳｉ基板１０との距離ＤＡを大きくすることにより、十分に高い耐圧を得ることが可能となる。絶縁物１１０の厚みは、必要な耐圧が保持できる程度であればよい。この構造は、例えば、Ｓｉ基板１０上に、ＡｌＮバッファ層２０とＧａＮチャネル層３０の一部をエピタキシャル成長させた後、ＧａＮチャネル層３０の上に選択的に絶縁物１１０を形成し、さらに、その上にＧａＮチャネル層３０の残りの部分をラテラル・エピタキシャル成長させることにより形成できる。
または、ＧａＮチャネル層３０の中にＡｌＧａＮ層あるいはＡｌＮ層を埋め込み、これを選択的に酸化することにより絶縁物１１０を形成する方法もある。
なお、本具体例においても、ソース電極５０の下においてＧａＮチャネル層３０の膜厚が厚くなり、その結晶性が低下する可能性があるが、図１７に関して前述したように、この部分においては高い電界が印加されないので、素子の耐圧が低下するおそれは少ない。
一方、ドレイン電極７０の下においては、ＧａＮチャネル層３０の結晶性を良好に維持することが容易であり、高耐圧を保持することができる。
図１９は、本実施形態の窒化物半導体の第１５の具体例を例示する断面図である。
本具体例においては、ドレイン電極７０の下方に位置するＧａＮチャネル層３０に空洞１３０が設けられている。この構造の場合、空洞１３０で電圧を保持できるため、ＧａＮチャネル層３０の膜厚を薄くすることができる。
このような空洞１３０は、例えば、（１）ＧａＮ層の表面に複数のトレンチ構造を形成し、水素雰囲気下でアニールを行う、あるいは、（２）ＧａＮ層の中にＩｎＧａＮ層を選択的に埋め込み、ＧａＮ層の表面からトレンチを形成して水素雰囲気中でアニールを行うことにより、ＩｎＧａＮ層を選択的にエッチング除去する、などの方法により形成できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの実施の形態の限りではない。それぞれの実施の形態を組み合わせることも可能であるし、当業者が適宜変更したものであっても、本発明の要旨を有する限りにおいて、本発明の範囲に包含される。
本発明の基板及び窒化物半導体素子を構成する各要素の材質、形状、パターニング、構造などについては、当業者が適宜変更を加えたものであっても、本発明の要旨を包含する限りのいて本発明の範囲に包含される。
例えば、本発明の実施形態において、ＧａＮ層やＡｌＧａＮ層の形成にＳｉ基板を用いたが、ＧａＡｓ基板を用いてもよく、導電性であれば特に基板材料に限定されず、その導電型にも限定されない。
また、ＧａＮ層とＡｌＧａＮ層とを組み合わせて説明したが、ＧａＮ層とＩｎＧａＮ層、ＡｌＮ層とＡｌＧａＮ層、ＢＡｌＮ層とＧａＮ層等の窒化物半導体を組み合わせても上述した同様の効果が得られる。
また、本発明の実施形態には、アンドープＡｌＧａＮ層とアンドープＧａＮ層と、を用いてたが、ｎ型ＡｌＧａＮ層とアンドープＧａＮ層と、を用いてもよい。
また、Ｓｉ基板とＧａＮチャネル層に挟持されたバッファ層にＡｌＮを用いたが、ＡｌＮとＧａＮと、あるいは、ＡｌＧａＮとＧａＮとを格子状に込み合わせたバッファ層や、ＡｌＮと３Ｃ−ＳｉＣとを積層構造にしたバッファ層等を用いることができる。
また、各具体例の構造は、技術的に可能な限りにおいてお互いに適宜組み合わせることが可能であり、そのように組み合わせて得られた窒化物半導体素子も本発明の範囲に包含される。
またさらに、本発明の実施形態に用いたＨＦＥＴのゲート・ドレイン間は、ヘテロ構造型ショットキ・バリア・ダイオード（ＨＳＢＤ：Hetero Schottoky Barrier Diode）と同様の構造からなるので、本実施形態を用いた高耐圧用のＨＳＢＤが得られる。
また、前述した各具体例のゲート電極はショットキー接合を形成しているが、ゲート電極とＡｌＧａＮバリア層との間にゲート絶縁膜を形成し、ＭＩＳゲート構造としても、耐アバランシェを有するＭＩＳ（Metal-Insulator-Semiconductor）ゲート構造を形成することができる。
図２０は、このようなＭＩＳゲート型の窒化物半導体素子を例示する断面図である。
このように、ＡｌＧａＮバリア層４０とゲート電極６０との間にゲート絶縁膜５５を設けたＭＩＳゲート型の窒化物半導体素子についても、本発明を同様に適用して同様の作用効果を得ることができる。
またさらに、本発明は、いわゆる「リセスゲート構造」を用いた窒化物半導体素子にも適用が可能である。
図２１は、リセスゲート型のＨＦＥＴに本発明を適用した具体例を表す模式図である。
本具体例においては、ソース電極５０とドレイン電極７０との間のＡｌＧａＮバリア層４０にリセス部４０Ｒが設けられ、このリセス部４０Ｒに収容されるようにゲート電極６０が設けられている。
このようにゲート電極６０直下のＡｌＧａＮバリア層４０の厚みを薄くすると、ＧａＮチャネル層３０とのヘテロ界面の電子濃度を選択的に低下させ、ゲート電圧を印加しない時にオフ状態とすることができる。つまり、いわゆる「ノーマリ・オフ型」のスイッチング素子を実現でき、短絡動作の防止やゲート駆動回路の簡略化が可能となる。またさらに、ＡｌＧａＮ層表面にＧａＮキャップ層を形成した構造においても、本発明を同様に適用することで、同様の作用効果が得られる。
なお、本明細書において「窒化物半導体」とは、ＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
本実施形態に係る窒化物半導体素子の第１の具体例を表す断面図である。 第１具体例の窒化物半導体素子の動作状態を説明するための模式図である。 比較例の窒化物半導体素子を例示する断面図である。 比較例の窒化物半導体素子の動作状態を説明するための模式図である。 本実施形態の窒化物半導体素子の第２の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第３の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第４の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第５の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第６の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第７の具体例を表す（ａ）断面斜視図と、（ｂ）透視下面図である。 本実施形態の窒化物半導体素子の第８の具体例を表す（ａ）断面斜視図と、（ｂ）透視下面図である。 本実施形態の窒化物半導体素子の第９の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第１０の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第１１の具体例を表す断面図である。 ＧａＮチャネル層３０のラテラル・エピタキシャル成長を説明するための断面図である。 本実施形態の窒化物半導体の第１２の具体例を表す断面図である。 本実施形態の窒化物半導体の第１３の具体例を表す断面図である。 本実施形態の窒化物半導体の第１４の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第１５の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第１６の具体例を表す断面図である。 本実施形態の窒化物半導体素子の第１７の具体例を表す断面図である。
符号の説明
１０ Ｓｉ基板（導電性基板部）
２０ ＡｌＮ層
３０ ＡｌＧａＮ 層
５０ ソース電極
５５ ゲート絶縁膜
６０ ゲート電極
７０ ドレイン電極
８０ 高抵抗部
９０ 電界線
９５ アバランシェ降伏
１００ 欠陥
１１０ 絶縁物（高抵抗部）
１１５ フィールドプレート電極
１２０ 素子分離層
１２５ 第２のフィールドプレート電極
１３０ 空洞

Claims (5)

  1. 導電性基板部と、高抵抗部と、を有する基体と、
    前記基体の上に設けられた窒化物半導体からなる第1の半導体層と、
    前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
    前記第２の半導体層の上において前記導電部の上に設けられた第１の主電極と、
    前記第２の半導体層の上において前記高抵抗部の上に設けられた第２の主電極と、
    前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
    を備えたことを特徴とする窒化物半導体素子。
  2. 導電性基板部と、
    前記導電性基板部の上に設けられ、窒化物半導体からなり且つ高抵抗部が挿入された第１の領域を有する第1の半導体層と、
    前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
    前記第２の半導体層の上において前記第１の領域を除く領域の上に設けられた第１の主電極と、
    前記第２の半導体層の上において前記第１の領域の上に設けられた第２の主電極と、
    前記第２の半導体層の上において前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
    を備えたことを特徴とする窒化物半導体素子。
  3. 前記導電性基板部は、前記第１の主電極と電気的に接続されていることを特徴とする請求項１または２に記載の窒化物半導体素子。
  4. 前記高抵抗部は、絶縁物が充填されてなることを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
  5. 前記導電性基板部は、シリコンからなることを特徴とする請求項１〜４のいずれか１つに記載の窒化物半導体素子。


JP2005242637A 2005-08-24 2005-08-24 窒化物半導体素子 Pending JP2007059595A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005242637A JP2007059595A (ja) 2005-08-24 2005-08-24 窒化物半導体素子
US11/507,493 US7498618B2 (en) 2005-08-24 2006-08-22 Nitride semiconductor device
CNA2006101151004A CN1921148A (zh) 2005-08-24 2006-08-24 氮化物半导体元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005242637A JP2007059595A (ja) 2005-08-24 2005-08-24 窒化物半導体素子

Publications (1)

Publication Number Publication Date
JP2007059595A true JP2007059595A (ja) 2007-03-08

Family

ID=37778795

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005242637A Pending JP2007059595A (ja) 2005-08-24 2005-08-24 窒化物半導体素子

Country Status (3)

Country Link
US (1) US7498618B2 (ja)
JP (1) JP2007059595A (ja)
CN (1) CN1921148A (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235738A (ja) * 2007-03-23 2008-10-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子
WO2008152911A1 (ja) * 2007-06-08 2008-12-18 Panasonic Electric Works Co., Ltd. 半導体装置とその製造方法
JP2009164301A (ja) * 2007-12-28 2009-07-23 Fujitsu Ltd 窒化物半導体装置及びその製造方法
JP2010153817A (ja) * 2008-11-27 2010-07-08 Dowa Electronics Materials Co Ltd 電子デバイス用エピタキシャル基板およびその製造方法
JP2010183093A (ja) * 2008-11-27 2010-08-19 Dowa Electronics Materials Co Ltd 電子デバイス用エピタキシャル基板およびその製造方法
JP2011071154A (ja) * 2009-09-24 2011-04-07 Oki Electric Industry Co Ltd 半導体装置及びその製造方法
JP2012004573A (ja) * 2011-07-15 2012-01-05 Sharp Corp 電界効果トランジスタ
JP2012084653A (ja) * 2010-10-08 2012-04-26 Advanced Power Device Research Association 半導体装置およびその製造方法
JP2012156320A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2014132617A (ja) * 2013-01-07 2014-07-17 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
KR20140099686A (ko) * 2013-02-04 2014-08-13 엘지이노텍 주식회사 이종 접합 전계 효과 트랜지스터
JP2014160807A (ja) * 2013-01-14 2014-09-04 Internatl Rectifier Corp 空間的に閉じ込められた誘電体領域を含む半導体構造
JP2016509756A (ja) * 2013-02-07 2016-03-31 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 窒化物高電圧デバイスおよびその製造方法
JP2017010957A (ja) * 2015-06-16 2017-01-12 富士通株式会社 化合物半導体装置及びその製造方法
KR102065114B1 (ko) * 2013-03-14 2020-01-10 삼성전자주식회사 파워 소자의 전류 붕괴를 감소시키는 구동방법
JP2020109794A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059595A (ja) 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子
JP2007294769A (ja) 2006-04-26 2007-11-08 Toshiba Corp 窒化物半導体素子
JP5261923B2 (ja) * 2006-10-17 2013-08-14 サンケン電気株式会社 化合物半導体素子
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
WO2008128160A1 (en) * 2007-04-12 2008-10-23 Massachusetts Institute Of Technology Hemts based on si/nitride structures
US8188459B2 (en) * 2007-04-12 2012-05-29 Massachusetts Institute Of Technology Devices based on SI/nitride structures
JP4478175B2 (ja) * 2007-06-26 2010-06-09 株式会社東芝 半導体装置
JP2009071220A (ja) * 2007-09-18 2009-04-02 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP5431667B2 (ja) * 2007-10-01 2014-03-05 富士電機株式会社 窒化ガリウム半導体装置
JP5442235B2 (ja) * 2008-11-06 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2010199377A (ja) * 2009-02-26 2010-09-09 Panasonic Corp トランジスタ実装体及びその製造方法
US20110049569A1 (en) * 2009-09-02 2011-03-03 International Rectifier Corporation Semiconductor structure including a field modulation body and method for fabricating same
JP2011060912A (ja) * 2009-09-08 2011-03-24 Toshiba Corp 半導体装置
US8138529B2 (en) 2009-11-02 2012-03-20 Transphorm Inc. Package configurations for low EMI circuits
JP2011249728A (ja) * 2010-05-31 2011-12-08 Toshiba Corp 半導体装置および半導体装置の製造方法
US8772832B2 (en) * 2010-06-04 2014-07-08 Hrl Laboratories, Llc GaN HEMTs with a back gate connected to the source
EP2538445B1 (en) 2011-06-22 2016-10-05 Imec Manufacturing method of a III-nitride device and associated III-nitride device
KR101813180B1 (ko) 2011-06-28 2017-12-29 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법
US20130062609A1 (en) * 2011-09-14 2013-03-14 Robin Smith Iii-n fet on silicon using field suppressing reo
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
US8648643B2 (en) 2012-02-24 2014-02-11 Transphorm Inc. Semiconductor power modules and devices
US9773884B2 (en) 2013-03-15 2017-09-26 Hrl Laboratories, Llc III-nitride transistor with engineered substrate
US9054027B2 (en) * 2013-05-03 2015-06-09 Texas Instruments Incorporated III-nitride device and method having a gate isolating structure
US9537425B2 (en) 2013-07-09 2017-01-03 Transphorm Inc. Multilevel inverters and their components
JP6135487B2 (ja) 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015177016A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
DE102014107560A1 (de) * 2014-05-28 2015-12-03 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren
US20160005816A1 (en) * 2014-07-02 2016-01-07 International Rectifier Corporation Group III-V Transistor with Voltage Controlled Substrate
US9543940B2 (en) 2014-07-03 2017-01-10 Transphorm Inc. Switching circuits having ferrite beads
US9590494B1 (en) 2014-07-17 2017-03-07 Transphorm Inc. Bridgeless power factor correction circuits
US10200030B2 (en) 2015-03-13 2019-02-05 Transphorm Inc. Paralleling of switching devices for high power circuits
DE102016200825A1 (de) * 2016-01-21 2017-07-27 Robert Bosch Gmbh Vorrichtung und Verfahren zur Herstellung eines lateralen HEMTs
US11430882B2 (en) * 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US10497602B2 (en) * 2016-08-01 2019-12-03 Semiconductor Components Industries, Llc Process of forming an electronic device including forming an electronic component and removing a portion of a substrate
US10319648B2 (en) 2017-04-17 2019-06-11 Transphorm Inc. Conditions for burn-in of high power semiconductors
CN111129118A (zh) 2019-12-27 2020-05-08 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211168A (ja) * 1992-01-09 1993-08-20 Nec Corp 電界効果トランジスタ
JPH0878436A (ja) * 1994-09-05 1996-03-22 Mitsubishi Electric Corp 半導体装置
JP2004363563A (ja) * 2003-05-15 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2006286942A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4810072B2 (ja) 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
JP4542912B2 (ja) 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子
JP2007059595A (ja) 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211168A (ja) * 1992-01-09 1993-08-20 Nec Corp 電界効果トランジスタ
JPH0878436A (ja) * 1994-09-05 1996-03-22 Mitsubishi Electric Corp 半導体装置
JP2004363563A (ja) * 2003-05-15 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2006286942A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置及びその製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4691060B2 (ja) * 2007-03-23 2011-06-01 古河電気工業株式会社 ＧａＮ系半導体素子
JP2008235738A (ja) * 2007-03-23 2008-10-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子
WO2008152911A1 (ja) * 2007-06-08 2008-12-18 Panasonic Electric Works Co., Ltd. 半導体装置とその製造方法
JP2009164301A (ja) * 2007-12-28 2009-07-23 Fujitsu Ltd 窒化物半導体装置及びその製造方法
KR101205020B1 (ko) 2008-11-27 2012-11-27 도와 일렉트로닉스 가부시키가이샤 전자 디바이스용 에피택셜 기판 및 그 제조 방법
JP2010153817A (ja) * 2008-11-27 2010-07-08 Dowa Electronics Materials Co Ltd 電子デバイス用エピタキシャル基板およびその製造方法
JP4519196B2 (ja) * 2008-11-27 2010-08-04 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP2010183093A (ja) * 2008-11-27 2010-08-19 Dowa Electronics Materials Co Ltd 電子デバイス用エピタキシャル基板およびその製造方法
US10388517B2 (en) 2008-11-27 2019-08-20 Dowa Electronics Materials Co., Ltd. Epitaxial substrate for electronic device and method of producing the same
JP2011071154A (ja) * 2009-09-24 2011-04-07 Oki Electric Industry Co Ltd 半導体装置及びその製造方法
JP2012084653A (ja) * 2010-10-08 2012-04-26 Advanced Power Device Research Association 半導体装置およびその製造方法
JP2012156320A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2012004573A (ja) * 2011-07-15 2012-01-05 Sharp Corp 電界効果トランジスタ
JP2014132617A (ja) * 2013-01-07 2014-07-17 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014160807A (ja) * 2013-01-14 2014-09-04 Internatl Rectifier Corp 空間的に閉じ込められた誘電体領域を含む半導体構造
KR20140099686A (ko) * 2013-02-04 2014-08-13 엘지이노텍 주식회사 이종 접합 전계 효과 트랜지스터
KR102029807B1 (ko) * 2013-02-04 2019-10-08 엘지이노텍 주식회사 이종 접합 전계 효과 트랜지스터
JP2016509756A (ja) * 2013-02-07 2016-03-31 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 窒化物高電圧デバイスおよびその製造方法
KR101770489B1 (ko) * 2013-02-07 2017-08-22 엔크리스 세미컨덕터, 아이엔씨. 질화물 고전압 소자 및 그 제조 방법
US9831333B2 (en) 2013-02-07 2017-11-28 Enkris Semiconductor, Inc. High-voltage nitride device and manufacturing method thereof
KR102065114B1 (ko) * 2013-03-14 2020-01-10 삼성전자주식회사 파워 소자의 전류 붕괴를 감소시키는 구동방법
JP2017010957A (ja) * 2015-06-16 2017-01-12 富士通株式会社 化合物半導体装置及びその製造方法
JP2020109794A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置
US10896975B2 (en) 2019-01-04 2021-01-19 Kabushiki Kaisha Toshiba Semiconductor device
JP7193349B2 (ja) 2019-01-04 2022-12-20 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
CN1921148A (zh) 2007-02-28
US7498618B2 (en) 2009-03-03
US20070051977A1 (en) 2007-03-08

Similar Documents

Publication Publication Date Title
US7498618B2 (en) Nitride semiconductor device
JP5400266B2 (ja) 電界効果トランジスタ
JP6049674B2 (ja) デュアルゲート型ｉｉｉ−ｖ族複合トランジスタ
JP5793120B2 (ja) 集積されたダイオードを有するｓｏｉ基板を備える複合半導体装置
US7859014B2 (en) Semiconductor device
JP5468768B2 (ja) 電界効果トランジスタ及びその製造方法
JP5589850B2 (ja) 半導体装置及びその製造方法
US9337301B2 (en) Aluminum nitride based semiconductor devices
JP2010135640A (ja) 電界効果トランジスタ
WO2009116223A1 (ja) 半導体装置
JP2007035905A (ja) 窒化物半導体素子
US20130240951A1 (en) Gallium nitride superjunction devices
WO2009110254A1 (ja) 電界効果トランジスタ及びその製造方法
JP2001230407A (ja) 半導体装置
JP2013038409A (ja) 集積されたダイオードを備える複合半導体装置
JP2008306130A (ja) 電界効果型半導体装置及びその製造方法
US9076850B2 (en) High electron mobility transistor
JP2007059589A (ja) 窒化物半導体素子
US20150340483A1 (en) Group III-V Device Including a Shield Plate
JP4474292B2 (ja) 半導体装置
JP2011029507A (ja) 半導体装置
JP6244557B2 (ja) 窒化物半導体デバイス
CN103003930B (zh) 场效应晶体管
JP5415668B2 (ja) 半導体素子
JP5721782B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080714

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121130