JPH0878436A - 半導体装置 - Google Patents

半導体装置

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JPH0878436A
JPH0878436A JP6211053A JP21105394A JPH0878436A JP H0878436 A JPH0878436 A JP H0878436A JP 6211053 A JP6211053 A JP 6211053A JP 21105394 A JP21105394 A JP 21105394A JP H0878436 A JPH0878436 A JP H0878436A
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drain electrode
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Naoto Ando
直人 安藤
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 ゲート電極の端部とリセス構造部の端部との
距離を短縮した場合においても、高いゲート・ドレイン
間耐圧を実現でき、かつ所望の特性を再現性よく得られ
る半導体装置を提供することを目的とする。 【構成】 半導体基板１００の一主面上にバッファ層２
を介して配置された動作層１と、該動作層１の上記半導
体基板１００と反対側の表面に形成されたリセス構造部
１５と、このリセス構造部１５の底面上に形成されたゲ
ート電極４と、上記動作層１の上記半導体基板１００側
の裏面の、上記リセス構造部１５の側部領域に形成され
たドレイン電極５と、上記動作層１の、上記リセス構造
部１５に対して上記ドレイン電極５と反対の領域に形成
されたソース電極３とにより電界効果型トランジスタを
構成した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の構造に関
し、特にリセス構造を有する電界効果型トランジスタに
関するものである。
【０００２】
【従来の技術】図８は、従来の半導体装置の一例である
リセス構造を有する電界効果型トランジスタの構造を説
明するための断面図であり、図において、２はＧａＡｓ
半導体基板１００の一主面上に形成されたＧａＡｓバッ
ファ層、１は該バッファ層２の表面に形成されたｎ型Ｇ
ａＡｓ動作層、１５ａ，１５ｂはリセス構造部、４は該
リセス構造部１５ａ，１５ｂの底部中央に形成された幅
０．２５〜０．５μｍのＡｌ等からなるゲート電極で、
リセス構造部１５ａの端部と該ゲート電極４端部との距
離ｄは約０．５μｍ，またリセス構造部１５ｂの端部と
該ゲート電極４端部との距離ｄは約０．２μｍである。
３，及び１０は動作層１表面の，リセス構造部１５ａ，
１５ｂの両側部分に配置されたＡｕＧｅ系材料からなる
ソース電極，及びドレイン電極で、該ソース電極３とド
レイン電極１０の間の距離は２．５〜４μｍである。６
はゲート電極４の下に形成される空乏層である。
【０００３】また、図９は従来の電界効果型トランジス
タの製造方法を示す断面工程図であり、図において、図
８と同一符号は同一又は相当する部分を示しており、１
８はレジスト、４ａはゲート電極材料からなる層であ
る。
【０００４】次に製造方法について説明する。まず、図
９(a) に示すように、半導体基板１００の一主面上にエ
ピタキシャル成長法によりバッファ層２，動作層１を順
次形成する。次に、図９(b) に示すように蒸着，及びリ
フトオフ法を用いて、動作層１表面にソース電極３，及
びドレイン電極１０を形成する。
【０００５】続いて、上記ソース電極３，及びドレイン
電極１０の表面を覆うように上記ソース電極３とドレイ
ン電極１０の間に開口部を有するレジスト１８を形成
し、このレジスト１８をマスクとして、図９(d) に示す
ように、動作層１をエッチングしてリセス構造部１５ａ
を形成し、さらに、上記レジスト１８をマスクとして蒸
着等によりゲート電極４を形成する。このとき、レジス
ト１８上にもゲート電極材料からなる層４ａが形成され
る。その後、レジスト１８とともに該レジスト１８上の
ゲート電極材料４ａを除去し、図８(a) に示すような電
界効果型トランジスタを得る。
【０００６】次に動作について説明する。図８(a) に示
すように、動作層１上にリセス構造を有する電界効果型
トランジスタは、ゲート電極４の下部に空乏層６を有す
る。この空乏層６は、ゲート電極４に負の電圧が加わる
と、リセス構造部１５ａの底面近傍領域にある限りは、
主としてドレイン電極１０側に向かって横方向へ成長
し、動作層１の内部におけるゲート電極４とドレイン電
極１０を結ぶ最短距離の経路内に、この空乏層６の占め
る割合が多いほど、電界効果型トランジスタのゲート・
ドレイン間耐圧は高くなる。
【０００７】以上のように従来の電界効果型トランジス
タは構成されているが、図８(a) に示す電界効果型トラ
ンジスタのようにゲート電極４の端部とリセス構造部１
５ａの端部の距離ｄが離れていると、電圧を加えてから
電界効果型トランジスタが定常状態に達するまでの時間
が長くなり、パルス応答特性等の特性が劣化してしま
う。このため、図８(b) に示すように、ゲート電極４の
端部とリセス構造部１５ｂの端部との距離ｄを短縮して
電界効果型トランジスタの特性の改善を図る場合があ
る。
【０００８】しかし、電界効果型トランジスタのリセス
構造部１５ｂの幅を狭くした場合、ゲート電極４に負の
電圧を加えていくと、空乏層６はリセス構造部１５ｂの
底面近傍領域をはみ出し、ドレイン電極１０の存在する
動作層１の上部へ、つまり、図８(b) に示すように、リ
セス構造部１５ｂの側壁に沿って上部へ拡大する。この
ため、動作層１内におけるゲート電極４と表面ドレイン
電極１０を結ぶ最短距離の経路内に空乏層６の占める割
合が、ゲート電圧に応じて増加しなくなり、電界効果型
トランジスタのゲート・ドレイン間耐圧が低くなるとい
う問題があった。
【０００９】このような問題点を解決するような電界効
果型トランジスタの構造が、実開昭６２−１５１７６９
号公報に記載されている。図１０はこの実開昭６２−１
５１７６９号公報に記載された電界効果型トランジスタ
と同様の構造を有する従来の他の電界効果型トランジス
タの構造を示す断面図であり、図において、５１は半導
体基板，５２はバッファ層，５３は動作層，５４はソー
ス電極，５５はドレイン電極，５６はリセス構造部，５
７はゲート電極，５８は空乏層である。
【００１０】また、図１１は従来の他の電界効果型トラ
ンジスタの製造方法を示す断面図であり、図において、
図１０と同一符号は同一または相当する部分を示してお
り、５９はレジストである。
【００１１】次に、この従来の他の電界効果型トランジ
スタの製造方法について説明する。まず、図１１(a) に
示すように、基板５１上にバッファ層５２，動作層５３
をＣＶＤ法等の成長方法で連続してエピタキシャル成長
させる。次に、基板５１の裏面の一部をバッファ層５２
付近まで第１のエッチングにより堀り込む。続いて、動
作層５３上のこのエッチングした部分と対応する部分に
間隔を開けて、ソース電極５４，ドレイン電極５５を蒸
着により形成する（図１１(b))。次に基板５１の裏面に
レジスト５９を塗布し、このレジスト５９のゲート電極
５７を形成する領域を所定の幅だけ露光した後、現像
し、これをマスクとして動作層５３に達するまでリン酸
系のエッチャントで第２のエッチングを行いリセス構造
部５６を形成し、さらにこのレジスト５９をマスクとし
て、Ａｌを蒸着してゲート電極５７を形成し、不要なＡ
ｌ層５７とともにレジスト５９を除去して電界効果型ト
ランジスタを得る。
【００１２】次に動作について説明する。図１０に示す
ように、この従来の他の電界効果型トランジスタはゲー
ト電極５７と接する動作層５３に空乏層５８を有してお
り、この空乏層５８は、ゲート電極５７に負の電圧が加
わると、主としてドレイン電極５５側に向かって横方向
へ成長していく。ここで、この電界効果型トランジスタ
では、ドレイン電極５５を動作層５３のリセス構造部５
６の設けられている面と反対側の面に形成している。そ
のため、空乏層５８はリセス構造部５６の底面近傍領域
をはみ出しても、図８(b) に示した従来の電界効果トラ
ンジスタのように、空乏層６がリセス構造部１５ｂの側
壁に沿って広がっていくことがなく、ドレイン電極５５
の存在する動作層５３の表面方向へ拡大する。したがっ
て、動作層５３内におけるゲート電極５７とドレイン電
極５５を結ぶ最短距離の経路内に空乏層５８が占める割
合は、ゲート電極５７に加えた電圧に応じて増加するの
で、リセス構造部５６の端部とゲート電極５７の端部と
の距離ｄが約０．２μｍと狭くても、ゲート・ドレイン
間耐圧は低下しない。
【００１３】
【発明が解決しようとする課題】以上のように、従来の
他の電界効果型トランジスタは、リセス構造部５６の端
部とゲート電極５７の端部との距離を短縮するととも
に、ゲート・ドレイン間耐圧を低下させないことが可能
なものである。しかし、動作層５３の裏面側，即ち半導
体基板５１側にリセス構造部５６，ゲート電極５７を設
けているため、これらを形成するためには、第１のエッ
チングにより半導体基板５１のリセス構造部５６を形成
すべき領域を除去した後、さらに半導体基板５１の裏面
にレジスト５９を塗布し、該レジスト５９の上記第１の
エッチングにより形成した凹部に露光と現像によりリセ
ス構造部５６を形成するための開口部を設ける必要があ
る。この開口部はゲート電極５７形成時のマスクパター
ンとしても用いられるが、ゲート電極の幅は通常０．２
５〜０．５μｍと非常に微細であるため、上記開口部の
幅も微細なものとする必要がある。しかし、通常の半導
体基板５１の厚さは数１００μｍであるため、第１のエ
ッチングにより半導体基板５１に形成したエッチング凹
部の深さも数１００μｍとなり、このような深いエッチ
ング凹部にレジスト５９を塗布すると、レジスト５９が
凹部を埋め込むように形成され、この凹部のレジスト５
９の厚さが厚くなる。このような厚さの厚いレジスト５
９に対して精度の良い露光を行うことが非常に困難であ
り、形成されたリセス構造部５６を形成するための開口
部も非常に精度の悪いものとなり、このレジスト５９を
マスクとしてゲート電極５７を形成すると、形成される
ゲート電極５７のゲート長は精度の悪いものになるとと
もに、ゲート電極の形成される位置精度も悪いものとな
る。トランジスタにおいてはゲート長はトランジスタ特
性を決める重要な要素であるため、この結果、所望のト
ランジスタ特性が得られず、均一な特性の電界効果型ト
ランジスタが得られないという問題があった。
【００１４】また、従来の他の電界効果型トランジスタ
においては、リセス構造部５６を動作層５３の裏面に設
けるために、リセス構造部５６を形成するための第２の
エッチングで、半導体基板５１の一部とバッファ層５２
をエッチングした後、動作層をエッチングする必要があ
るため、動作層５３のみをエッチングする場合に比べ
て、エッチングする深さが深くなり、エッチング精度が
悪くなってしまい、所望のリセス幅が得られなくなって
しまう。トランジスタにおいてはリセス幅もトランジス
タ特性を決める重要な要素であり、高い精度が求められ
るが、エッチング精度が悪く、所望のリセス幅が得られ
なくなるため、上記と同様に所望のトランジスタ特性が
得られず、均一な特性の電界効果型トランジスタが再現
性良く得られないという問題があった。
【００１５】この発明は上記のような問題点を解決する
ためになされたものであり、ゲート電極の端部とリセス
構造部の端部との距離を短縮した場合においても、高い
ゲート・ドレイン間耐圧を実現でき、かつ所望の特性を
再現性良く得られる半導体装置を提供することを目的と
する。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の一主面上に配置された動作層と、こ
の動作層の上記半導体基板と反対側の表面に形成された
リセス構造部と、このリセス構造部の底面上に形成され
たゲート電極と、上記動作層の上記半導体基板側の裏面
の、上記リセス構造部の側部領域に形成された裏面ドレ
イン電極と、上記動作層の、上記リセス構造部に対して
上記裏面ドレイン電極と反対の領域に形成されたソース
電極とを備えたものである。
【００１７】また、上記半導体装置において、上記裏面
ドレイン電極を、上記半導体基板の一主面と反対側の面
上に設けられた他の回路素子と接続されるよう形成した
ものである。また、上記半導体装置において、上記裏面
ドレイン電極が、上記動作層を貫通するよう設けられた
コンタクト電極と接続されているようにしたものであ
る。
【００１８】また、上記半導体装置において、上記裏面
ドレイン電極が、上記動作層に設けられた低抵抗なコン
タクト層を介して、上記動作層の表面に形成された表面
ドレイン電極と接続され、上記動作層の、上記リセス構
造部とコンタクト層との間に、上記コンタクト層，及び
表面ドレイン電極と、上記動作層のリセス構造部近傍と
が電気的に直接接続されないよう、かつ上記動作層のリ
セス構造部近傍と上記裏面ドレイン電極との電気的な接
続が保持されるよう設けられた絶縁領域を有しているも
のである。
【００１９】また、この発明に係る半導体装置は、半導
体基板の一主面上に配置された動作層と、この動作層の
上記半導体基板と反対側の表面に形成されたリセス構造
部と、このリセス構造部の底面上に形成されたゲート電
極と、上記動作層の上記リセス構造部近傍に直接電気的
に接続されないよう、上記動作層の表面に形成されたド
レイン電極と、上記動作層の上記リセス構造部の側部領
域に形成された、上記ドレイン電極と電気的に接続さ
れ、上記動作層の上記ゲート電極に接する領域に形成さ
れる空乏層を、上記動作層の半導体基板側に引き寄せる
機能を備えた低抵抗なコンタクト層と、上記動作層の、
上記リセス構造部に対して上記ドレイン電極と反対の領
域に形成されたソース電極とを備えたものである。
【００２０】また、上記半導体装置において、上記コン
タクト層が、上記動作層の表面から裏面に達する深さを
備え、上記コンタクト層と上記動作層のリセス構造部近
傍の間には、上記動作層の表面から裏面に達しない深さ
の絶縁領域を備えているようにしたものである。
【００２１】また、上記半導体装置において、上記動作
層は所定の深さ位置に、該動作層と異なる導電型を有す
るバリア層を備え、上記コンタクト層は、上記動作層の
表面から裏面に達する深さを備え、上記ドレイン電極
は、上記コンタクト層の上記リセス構造部側と反対側に
接する上記動作層に形成されたバリア層の深さ位置より
も深い凹部に、上記コンタクト層と接しないよう形成さ
れているようにしたものである。
【００２２】
【作用】この発明においては、半導体基板の一主面上に
配置された動作層の上記半導体基板と反対側の表面に形
成されたリセス構造部と、このリセス構造部の底面上に
形成されたゲート電極と、上記動作層の上記半導体基板
側の裏面に、上記リセス構造部の側部領域に高い精度が
要求されず、製造が容易な裏面ドレイン電極と備えたか
ら、ゲート電極の端部とリセス構造部の端部との距離を
短縮した場合においても、高いゲート・ドレイン間耐圧
を実現でき、かつ所望の特性を再現性よく得ることがで
きる半導体装置を提供することができる。
【００２３】また、上記半導体装置において、上記裏面
ドレイン電極を、上記半導体基板の一主面と反対側の面
上に設けられた他の回路素子と接続されるよう形成した
から、裏面ドレイン電極と半導体基板の裏面に設けられ
た他の回路素子との接続を容易に行うことができる。
【００２４】また、上記半導体装置において、上記裏面
ドレイン電極が、上記動作層を貫通するよう設けられた
コンタクト電極と接続されているようにしたから、動作
層の表面からコンタクト電極を介して裏面ドレイン電極
と電気的な接続を取ることができ、半導体基板の一主面
上に設けられたその他の回路素子との接続を容易とする
ことができる。
【００２５】また、上記半導体装置において、上記裏面
ドレイン電極が、上記動作層に設けられた低抵抗なコン
タクト層を介して、上記動作層の表面に形成された表面
ドレイン電極と接続され、上記動作層の、上記リセス構
造部とコンタクト層との間に、上記コンタクト層，及び
表面ドレイン電極と、上記動作層のリセス構造部近傍と
が電気的に直接接続されないよう、かつ上記動作層のリ
セス構造部近傍と上記裏面ドレイン電極との電気的な接
続が保持されるよう設けられた絶縁領域を有しているよ
うにしたから、半導体基板の一主面上に設けられたその
他の回路素子との接続を容易とすることができるととも
に、動作層の裏面ドレイン電極を表面から取り出すため
の表面ドレイン電極を、リセス構造部の近くに設けるこ
とが可能となり、半導体装置の面積を小型化できる。
【００２６】また、この発明においては、半導体基板の
一主面上に配置された動作層と、この動作層の上記半導
体基板と反対側の表面に形成されたリセス構造部と、こ
のリセス構造部の底面上に形成されたゲート電極と、上
記動作層の上記リセス構造部近傍に直接電気的に接続さ
れないよう、上記動作層の表面に形成されたドレイン電
極と、上記動作層の上記リセス構造部の側部領域に形成
された、上記ドレイン電極と電気的に接続され、上記動
作層の上記ゲート電極に接する領域に形成される空乏層
を、上記動作層の半導体基板側に引き寄せる機能を備え
た低抵抗なコンタクト層とを備えたから、動作層の裏面
にゲート電極や裏面ドレイン電極を設ける工程をなくす
ことができ、ゲート電極の端部とリセス構造部の端部と
の距離を短縮した場合においても高いゲート・ドレイン
間耐圧を実現でき、かつ所望の特性を再現性よく得られ
る半導体装置を容易に提供できる。
【００２７】また、上記半導体装置において、上記コン
タクト層が、上記動作層の表面から裏面に達する深さを
備え、上記コンタクト層と上記動作層のリセス構造部近
傍の間には、上記動作層の表面から裏面に達しない深さ
の絶縁領域を備えているようにしたから、ゲート電極の
端部とリセス構造部の端部との距離を短縮した場合にお
いても高いゲート・ドレイン間耐圧を実現でき、かつ所
望の特性を再現性よく得られる半導体装置を容易に提供
できる。
【００２８】また、上記半導体装置において、上記動作
層は所定の深さ位置に、該動作層と異なる導電型を有す
るバリア層を備え、上記コンタクト層は、上記動作層の
表面から裏面に達する深さを備え、上記ドレイン電極
は、上記コンタクト層の上記リセス構造部側と反対側に
接する上記動作層に形成されたバリア層の深さ位置より
も深い凹部に、上記コンタクト層と接しないよう形成さ
れているようにしたから、ゲート電極の端部とリセス構
造部の端部との距離を短縮した場合においても高いゲー
ト・ドレイン間耐圧を実現でき、かつ所望の特性を再現
性よく得られる半導体装置を容易に提供できる。
【００２９】
【実施例】
実施例１．図１は本発明の第１の実施例による電界効果
型トランジスタの構造を示す断面図であり、図におい
て、２はＧａＡｓ半導体基板１００の一主面上に形成さ
れたＧａＡｓバッファ層、１は該バッファ層２の表面に
形成されたＳｉやＡｌ，Ｉｎ等のｎ型ドーパントを含む
厚さ１５００〜３０００オングストロームのＧａＡｓ動
作層、１５は深さが１０００〜２０００オングストロー
ムであるリセス構造部、４は該リセス構造部１５の底部
中央に形成された幅０．２５〜０．５μｍのＡｌ等から
なるゲート電極で、リセス構造部１５の端部と該ゲート
電極４の端部との距離ｄは約０．２μｍである。３は動
作層１表面の，リセス構造部１５の両側部分の一方に配
置されたＡｕＧｅ系材料からなるソース電極、５はリセ
ス構造部１５の両側部の他方の動作層１の裏面側に設け
られたＡｕＧｅ系材料からなるドレイン電極で、ソース
電極３とドレイン電極５のリセス幅方向の距離は２．５
〜４μｍである。６はゲート電極４の下に形成される空
乏層である。
【００３０】また、図２は本発明の第１の実施例による
電界効果型トランジスタの製造方法を示す断面図であ
り、図において、図１と同一符号は同一又は相当する部
分を示しており、１６，１７は第１，第２のレジスト、
４ａはゲート電極材料からなる層である。
【００３１】次に製造方法を図２を用いて説明する。ま
ず、図２(a) に示すように、半導体基板１００の一主面
上にエピタキシャル成長法によりバッファ層２，動作層
１を順次形成する。次に、図２(b) に示すように蒸着，
及びリフトオフ法を用いて、動作層１表面にソース電極
３を形成する。
【００３２】続いて、図２(c) に示すように、上記ソー
ス電極３，及び動作層１の表面を覆うよう、上記ソース
電極３の側部にリセス構造部１５を設けるための開口部
を有する第１のレジスト１６を形成し、この第１のレジ
スト１６をマスクとして、図２(d) に示すように、動作
層１を例えば酒石酸を用いて１０００〜２０００オング
ストロームの深さまでエッチングしてリセス構造部１５
を形成し、さらに、上記第１のレジスト１６をマスクと
して蒸着によりゲート電極４を形成する。このとき、第
１のレジスト１６上にもゲート電極材料からなる層４ａ
が形成される。
【００３３】その後、第１のレジスト１６とともに該第
１のレジスト１６上のゲート電極材料４ａを除去し、図
２(e) に示すように、上記ソース電極３とリセス構造部
１５を介して対抗する領域の下部に開口部を有する第２
のレジスト１７を、半導体基板１００の一主面と反対側
の面（以下裏面とも称す）に形成する。
【００３４】さらに、第２のレジスト１７をマスクとし
て、例えばＨｅとＣｌの混合ガスを使用したＲＩＥ(Rea
ctive Ion Etching)により、基板１００の一主面と反対
側の面から動作層１の裏面が露出するまでエッチングし
（図２(f))、該動作層１の裏面に第２のレジスト１７を
マスクとして蒸着によりドレイン電極５を形成し、第２
のレジスト１７を除去して図１に示す電界効果型トラン
ジスタを得る。
【００３５】次に動作について説明する。図１に示すよ
うに、この電界効果型トランジスタはゲート電極４の下
部に空乏層６を有しており、この空乏層６は、ゲート電
極４に負の電圧が加わると、リセス構造部１５の下部領
域にある限りは、主としてドレイン電極５側に向かって
横方向へ成長していく。ここで、本実施例１の電界効果
型トランジスタでは、図１に示すように、ドレイン電極
５を動作層１のリセス構造部１５の設けられている面と
反対側の面に形成している。そのため、空乏層６はリセ
ス構造部１５の下部領域をはみ出しても、図８(b) に示
した従来の電界効果トランジスタのように、空乏層６が
リセス構造部１５ｂの側壁に沿って広がっていくことが
なく、ドレイン電極５の存在する動作層１の裏面方向へ
拡大する。したがって、動作層１内におけるゲート電極
４とドレイン電極５を結ぶ最短距離の経路内に空乏層が
占める割合は、ゲート電極４に加えた電圧に応じて変化
するので、リセス構造部１５の端部とゲート電極４の端
部との距離ｄが約０．２μｍと狭くても、ゲート・ドレ
イン間耐圧は低下しない。
【００３６】また、本実施例１においては、リセス構造
部１５やゲート電極４を動作層１の表面に形成すること
ができるため、リセス構造部１５やゲート電極４の幅を
高精度に制御できるとともに、ゲート電極４をリセス構
造部１５内に位置精度よく設けることができ、さらに、
ドレイン電極５の幅は数μｍと、ゲート電極４やリセス
構造部１５の幅と比べて非常に大きいため、半導体基板
１００やバッファ層２をエッチングする際に用いるレジ
スト１７のマスクパターン形成が容易であるとともに、
その形成位置の精度はトランジスタ特性には大きな影響
を与えるものではないので、ドレイン電極５の形成位置
の精度が多少悪くなっても、ほぼ所定のトランジスタ特
性が得られるため、上述した実開昭６２−１５１７６９
号のように動作層の半導体基板側にゲート電極を形成す
る場合に比べて容易に所望のトランジスタ特性を備えた
電界効果型トランジスタを得ることができる。
【００３７】このように本実施例１によれば、動作層１
の表面に形成されたリセス構造部１５と、該リセス構造
部１５の底部に設けられたゲート電極４と、上記リセス
構造部１５の側部領域の，上記動作層１の裏面側に形成
されたドレイン電極５とを備えたから、ゲート電極の端
部とリセス構造部の端部との距離を短縮した場合におい
ても、高いゲート・ドレイン間耐圧を実現でき、かつ所
望の特性を再現性よく得られる電界効果型トランジスタ
を提供することができる。
【００３８】なお、上記実施例１において、ドレイン電
極５と半導体基板１００の一主面と反対側の面に設けら
れた他の回路素子とを接続する必要がある場合には、図
３に示すように、このような他の裏面回路素子（図示せ
ず）と接続されるようにドレイン電極１２を形成するよ
うにしてもよい。なお、図３において、図１と同一符号
は同一又は相当する部分を示しており、１２は裏面回路
素子と接続されたドレイン電極である。このような場合
においては、ドレイン電極と半導体基板の裏面に設けら
れたの他の回路素子との接続を容易に行うことができる
効果がある。
【００３９】実施例２．図４は本発明の第２の実施例に
よる電界効果型トランジスタの構造を示す断面図であ
り、図において、図１と同一符号は同一又は相当する部
分を示しており、７はコンタクト電極である。
【００４０】本実施例２の電界効果型トランジスタは、
上記第１の実施例の電界効果型トランジスタと同様の方
法により、ソース電極３とゲート電極４を形成した後、
動作層１のリセス構造部１５側部の、ドレイン電極５が
形成される領域の一部に、酒石酸等のエッチング液を用
いて該動作層１をバッファ層２との界面までエッチング
してスルーホールを設け、このスルーホールの内面を覆
うように蒸着等によりコンタクト電極７を形成し、さら
に上記実施例１と同様に該コンタクト電極７と接続され
るように動作層１の裏面側にドレイン電極５を形成する
ようにしたものである。
【００４１】上記実施例１においては、ドレイン電極５
が動作層１の裏面側に形成されているためにゲート・ド
レイン間耐圧の低下を防ぐことができるが、通常の半導
体装置においては、同一半導体基板の一主面上に電界効
果型トランジスタや、その他の回路素子が形成されてい
る場合が多いため、動作層１の裏面に形成したドレイン
電極５を動作層１の表面の回路素子と接続する必要があ
った。
【００４２】しかし、本実施例２においては、動作層１
の裏面側に形成したドレイン電極５をコンタクト層７を
介して動作層１の表面側から取り出せるようにしたか
ら、ゲート・ドレイン間耐圧の低下を防ぐことができる
とともに、半導体基板１００の一主面上に設けられたそ
の他の回路素子との接続が容易になる。ただし、このコ
ンタクト電極７は空乏層６の成長方向に影響を与えない
ようにリセス構造部１５からできるだけ離れた位置に形
成するようにする。
【００４３】このような本実施例２においても、上記実
施例１と同様の効果を奏するとともに、半導体基板１０
０の一主面上に設けられたその他の回路等との接続を容
易とすることができる効果がある。
【００４４】なお、本実施例２においては、動作層１に
スルーホールを形成する際に酒石酸を使用したエッチン
グ方法を用いるようにしたが、その他のエッチング方法
を用いるようにしても、上記実施例２と同様の効果を奏
する。
【００４５】また、本実施例２においては、コンタクト
電極７を形成する際に蒸着法を用いるようにしたが、本
発明はその他の方法を用いてコンタクト電極を形成する
ようにしてもよく、このような場合においても上記実施
例２と同様の効果を奏する。
【００４６】実施例３．図５は本発明の第３の実施例に
よる電界効果型トランジスタの構造を示す断面図であ
り、図において、図１と同一符号は同一又は相当する部
分を示しており、８は高抵抗な絶縁領域，９は低抵抗な
コンタクト層，１０は表面ドレイン電極である。
【００４７】本実施例３の電界効果型トランジスタは、
上記第１の実施例の電界効果型トランジスタと同様の方
法により、ソース電極３，リセス構造部１５，及びゲー
ト電極４を形成した後、ソース電極３と反対側のリセス
構造部１５の側部領域の一部に、水素（Ｈ）やボロン
（Ｂｏ）をバッファ層２に達するまでイオン注入して、
絶縁領域８を形成し、さらに、動作層１の該絶縁領域８
に隣接した領域のうちのリセス構造部１５側と反対の領
域にシリコン（Ｓｉ）等をイオン注入してコンタクト層
９を形成し、さらに、該コンタクト層９上に表面ドレイ
ン電極１０を蒸着，及びリフトオフ法を用いて形成し、
さらに上記実施例１と同様にコンタクト層９と、動作層
１の上記絶縁領域８に隣接した領域のうちのリセス構造
部１５側の領域に接触するように動作層１の裏面側にド
レイン電極５を形成するようにしたものである。
【００４８】本実施例３においても、上記第１の実施例
と同様に、動作層１の表面にリセス構造部１５を形成
し、裏面にドレイン電極５を形成するようにしたから、
ゲート電極４の端部とリセス構造部１５の端部の距離を
短くしても、高いゲート・ドレイン間耐圧を保つことが
できる。また、ドレイン電極５をコンタクト層９を介し
て動作層１の表面に設けた表面ドレイン電極１０から取
り出せるようにしたから、上記第２の実施例と同様に半
導体基板１００の一主面上に設けられたその他の回路等
との接続を容易とすることができる。
【００４９】ここで、リセス構造部１５と表面ドレイン
電極１０との間に絶縁領域８が設けられているため、空
乏層６の動作層１表面の表面ドレイン電極１０の方向へ
の広がりを防止できる。従って、上記実施例２において
は、ドレイン電極５を取り出すためのコンタクト電極７
をリセス構造部１５からできるだけ離して設ける必要が
あったが、本実施例３においては、ドレイン電極５を取
り出すための表面ドレイン電極１０をリセス構造部１５
の近傍に設けることが可能となる。
【００５０】このように本実施例３によれば、動作層１
のリセス構造部１５の側部の一方に、該動作層１の表面
から裏面に達する絶縁領域８と、該絶縁領域８に隣接す
る領域のうちの上記リセス構造部１５側と反対の領域に
設けられたコンタクト層９と、該コンタクト層９と、動
作層１の上記絶縁領域８に隣接した領域のうちのリセス
構造部１５側の領域とに接触するよう動作層１の裏面側
に形成されたドレイン電極５と、上記コンタクト層９の
動作層１の表面側に形成された表面ドレイン電極１０を
備えたから、上記実施例２と同様の効果を奏するととも
に、上記実施例２に対して、動作層の裏面のドレイン電
極を表面から取り出すための電極を、リセス構造部の近
くに設けることが可能となり、電界効果型トランジタの
面積を小型化することができる。
【００５１】なお上記実施例１〜３においては、ドレイ
ン電極５を形成する際の半導体基板１００やバッファ層
２をエッチングする方法としてＲＩＥ法を用いるように
したが、同様の構造を得られるならば他のどのような方
法を用いるようにしてもよい。
【００５２】実施例４．図６は本発明の第４の実施例に
よる電界効果型トランジスタの構造を示す断面図であ
り、図において、図５と同一符号は同一又は相当する部
分を示している。
【００５３】本実施例４の電界効果型トランジスタは、
上記実施例３の電界効果型トランジスタにおいて、絶縁
領域８をバッファ層２に達しないように形成するように
し、さらに、動作層１の裏面側にドレイン電極５を設け
ないようにしたものであり、上記実施例３の電界効果型
トランジスタと同様の製造方法により形成される。
【００５４】本実施例４においては、表面ドレイン電極
１０は低抵抗なコンタクト層９の表面に形成されてお
り、該コンタクト層９とリセス構造部１５の間は絶縁領
域８により分離されている。しかし、動作層１の裏面側
において、絶縁領域８とバッファ層２との間に間隙が設
けられており、この間隙を介してコンタクト層９と動作
層１が接続されているため、ゲート電極４が負となるよ
うに電圧を印加すると、空乏層６は該絶縁領域８とバッ
ファ層２との間の間隙方向に成長する。即ち、上記実施
例３と同様に、空乏層６が動作層１の裏面側方向に向か
って成長するため、本実施例４においては、動作層の裏
面側にドレイン電極を設けることなく、ゲート電極４の
端部とリセス構造部１５の端部の距離を短くしても、高
いゲート・ドレイン間耐圧を保つことができる。したが
って、上記実施例３や上述した実開昭６２−１５１７６
９号に示した電界効果型トランジスタように、動作層１
の裏面側にドレイン電極やゲート電極を形成する必要が
なく、半導体基板やバッファ層をエッチングする工程が
不要となり、電界効果型トランジスタを容易に製造する
ことが可能となる。
【００５５】また、本実施例４においても、上記実施例
３と同様に、表面ドレイン電極１０は動作層１の表面に
配置され、コンタクト層９を介して、動作層１と接続さ
れているため、半導体基板１００の一主面側に形成され
ている他の回路との接続を容易に行うことが可能であ
る。
【００５６】このように本実施例４によれば、動作層１
のリセス構造部１５の側部の一方に、該動作層の表面か
ら裏面に達しない所定の深さの絶縁領域８と、該絶縁領
域８に隣接する領域のうちの上記リセス構造部１５側と
反対の領域に設けられた動作層１の表面から裏面に達す
るよう形成されたコンタクト層９と、コンタクト層９の
動作層１の表面側に形成された表面ドレイン電極１０を
備えたから、上記実施例３と同様の効果を奏するととも
に、さらに、ドレイン電極やゲート電極を動作層の裏面
に形成する必要を無くして、電界効果型トランジスタの
製造工程を容易とすることができる。
【００５７】実施例５．図７は本発明の第５の実施例に
よる電界効果型トランジスタの構造を示す断面図であ
り、図において、図６と同一符号は同一又は相当する部
分を示しており、１ａは第１のｎ−ＧａＡｓ動作層，１
ｂは第２のｎ−ＧａＡｓ動作層，９ａはコンタクト層，
１１はｐ−ＧａＡｓバリア層である。本実施例の動作層
１は第１の動作層１ａと第２の動作層１ｂにより構成さ
れており、本実施例のバリア層１１は、第２の動作層１
ｂのリセス構造部１５底面の厚さを所望のトランジスタ
特性を得るために必要な厚さに保ちつつ、第２の動作層
１ｂの裏面側に第１の動作層１ａを配置できるように
し、この第１の動作層１ａの表面にドレイン電極１０を
設けることにより、第２の動作層１ｂの裏面近傍に表面
ドレイン電極１０を形成できるようにするためのもので
あり、第１の動作層１ａ，バリア層１１，及び第２の動
作層１ｂ間においてｎｐｎ接合を形成することにより、
第１の動作層１ａと第２の動作層１ｂとの間の電流の流
れ，及び空乏層６の広がりを阻止している。
【００５８】次に製造方法について説明する。図７に示
すように、半導体基板１００上にバッファ層２，第１の
動作層１ａ，バリア層１１，厚さが１５００〜３０００
オングストロームの第２の動作層１ｂを例えばＭＢＥ(M
olecular Beam Epitaxy)装置などを用いて形成し、次
に、上記実施例１と同様に、ソース電極３，リセス構造
部１５，及びゲート電極４を第２の動作層１ｂの表面に
形成した後、上記リセス構造部１５の側部領域の動作層
１ａの表面からイオン注入法によりＳｉを注入してバッ
ファ層２に達する深さのコンタクト層９ａを形成し、該
コンタクト層９に隣接した領域のうちのリセス構造部１
５側と反対の所定の領域をＨｅとＣｌの混合ガスを使用
したＲＩＥエッチングにより第１の動作層１ａが露出す
るまでエッチングし、この露出した第１の動作層１ａ上
に、第２の動作層１ｂ上に形成されたの回路等（図示せ
ず）と接続された表面ドレイン電極１０を蒸着等により
形成する。このとき、コンタクト層９ａと表面ドレイン
電極１０は直接接触しないようにする。以上のようにし
て電界効果型トランジスタを得る。
【００５９】本実施例においては、表面ドレイン電極１
０はエッチングにより露出した第１の動作層１ａ，コン
タクト層９ａを介してリセス構造部１５が設けられてい
る動作層１と接続されており、ゲート電極４が負となる
ように電圧を印加すると、空乏層６はゲート電極４とド
レイン電極１０を結ぶ最短距離となる方向に成長する。
このため、バリア層１１に形成されたコンタクト層９ａ
の方向に向かって広がっていくために、空乏層６がリセ
ス構造部１５側面を回り込むことがなく、高いゲート・
ドレイン間耐圧を保つことができる。したがって、本実
施例５においても上記第４の実施例と同様の効果を奏す
る。
【００６０】なお、上記実施例５においては、第１の動
作層とバリア層をＭＢＥ法を用いて形成するようにした
が、本発明はその他の方法を用いて第１の動作層とバリ
ア層を形成するようにしてもよく、このような場合にお
いても上記実施例と同様の効果を奏する。
【００６１】また、上記実施例５においては、ドレイン
電極を形成する際の動作層１やバリア層１１をエッチン
グする方法としてＲＩＥ法を用いるようにしたが、同様
の構造を得られるならば他のどのような方法を用いるよ
うにしてもよい。
【００６２】また、上記第３，第４，及び第５の実施例
においては、絶縁領域やコンタクト層の形成方法として
イオン注入法を用いるようにしたが、本発明はその他の
方法により絶縁領域やコンタクト層を形成するようにし
てもよく、このような場合においても上記各実施例と同
様の効果を奏する。
【００６３】なお、上記実施例１〜５においては、動作
層表面にリセス構造部を形成する際、酒石酸を使用した
エッチング方法を用いたが、同様のリセス形状が得られ
るならば、他のどの様な方法を用いてリセス構造部を形
成するようにしてもよい。
【００６４】また、上記実施例１〜５においては、ソー
ス電極，ゲート電極，ドレイン電極を形成する際に蒸着
・リフトオフ法を用いたが、同様の構造が作れるならば
他のどのような方法を用いるようにしてもよい。
【００６５】また、上記実施例１〜５においては動作層
の導電型がｎ型である場合について説明したが、本発明
は動作層の導電型がｐ型の場合においても適用できるも
のであり、上記各実施例と同様の効果を奏する。
【００６６】また、上記実施例１〜５においては動作層
の材料としてＧａＡｓ系材料を用いた場合について説明
したが、本発明はその他の材料系を用いた場合について
も適用できるものであり、上記各実施例と同様の効果を
奏する。
【００６７】さらに、上記実施例１〜５においては電界
効果型トランジスタについて説明したが、本発明はその
他の半導体装置についても適用できるものであり、この
ような場合においても上記各実施例と同様の効果を奏す
る。
【００６８】
【発明の効果】以上のようにこの発明によれば、半導体
基板の一主面上に配置された動作層の上記半導体基板と
反対側の表面に形成されたリセス構造部と、このリセス
構造部の底面上に形成されたゲート電極と、上記動作層
の上記半導体基板側の裏面に、裏面ドレイン電極と備え
たから、ゲート電極の端部とリセス構造部の端部との距
離を短縮した場合においても、高いゲート・ドレイン間
耐圧を実現でき、かつ所望の特性を再現性よく得ること
ができる半導体装置を提供することができる効果があ
る。
【００６９】また、上記半導体装置において、上記裏面
ドレイン電極を、上記半導体基板の一主面と反対側の面
上に設けられた他の回路素子と接続されるよう形成した
から、裏面ドレイン電極と半導体基板の裏面に設けられ
た他の回路素子との接続を容易に行うことができる効果
がある。
【００７０】また、上記半導体装置において、上記裏面
ドレイン電極が、上記動作層を貫通するよう設けられた
コンタクト電極と接続されているようにしたから、動作
層の表面からコンタクト電極を介して裏面ドレイン電極
と電気的な接続を取ることができ、半導体基板の一主面
上に設けられたその他の回路素子との接続を容易とする
ことができる効果がある。
【００７１】また、上記半導体装置において、上記裏面
ドレイン電極が、上記動作層に設けられた低抵抗なコン
タクト層を介して、上記動作層の表面に形成された表面
ドレイン電極と接続され、上記動作層の、上記リセス構
造部とコンタクト層との間に、上記コンタクト層，及び
表面ドレイン電極と、上記動作層のリセス構造部近傍と
が電気的に直接接続されないよう、かつ上記動作層のリ
セス構造部近傍と上記裏面ドレイン電極との電気的な接
続が保持されるよう設けられた絶縁領域を有しているよ
うにしたから、半導体基板の一主面上に設けられたその
他の回路素子との接続を容易とすることができるととも
に、動作層の裏面ドレイン電極を表面から取り出すため
の表面ドレイン電極を、リセス構造部の近くに設けるこ
とが可能となり、半導体装置の面積を小型化できる効果
がある。
【００７２】また、この発明によれば、半導体基板の一
主面上に配置された動作層と、この動作層の上記半導体
基板と反対側の表面に形成されたリセス構造部と、この
リセス構造部の底面上に形成されたゲート電極と、上記
動作層の上記リセス構造部近傍に直接電気的に接続され
ないよう、上記動作層の表面に形成されたドレイン電極
と、上記動作層の上記リセス構造部の側部領域に形成さ
れた、上記ドレイン電極と電気的に接続され、上記動作
層の上記ゲート電極に接する領域に形成される空乏層
を、上記動作層の半導体基板側に引き寄せる機能を備え
た低抵抗なコンタクト層とを備えたから、ゲート電極の
端部とリセス構造部の端部との距離を短縮した場合にお
いても高いゲート・ドレイン間耐圧を実現でき、かつ所
望の特性を再現性よく得られる半導体装置を容易に提供
できる効果がある。
【００７３】また、上記半導体装置において、上記コン
タクト層が、上記動作層の表面から裏面に達する深さを
備え、上記コンタクト層と上記動作層のリセス構造部近
傍の間には、上記動作層の表面から裏面に達しない深さ
の絶縁領域を備えているようにしたから、ゲート電極の
端部とリセス構造部の端部との距離を短縮した場合にお
いても高いゲート・ドレイン間耐圧を実現でき、かつ所
望の特性を再現性よく得られる半導体装置を容易に提供
できる効果がある。
【００７４】また、上記半導体装置において、上記動作
層は所定の深さ位置に、該動作層と異なる導電型を有す
るバリア層を備え、上記コンタクト層は、上記動作層の
表面から裏面に達する深さを備え、上記ドレイン電極
は、上記コンタクト層の上記リセス構造部側と反対側に
接する上記動作層に形成されたバリア層の深さ位置より
も深い凹部に、上記コンタクト層と接しないよう形成さ
れているようにしたから、ゲート電極の端部とリセス構
造部の端部との距離を短縮した場合においても高いゲー
ト・ドレイン間耐圧を実現でき、かつ所望の特性を再現
性よく得られる半導体装置を容易に提供できる効果があ
る。
【図面の簡単な説明】
【図１】 この発明の第１の実施例による電界効果型ト
ランジスタの構造を示す断面図である。
【図２】 この発明の第１の実施例による電界効果型ト
ランジスタの製造方法を示す断面工程図である。
【図３】 この発明の第１の実施例の変形例による電界
効果型トランジスタの構造を示す断面図である。
【図４】 この発明の第２の実施例による電界効果型ト
ランジスタの構造を示す断面図である。
【図５】 この発明の第３の実施例による電界効果型ト
ランジスタの構造を示す断面図である。
【図６】 この発明の第４の実施例による電界効果型ト
ランジスタの構造を示す断面図である。
【図７】 この発明の第５の実施例による電界効果型ト
ランジスタの構造を示す断面図である。
【図８】 従来の電界効果型トランジスタの構造を示す
断面図である。
【図９】 従来の電界効果型トランジスタの製造方法を
示す断面工程図である。
【図１０】 従来の他の電界効果型トランジスタの構造
を示す断面図である。
【図１１】 従来の他の電界効果型トランジスタの製造
方法を示す断面工程図である。
【符号の説明】
１，５３ 動作層、１ａ，１ｂ 第１，第２のｎ−Ｇａ
Ａｓ動作層、２，５２バッファ層、３，５４ ソース電
極、４，５７ ゲート電極、４ａ ゲート電極材料から
なる層、５，５５ ドレイン電極、６，５８ 空乏層、
７ コンタクト電極、８ 絶縁領域、９，９ａ コンタ
クト層、１０ 表面ドレイン電極、１１ バリア層、１
２ 裏面回路と接続するドレイン電極、１５，１５ａ，
１５ｂ，５６ リセス構造部、１６，１７ 第１，第２
のレジスト、１８，５９ レジスト、５１，１００ 半
導体基板。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面上に配置された動作
    層と、 該動作層の上記半導体基板と反対側の表面に形成された
    リセス構造部と、 該リセス構造部の底面上に形成されたゲート電極と、 上記動作層の上記半導体基板側の裏面の、上記リセス構
    造部の側部領域に形成された裏面ドレイン電極と、 上記動作層の、上記リセス構造部に対して上記裏面ドレ
    イン電極と反対の領域に形成されたソース電極とを備え
    たことを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記裏面ドレイン電極は、上記半導体基板の一主面と反
    対側の面上に設けられた他の回路素子と接続されるよう
    形成されていることを特徴とする半導体装置。
  3. 【請求項３】 請求項１に記載の半導体装置において、 上記裏面ドレイン電極は、上記動作層を貫通するよう設
    けられたコンタクト電極と接続されていることを特徴と
    する半導体装置。
  4. 【請求項４】 請求項１に記載の半導体装置において、 上記裏面ドレイン電極は、上記動作層に設けられた低抵
    抗なコンタクト層を介して、上記動作層の表面に形成さ
    れた表面ドレイン電極と接続されており、 上記動作層の、上記リセス構造部と上記コンタクト層と
    の間には、上記コンタクト層，及び表面ドレイン電極
    と、上記動作層のリセス構造部近傍とが電気的に直接接
    続されないよう、かつ上記動作層のリセス構造部近傍と
    上記裏面ドレイン電極との電気的な接続が保持されるよ
    う設けられた絶縁領域を有していることを特徴とする半
    導体装置。
  5. 【請求項５】 半導体基板の一主面上に配置された動作
    層と、 該動作層の上記半導体基板と反対側の表面に形成された
    リセス構造部と、 該リセス構造部の底面上に形成されたゲート電極と、 上記動作層の上記リセス構造部近傍に直接電気的に接続
    されないよう、上記動作層の表面に形成されたドレイン
    電極と、 上記動作層の上記リセス構造部の側部領域に形成され
    た、上記ドレイン電極と電気的に接続され、上記動作層
    の上記ゲート電極に接する領域に形成される空乏層を、
    上記動作層の半導体基板側に引き寄せる機能を備えた低
    抵抗なコンタクト層と、 上記動作層の、上記リセス構造部に対して上記ドレイン
    電極と反対の領域に形成されたソース電極とを備えたこ
    とを特徴とする半導体装置。
  6. 【請求項６】 請求項５に記載の半導体装置において、 上記コンタクト層は、上記動作層の表面から裏面に達す
    る深さを備えており、上記コンタクト層と上記動作層の
    リセス構造部近傍の間には、上記動作層の表面から裏面
    に達しない深さの絶縁領域を備えていることを特徴とす
    る半導体装置。
  7. 【請求項７】 請求項５に記載の半導体装置において、 上記動作層は所定の深さ位置に、該動作層と異なる導電
    型を有するバリア層を備えており、 上記コンタクト層は、上記動作層の表面から裏面に達す
    る深さを備えており、 上記ドレイン電極は、上記コンタクト層の上記リセス構
    造部側と反対側に接する上記動作層に形成されたバリア
    層の深さ位置よりも深い凹部に、上記コンタクト層と接
    しないよう形成されていることを特徴とする半導体装
    置。
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