JPH06163912A - 縦型絶縁ゲートトランジスタとその製法 - Google Patents
縦型絶縁ゲートトランジスタとその製法Info
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- JPH06163912A JPH06163912A JP30713692A JP30713692A JPH06163912A JP H06163912 A JPH06163912 A JP H06163912A JP 30713692 A JP30713692 A JP 30713692A JP 30713692 A JP30713692 A JP 30713692A JP H06163912 A JPH06163912 A JP H06163912A
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Abstract
(57)【要約】
【目的】 小面積ＸＭＯＳを簡単に製造する。
【構成】 半導体基板１１上に、低不純物濃度ないしは
真性の半導体突起１２が形成され、この半導体突起１２
の上端及び下端に、ソース及びドレインの一方の領域と
他方の領域とが形成され、半導体突起１２の壁面に、ゲ
ート絶縁層１５が被着され、半導体基板１１上にゲート
絶縁層１５と密着してゲート電極１６が形成された構成
とする。
真性の半導体突起１２が形成され、この半導体突起１２
の上端及び下端に、ソース及びドレインの一方の領域と
他方の領域とが形成され、半導体突起１２の壁面に、ゲ
ート絶縁層１５が被着され、半導体基板１１上にゲート
絶縁層１５と密着してゲート電極１６が形成された構成
とする。
Description
【０００１】
【産業上の利用分野】本発明は、特にチャネル形成部に
対のゲート電極が対向して配置される絶縁ゲートトラン
ジスタいわゆるＸＭＯＳトランジスタに適用して好適な
縦型絶縁ゲートトランジスタとその製法に係わる。
対のゲート電極が対向して配置される絶縁ゲートトラン
ジスタいわゆるＸＭＯＳトランジスタに適用して好適な
縦型絶縁ゲートトランジスタとその製法に係わる。
【０００２】
【従来の技術】ＸＭＯＳトランジスタは、図１０にその
概略的断面図を示すように、チャネル形成部となる低不
純物濃度のｐ- 型もしくはｎ- 型、或いは真性ｉ型の半
導体層１を挟んでその上下にそれぞれゲート絶縁層２を
介して第１及び第２のゲート電極５Ｇ1 及び５Ｇ2 が対
向配置され、これらゲート電極の配置部を挟んでその両
側において半導体層１にｎ型またはｐ型の不純物の例え
ば選択的拡散による高不純物濃度のソース領域３及びド
レイン領域４が形成された構成をとる。
概略的断面図を示すように、チャネル形成部となる低不
純物濃度のｐ- 型もしくはｎ- 型、或いは真性ｉ型の半
導体層１を挟んでその上下にそれぞれゲート絶縁層２を
介して第１及び第２のゲート電極５Ｇ1 及び５Ｇ2 が対
向配置され、これらゲート電極の配置部を挟んでその両
側において半導体層１にｎ型またはｐ型の不純物の例え
ば選択的拡散による高不純物濃度のソース領域３及びド
レイン領域４が形成された構成をとる。
【０００３】このＸＭＯＳトランジスタは、パンチスル
ーが生じないとか、しきい値電圧Ｖ thや、ドレイン電流
−ゲート電圧特性のＶth以下でのスロープの不純物濃度
依存性が小さいなどの利点を有する。
ーが生じないとか、しきい値電圧Ｖ thや、ドレイン電流
−ゲート電圧特性のＶth以下でのスロープの不純物濃度
依存性が小さいなどの利点を有する。
【０００４】ところが、この種ＸＭＯＳトランジスタで
は、図１０における上下のゲート電極５Ｇ1 及び５Ｇ2
の相互の位置合せ、すなわち両者の整合（アライメン
ト）が難しいという問題があり、またその全体の平面的
な広がり、つまりその占有面積が大きく、高収率化、高
密度集積化に適当でないなどの問題がある。
は、図１０における上下のゲート電極５Ｇ1 及び５Ｇ2
の相互の位置合せ、すなわち両者の整合（アライメン
ト）が難しいという問題があり、またその全体の平面的
な広がり、つまりその占有面積が大きく、高収率化、高
密度集積化に適当でないなどの問題がある。
【０００５】
【発明が解決しようとする課題】本発明は、上述したよ
うに、例えばＸＭＯＳにおいて、その対のゲート電極相
互の位置合せの問題、占有面積の問題の解決をはかるも
のである。
うに、例えばＸＭＯＳにおいて、その対のゲート電極相
互の位置合せの問題、占有面積の問題の解決をはかるも
のである。
【０００６】
【課題を解決するための手段】本発明は、図１に一例の
斜視図を示すように、半導体基板１１上に、低不純物濃
度ないしは真性の半導体突起１２が形成され、この半導
体突起１２の上端と下端とに、ソースまたはドレイン
と、ドレインまたはソースが形成され、半導体突起１２
の壁面に、ゲート絶縁層１５が被着され、半導体基板１
１上にゲート絶縁層１５と密着してゲート電極１６が形
成された縦型構成とする。
斜視図を示すように、半導体基板１１上に、低不純物濃
度ないしは真性の半導体突起１２が形成され、この半導
体突起１２の上端と下端とに、ソースまたはドレイン
と、ドレインまたはソースが形成され、半導体突起１２
の壁面に、ゲート絶縁層１５が被着され、半導体基板１
１上にゲート絶縁層１５と密着してゲート電極１６が形
成された縦型構成とする。
【０００７】また、本発明は、上述の構成において、図
２にその一例の斜視図を示すように、半導体突起１２を
円柱状とする。
２にその一例の斜視図を示すように、半導体突起１２を
円柱状とする。
【０００８】また、本発明は、同様に上述の構成におい
て、例えば図１で示すように、ゲート電極１６を、半導
体突起１２を挟んで互いに分離された対向する対の電極
１６１及び１６２による構成とする。
て、例えば図１で示すように、ゲート電極１６を、半導
体突起１２を挟んで互いに分離された対向する対の電極
１６１及び１６２による構成とする。
【０００９】さらに、本発明は、同様に上述の構成にお
いて、図２にその一例の平面図を示すように、ゲート電
極１６が半導体突起１２を取り囲む構成とする。
いて、図２にその一例の平面図を示すように、ゲート電
極１６が半導体突起１２を取り囲む構成とする。
【００１０】また、本発明方法は、図５に示すように、
高不純物濃度の半導体基板１１上に、低不純物濃度のｐ
- 型或いはｎ- 型ないしは真性ｉ型の半導体層２２をエ
ピタキシャル成長する工程と、図６に示すように、この
半導体層２２を選択的にエッチングして半導体突起１２
を形成する工程と、図７に示すように、この半導体突起
１２の壁面に、ゲート絶縁層１５を形成する工程と、図
９に示すように、このゲート絶縁層１５に密着してゲー
ト電極１６を形成する工程とを採って例えば図１に示す
縦型絶縁ゲートトランジスタを作製する。
高不純物濃度の半導体基板１１上に、低不純物濃度のｐ
- 型或いはｎ- 型ないしは真性ｉ型の半導体層２２をエ
ピタキシャル成長する工程と、図６に示すように、この
半導体層２２を選択的にエッチングして半導体突起１２
を形成する工程と、図７に示すように、この半導体突起
１２の壁面に、ゲート絶縁層１５を形成する工程と、図
９に示すように、このゲート絶縁層１５に密着してゲー
ト電極１６を形成する工程とを採って例えば図１に示す
縦型絶縁ゲートトランジスタを作製する。
【００１１】
【作用】上述の本発明構成によれば、ＸＭＯＳトランジ
スタといえども、チャネル形成部を半導体基板１１から
突設した半導体突起１２によって構成するようにした縦
型構成としたことにより、図１０で説明したようなソー
ス領域及びドレイン領域を平面的に配置した構成をとる
ものに比し、その占有面積の縮小化をはかることができ
る。
スタといえども、チャネル形成部を半導体基板１１から
突設した半導体突起１２によって構成するようにした縦
型構成としたことにより、図１０で説明したようなソー
ス領域及びドレイン領域を平面的に配置した構成をとる
ものに比し、その占有面積の縮小化をはかることができ
る。
【００１２】また本発明方法では、半導体基板１１に半
導体層２２を形成して、その一部を半導体突起１２とし
て他部をエッチング排除し、これを囲んでゲート電極１
６を形成する方法を採り得るので、ＸＭＯＳトランジス
タの製造に適用した場合においても、このゲート電極１
６の形成後に、これを例えば対のゲート電極１６１及び
１６２に分割する例えばエッチングを行うことによっ
て、両電極は、相互に自己整合的に所定の位置関係をも
って形成することができるので、安定して均一な特性を
有するＸＭＯＳトランジスタを製造することができる。
導体層２２を形成して、その一部を半導体突起１２とし
て他部をエッチング排除し、これを囲んでゲート電極１
６を形成する方法を採り得るので、ＸＭＯＳトランジス
タの製造に適用した場合においても、このゲート電極１
６の形成後に、これを例えば対のゲート電極１６１及び
１６２に分割する例えばエッチングを行うことによっ
て、両電極は、相互に自己整合的に所定の位置関係をも
って形成することができるので、安定して均一な特性を
有するＸＭＯＳトランジスタを製造することができる。
【００１３】
【００１４】本発明を図１で示す縦型のＸＭＯＳトラン
ジスタについて、図５〜図９を参照してこのトランジス
タを得る場合の本発明方法の一実施例と共に説明する。
ジスタについて、図５〜図９を参照してこのトランジス
タを得る場合の本発明方法の一実施例と共に説明する。
【００１５】まず図５に示すように、１の導電型例えば
ｎ型の高不純物濃度のシリコン半導体基板１１を用意す
る。そして、この半導体基板１１上に、最終的にチャネ
ル形成部を構成する低不純物濃度ないしは真性のシリコ
ン半導体層２２を例えばＭＢＥ（分子線エピタキシー）
によって１μｍ以上の厚さにエピタキシャル成長する。
ｎ型の高不純物濃度のシリコン半導体基板１１を用意す
る。そして、この半導体基板１１上に、最終的にチャネ
ル形成部を構成する低不純物濃度ないしは真性のシリコ
ン半導体層２２を例えばＭＢＥ（分子線エピタキシー）
によって１μｍ以上の厚さにエピタキシャル成長する。
【００１６】更に、この半導体層２２上に、図示しない
が、全面的に半導体基板１１と同導電型の例えばｎ型の
不純物がドープされソース領域或いはドレイン領域を構
成する半導体層を形成し、これの上にオーミックに接し
て、或いは図示の例におけるように、このような半導体
層を形成することなく直接的に半導体層２２にオーミッ
クに接して、最終的にソースまたはドレイン電極となる
低抵抗層２３を形成する。
が、全面的に半導体基板１１と同導電型の例えばｎ型の
不純物がドープされソース領域或いはドレイン領域を構
成する半導体層を形成し、これの上にオーミックに接し
て、或いは図示の例におけるように、このような半導体
層を形成することなく直接的に半導体層２２にオーミッ
クに接して、最終的にソースまたはドレイン電極となる
低抵抗層２３を形成する。
【００１７】上述したソース領域或いはドレイン領域を
構成する半導体領域の形成は、半導体層２２のエピタキ
シャル成長に続いて連続エピタキシーするとか、イオン
注入もしくは拡散法等によって形成し得る。
構成する半導体領域の形成は、半導体層２２のエピタキ
シャル成長に続いて連続エピタキシーするとか、イオン
注入もしくは拡散法等によって形成し得る。
【００１８】また、低抵抗層２３は、Ｓｉ−Ｗ等のシリ
サイドもしくはサリサイド等によって形成し得る。
サイドもしくはサリサイド等によって形成し得る。
【００１９】そして、この低抵抗層２３上に、例えばス
トライプ状のエッチングレジスト２４を形成する。
トライプ状のエッチングレジスト２４を形成する。
【００２０】このエッチングレジスト２４は、フォトレ
ジストの塗布、光照射もしくは電子照射によるパターン
露光、現像処理によって形成し得る。
ジストの塗布、光照射もしくは電子照射によるパターン
露光、現像処理によって形成し得る。
【００２１】このエッチングレジスト２４をマスクとし
てＲＩＥ（反応性イオンエッチング）等の異方性エッチ
ングによって、低抵抗層２３及び半導体層２２を、これ
ら層を横切り、半導体基板１１に到る深さにエッチング
して、エッチングレジスト２４によって覆われていない
部分をエッチング除去する。
てＲＩＥ（反応性イオンエッチング）等の異方性エッチ
ングによって、低抵抗層２３及び半導体層２２を、これ
ら層を横切り、半導体基板１１に到る深さにエッチング
して、エッチングレジスト２４によって覆われていない
部分をエッチング除去する。
【００２２】このようにして、図６に示すように、少な
くとも半導体層２２の一部からなる、例えば幅０．１〜
０．５μｍの、この例では板状の半導体突起１２を形成
する。
くとも半導体層２２の一部からなる、例えば幅０．１〜
０．５μｍの、この例では板状の半導体突起１２を形成
する。
【００２３】その後、エッチングレジスト２４を除去
し、図７に示すように、少なくとも半導体突起１２の両
側の壁面を含んで熱酸化等によって例えば厚さ１００Å
のＳｉＯ2 膜によるゲート絶縁層１５を被着形成する。
し、図７に示すように、少なくとも半導体突起１２の両
側の壁面を含んで熱酸化等によって例えば厚さ１００Å
のＳｉＯ2 膜によるゲート絶縁層１５を被着形成する。
【００２４】次に、図８に示すように、突起１２を埋め
込むように、例えば不純物が高濃度にドープされて低比
抵抗とされた多結晶シリコン等の最終的にゲート電極を
構成する導電層２５をＣＶＤ（化学的気相成長）法等に
よって被着形成する。
込むように、例えば不純物が高濃度にドープされて低比
抵抗とされた多結晶シリコン等の最終的にゲート電極を
構成する導電層２５をＣＶＤ（化学的気相成長）法等に
よって被着形成する。
【００２５】次いで、例えば多結晶シリコンよりなる導
電層２５を、その上面から全面的にエッチングして、図
９に示すように、半導体突起１２の頭部を導電層２５か
ら突出させ、かつ導電層２５が最終的に得るトランジス
タのチャネル長に相当する厚さとなるまでエッチングす
る。
電層２５を、その上面から全面的にエッチングして、図
９に示すように、半導体突起１２の頭部を導電層２５か
ら突出させ、かつ導電層２５が最終的に得るトランジス
タのチャネル長に相当する厚さとなるまでエッチングす
る。
【００２６】このようにして、半導体突起１２によって
分離されたそれぞれ導電層２５の一部からなる対のゲー
ト電極１６１及び１６２を形成する。
分離されたそれぞれ導電層２５の一部からなる対のゲー
ト電極１６１及び１６２を形成する。
【００２７】そして、この導電層２５から突出した半導
体突起１２の頭部の両壁面に、半導体基板１１と同導電
型、この例ではｎ型の不純物を斜め上方から回転させな
がらイオン注入して、高濃度のソース領域またはドレイ
ン領域１３を形成するか、或いは既にこのソース領域ま
たはドレイン領域が上述の低抵抗層２３の形成前にこれ
の下に形成されている場合は、例えばＬＤＤ（低濃度ド
レイン型のＭＯＳ）においては、その低濃度ドレイン領
域或いはソース領域を同様に斜め上方からのイオン注入
によって形成する。
体突起１２の頭部の両壁面に、半導体基板１１と同導電
型、この例ではｎ型の不純物を斜め上方から回転させな
がらイオン注入して、高濃度のソース領域またはドレイ
ン領域１３を形成するか、或いは既にこのソース領域ま
たはドレイン領域が上述の低抵抗層２３の形成前にこれ
の下に形成されている場合は、例えばＬＤＤ（低濃度ド
レイン型のＭＯＳ）においては、その低濃度ドレイン領
域或いはソース領域を同様に斜め上方からのイオン注入
によって形成する。
【００２８】このようにすれば、図１で示されるよう
に、半導体突起１２の頭部すなわち上端にソース領域ま
たはドレイン領域１３と低抵抗層２３の一部からなるソ
ース或いはドレイン電極３３が形成され、下端に高濃度
の半導体基板１１による或いはこの半導体突起１２を形
成する図５での半導体層２２のエピタキシャル成長時
や、ゲート絶縁層１５の熱酸化等の加熱によって半導体
基板１１からその不純物が拡散して生じたドレイン領域
或いはソース領域１４が形成され、両領域１３及び１４
間にゲート絶縁層１５を介してそれぞれゲート電極１６
１及び１６２が形成された目的とするＸＭＯＳトランジ
スタが構成される。
に、半導体突起１２の頭部すなわち上端にソース領域ま
たはドレイン領域１３と低抵抗層２３の一部からなるソ
ース或いはドレイン電極３３が形成され、下端に高濃度
の半導体基板１１による或いはこの半導体突起１２を形
成する図５での半導体層２２のエピタキシャル成長時
や、ゲート絶縁層１５の熱酸化等の加熱によって半導体
基板１１からその不純物が拡散して生じたドレイン領域
或いはソース領域１４が形成され、両領域１３及び１４
間にゲート絶縁層１５を介してそれぞれゲート電極１６
１及び１６２が形成された目的とするＸＭＯＳトランジ
スタが構成される。
【００２９】そして、図１に示されるように、ゲート電
極１６１及び１６２、ソースまたはドレイン電極３３か
らそれぞれゲート、ソースまたはドレインの各端子Ｇ1
及びＧ2 、Ｓ（Ｄ）の導出がなされ、基板１１からドレ
インまたはソースの端子Ｄ（Ｓ）の導出がなされる。
極１６１及び１６２、ソースまたはドレイン電極３３か
らそれぞれゲート、ソースまたはドレインの各端子Ｇ1
及びＧ2 、Ｓ（Ｄ）の導出がなされ、基板１１からドレ
インまたはソースの端子Ｄ（Ｓ）の導出がなされる。
【００３０】上述した例では、板状の半導体突起１２を
設け、その両側に互いに分離してゲート電極１６１及び
１６２を形成したＭＯＳ構成とした場合であるが、図３
にその略線的断面図を示すように、半導体突起１２を囲
んで１つのゲート電極１６を前述の導電層２５によって
形成したＭＯＳ構成とすることもでき、図４にその略線
的断面図を示すように、図３の構造において、ゲート電
極１６すなわち導電層２５を、半導体突起１２の両端部
においてエッチングして電極１６を２分割し、半導体突
起１２を挟んでその両側にゲート電極１６１及び１６２
を形成することもできる。
設け、その両側に互いに分離してゲート電極１６１及び
１６２を形成したＭＯＳ構成とした場合であるが、図３
にその略線的断面図を示すように、半導体突起１２を囲
んで１つのゲート電極１６を前述の導電層２５によって
形成したＭＯＳ構成とすることもでき、図４にその略線
的断面図を示すように、図３の構造において、ゲート電
極１６すなわち導電層２５を、半導体突起１２の両端部
においてエッチングして電極１６を２分割し、半導体突
起１２を挟んでその両側にゲート電極１６１及び１６２
を形成することもできる。
【００３１】また、上述した例は、半導体突起１２を板
状構成とした場合であるが、図２に示すように、円柱状
に構成することもできる。
状構成とした場合であるが、図２に示すように、円柱状
に構成することもできる。
【００３２】図２〜図４において、図１に対応する部分
には同一符号を付して重複説明を省略する。
には同一符号を付して重複説明を省略する。
【００３３】また、各端子Ｇ（Ｇ1 ，Ｇ2 ），Ｓ，Ｄの
導出ないしは配線の導出は、図示しないが、必要に応じ
て表面にＳｉＯ2 等の絶縁層を被覆しこれに端子導出な
いしは配線の各部へのコンタクト部に窓明けを行ってこ
れら窓を通じて端子ないしは配線のコンタクトを行うよ
うにする。
導出ないしは配線の導出は、図示しないが、必要に応じ
て表面にＳｉＯ2 等の絶縁層を被覆しこれに端子導出な
いしは配線の各部へのコンタクト部に窓明けを行ってこ
れら窓を通じて端子ないしは配線のコンタクトを行うよ
うにする。
【００３４】なお、上述した例では、ｎチャネル型ＭＯ
Ｓトランジスタを構成する場合について説明したが、ｐ
チャネル型ＭＯＳトランジスタに適用する場合には、上
述のｎ型をｐ型に、ｐ型をｎ型に変えることで得ること
ができる。
Ｓトランジスタを構成する場合について説明したが、ｐ
チャネル型ＭＯＳトランジスタに適用する場合には、上
述のｎ型をｐ型に、ｐ型をｎ型に変えることで得ること
ができる。
【００３５】
【発明の効果】上述の本発明構成によれば、ＸＭＯＳト
ランジスタといえども、チャネル形成部を半導体基板１
１から突設した半導体突起１２によって構成するように
した縦型構成としたことにより、図１１で説明したよう
なソース領域及びドレイン領域を平面的に配置した構成
をとるものに比し、その占有面積の縮小化をはかること
ができる。
ランジスタといえども、チャネル形成部を半導体基板１
１から突設した半導体突起１２によって構成するように
した縦型構成としたことにより、図１１で説明したよう
なソース領域及びドレイン領域を平面的に配置した構成
をとるものに比し、その占有面積の縮小化をはかること
ができる。
【００３６】また本発明方法では、ＸＭＯＳトランジス
タの製造に適用した場合においても、半導体基板１１に
半導体層２２を形成して、これを挟んでの両側に、或い
はこの半導体突起１２囲んで例えばポリシリコンよりな
る導電層２５形成してエッチングすることにより両ゲー
ト電極１６１及び１６２を同時に形成するので、両電極
は、相互に自己整合的に所定の位置関係をもって形成す
ることができるので、安定して均一な特性を有するＸＭ
ＯＳトランジスタを製造することができる。
タの製造に適用した場合においても、半導体基板１１に
半導体層２２を形成して、これを挟んでの両側に、或い
はこの半導体突起１２囲んで例えばポリシリコンよりな
る導電層２５形成してエッチングすることにより両ゲー
ト電極１６１及び１６２を同時に形成するので、両電極
は、相互に自己整合的に所定の位置関係をもって形成す
ることができるので、安定して均一な特性を有するＸＭ
ＯＳトランジスタを製造することができる。
【図１】本発明トランジスタの例の略線的斜視図であ
る。
る。
【図２】本発明トランジスタの例の略線的斜視図であ
る。
る。
【図３】本発明トランジスタの例の略線的平面図であ
る。
る。
【図４】本発明トランジスタの例の略線的平面図であ
る。
る。
【図５】本発明製法の一工程の斜視図である。
【図６】本発明製法の一工程の斜視図である。
【図７】本発明製法の一工程の斜視図である。
【図８】本発明製法の一工程の斜視図である。
【図９】本発明製法の一工程の斜視図である。
【図１０】従来トランジスタの略線的断面図である。
１１ 半導体基板 １２ 半導体突起 １５ ゲート絶縁層 １６ ゲート電極 １６１ ゲート電極 １６２ ゲート電極
Claims (5)
- 【請求項１】 半導体基板上に、 低不純物濃度ないしは真性の半導体突起が形成され、 該半導体突起の上端と下端とに、ソースまたはドレイン
と、ドレインまたはソースとが形成され、 上記半導体突起の壁面に、ゲート絶縁層が被着され、 上記半導体基板上に上記ゲート絶縁層と密着してゲート
電極が形成されたことを特徴とする縦型絶縁ゲートトラ
ンジスタ。 - 【請求項２】 上記半導体突起が円柱状であることを特
徴とする請求項１に記載の縦型絶縁ゲートトランジス
タ。 - 【請求項３】 上記ゲート電極が上記半導体突起を挟ん
で互いに分離されて対向する対の電極構成とされたこと
を特徴とする請求項１または２に記載の縦型絶縁ゲート
トランジスタ。 - 【請求項４】 上記ゲート電極が上記半導体突起を取り
囲んで形成されて成ることを特徴とする請求項１または
２に記載の縦型絶縁ゲートトランジスタ。 - 【請求項５】 高不純物濃度の半導体基板上に、低不純
物濃度ないしは真性の半導体層をエピタキシャル成長す
る工程と、 該半導体層を選択的にエッチングして半導体突起を形成
する工程と、 該半導体突起の壁面に、ゲート絶縁層を形成する工程
と、 該ゲート絶縁層に密着してゲート電極を形成する工程と
を有してなることを特徴とする縦型絶縁ゲートトランジ
スタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30713692A JPH06163912A (ja) | 1992-11-17 | 1992-11-17 | 縦型絶縁ゲートトランジスタとその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30713692A JPH06163912A (ja) | 1992-11-17 | 1992-11-17 | 縦型絶縁ゲートトランジスタとその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163912A true JPH06163912A (ja) | 1994-06-10 |
Family
ID=17965471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30713692A Pending JPH06163912A (ja) | 1992-11-17 | 1992-11-17 | 縦型絶縁ゲートトランジスタとその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163912A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673105B1 (ko) * | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
| US7799591B2 (en) | 2007-12-12 | 2010-09-21 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| KR101160084B1 (ko) * | 2011-02-01 | 2012-06-26 | 서울대학교산학협력단 | 낮은 누설전류를 갖는 반도체 메모리 소자 |
| WO2014004034A1 (en) * | 2012-06-29 | 2014-01-03 | Intel Corporation | Preventing isolation leakage in iii-v devices |
-
1992
- 1992-11-17 JP JP30713692A patent/JPH06163912A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673105B1 (ko) * | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
| US7524725B2 (en) | 2005-03-31 | 2009-04-28 | Hynix Semiconductor Inc. | Vertical transistor of semiconductor device and method for forming the same |
| US7994568B2 (en) | 2005-03-31 | 2011-08-09 | Hynix Semiconductor Inc. | Vertical transistor of semiconductor device and method for forming the same |
| US7799591B2 (en) | 2007-12-12 | 2010-09-21 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| KR101160084B1 (ko) * | 2011-02-01 | 2012-06-26 | 서울대학교산학협력단 | 낮은 누설전류를 갖는 반도체 메모리 소자 |
| WO2014004034A1 (en) * | 2012-06-29 | 2014-01-03 | Intel Corporation | Preventing isolation leakage in iii-v devices |
| US9748338B2 (en) | 2012-06-29 | 2017-08-29 | Intel Corporation | Preventing isolation leakage in III-V devices |
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