JPH10284504A - バイポーラトランジスター及びその製造方法 - Google Patents

バイポーラトランジスター及びその製造方法

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JPH10284504A
JPH10284504A JP10080643A JP8064398A JPH10284504A JP H10284504 A JPH10284504 A JP H10284504A JP 10080643 A JP10080643 A JP 10080643A JP 8064398 A JP8064398 A JP 8064398A JP H10284504 A JPH10284504 A JP H10284504A
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bipolar transistor
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film
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JP10080643A
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English (en)
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Hi Seog Jeon
ジェオン，ヒー−セオグ
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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Abstract

(57)【要約】 【課題】 スペーサの幅によりエミッター及びベースの
幅が決定されるようにしてから素子のサイズを現象させ
ることができるバイポーラトランジスターとその製造方
法を提供する。 【解決手段】 バイポーラトランジスターとそれの製造
方法が開示されている。ベース領域の縮小によりベース
コレクター関の接合キャパシタンスを減少させることが
できる。エミッター領域１２８ａは真性ベース領域１１
０の内部と、絶縁膜１０８とｎ+型ポリシリコン膜１１
６の側壁に形成されたスペーサ１２６ａの下部に形成さ
れる。外因性ベース領域１２８ｂは真性ベース領域１１
０の内部と、絶縁膜１０８とｐ+型ポリシリコン膜１２
０の側壁に形成されたスペーサ１２６ｂの下部に形成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明はバイポーラトランジ
スター及びその製造方法に関するものであり、より具体
的にはエミッター領域とベース領域を減らすにより素子
の大きさを減少させ、ベースとコレクター間の接合容量
を減少させるバイポーラトランジスター及びその製造方
法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスターの電力消耗を
減少させるより一般的な方法は、素子の大きさを減少さ
せることである。このために通常的により進歩されたリ
ソグラフィーツール(lithography tool)に依存するよう
になるが、これは半導体素子を製造するにおいて、値段
や有用性側面で非常に不利である。電力消耗を減少させ
るために、この技術分野でよく知られているダブル−ポ
リ構造概念が素子の製造方法に適用されてきた。しか
し、このダブルーポリ構造を持ったトランジスター素子
ではエミッター領域からの部分的なドーパント空乏(dop
hant depletion)現象のため、素子の大きさを縮小させ
ることがむずかしい。
【０００３】又、フィルド酸化膜エッジ(edge)と交差す
るエミッター構造とされるコレクターベース間の適切な
絶縁内圧を得るため、ベース面積を増加させなければな
らない。上述した問題点を解決するため、ポリ−リッジ
(ridge)あるいは、スペーサからの外拡散によりエミッ
ター領域を形成するPRET(PolyーRidge Emitter Transist
or)構造がWim van der Wel et dl.,"PolyーRidge Emitte
r Transistor(PRET):Simple Low-Power Option toa Bio
polar Process"、IEEEDig.IEDMpp.453-456,1993に開示
されている。開示されたバイポーラトランジスターの構
造によると、０．１μｍ以下の幅を持つエミッターは進
歩されたリソグラフィ技術を使用しないで、一般的な工
程過程に使用して形成することができ、従って、高性能
及び低電力消費特性を持つバイポーラトランジスターを
製造することができる。
【０００４】しかし、ベース領域を比較的広く形成する
必要があることから、ベースコレクター間の接合容量を
増加させてきた。
【０００５】
【発明が解決しようとする課題】従って、本発明は上述
した問題点を解決するためであり、本発明の目的はスペ
ーサの幅によりエミッター及びベースの幅が決定される
ようにしてから素子のサイズを現象させることができる
バイポーラトランジスターとその製造方法を提供するこ
とである。
【０００６】本発明の他の目的はベース領域の縮小によ
りベースコレクター間の接合容量を現象させるにより、
電力消耗を減らすことができ、かつ、その性能を向上さ
せることができるバイポーラトランジスターとその製造
方法を提供することである。
【０００７】
【課題を解決するための手段】本発明によると、バイポ
ーラトランジスターは、半導体基板上に形成された埋没
層、この基板上に形成された第１の導電性エピタキシャ
ル層と、半導体基板の活性領域と非活性領域を画定する
ためのエピタキシャル層を形成する素子分離領域と、エ
ピタキシャル層に形成された真性ベース領域と、素子分
離領域上に形成され、エピタキシャル層の両側と重ねら
れ、高濃度不純物が添加された第２の導電型ポリシリコ
ン膜と、第１と２の導電膜とポリシリコン膜の側壁に形
成された第１と第２のスペーサと、第１のスペーサの下
部と真性ベース領域に形成されたエミッター領域と、真
性ベース領域と距離を持って形成された外因性ベース領
域を含む。
【０００８】本発明の他の形態によると、バイポーラト
ランジスターの製造方法は、半導体基板上の埋没層を形
成する工程と、埋没層上に第１の導電型エピタキシャル
層を形成する工程と、活性と非活性領域を画定するた
め、エピタキシャル層上に素子分離領域を形成する工程
と、エピタキシャル層と素子分離領域を含む半導体基板
上に第１の絶縁膜を形成する工程と、第１導電型真性ベ
ース領域を形成するため、活性領域に不純物イオンを注
入する工程、第１の絶縁膜上にポリシリコン膜を形成す
るため、エミッター領域に相応するポリシリコン膜に高
濃度不純物イオンを注入する工程、ポリシリコン膜上に
ベース領域を画定する工程、第２の導電型のポリシリコ
ン膜を形成するため、ベース領域に相応するポリシリコ
ン膜に高濃度不純物イオンを注入する工程、真性ベース
領域の一部が露出されるようにポリシリコン膜と第１の
絶縁膜に順次的に蝕刻してウィンドーを形成する工程、
ウィンドーの両側壁にスペーサを形成する工程、真性ベ
ース領域内にエミッター領域と外因性ベース領域を同時
に形成する熱処理工程を含む。
【０００９】以下、本発明の実施例による参照図面図１
ないし図４に依拠して詳細に説明する。
【００１０】図１では本発明の第１の実施例によるＮＰ
Ｎ型バイポーラトランジスターが図示されている。ここ
では、半導体基板１００上に形成されたＮ型エピタキシ
ャル層１０４がある。Ｎ++型埋没層１０２は半導体基板
１００上に形成される。活性領域“ａ”と非活性領域
“ｂ”は埋没層１００に形成された素子分離領域１０６
により画定される。Ｎ++型埋没層１０２はこの技術分野
で広く利用される方法により形成され、バイポーラトラ
ンジスターのコレクター領域で使用される。真性ベース
領域１１０はＮ型エピタキシャル層１０４に形成され、
ＣＶＤ酸化膜のような絶縁膜１０８はＮ型エピタキシャ
ル１０４の一方の側面部分にオーバラップされる方式
で、素子分離領域１０６条に形成される。
【００１１】Ｎ+型ポリシリコン膜１１６はＮ型エピタ
キシャル層の一方の側面とオーバラップされる絶縁膜１
０８上に形成される。Ｐ+型ポリシリコン膜１２０はＮ
型エピタキシャル１０４の余りの側面とオーバラップさ
れる絶縁膜１０８上に形成される。又、１２６ａと１２
６ｂ、二つのスペーサがあるが、一つは絶縁膜１０８と
Ｎ+型ポリシリコン膜１１６の両壁上に形成されている
し、他の一つは絶縁膜１０８とＰ+型ポリシリコン膜１
２０の両壁上に形成されている。１２６ａと１２６ｂの
スペーサはＮ+型ポリシリコン膜１１６とＰ+型ポリシリ
コン膜１２０からＮ+型不純物イオンとＰ+型不純物イオ
ンの外拡散によりドーピングされたポリシリコン膜から
構成される。
【００１２】又、エミッター領域１２８ａは真性ベース
領域１１０と、絶縁膜Ｎ+型ポリシリコン膜１１６の側
壁に形成されたスペーサ１２６ａの下に形成されてい
る。エミッター領域１２８ｂはＮ+型ポリシリコン膜１
１６からスペーサ１２６ｂを通じてＮ+型不純物イオン
が外拡散されて形成される。そして、外因性ベース領域
１２８Ｂが真性ベース領域中と、絶縁膜１０８とＰ+型
ポリシリコン膜１２０の側壁に形成されたスペーサ１２
６ｂの下に形成されている。この外因性ベース領域１２
８ｂはＰ+型ポリシリコン膜１２０からスペーサ１２６
ｂを通じて、Ｐ+型不純物イオンが外拡散されてい形成
される。従って、エミッター領域１２８ａと外因性ベー
ス領域１２８ｂの各々の幅はスペーサ１２６ａと１２７
ｂの幅により決定される。
【００１３】また，ＮＰＮバイポーラトランジスタにお
いて、酸化膜スペーサ１３２がスペーサ１２６ａと１２
６ｂの上に追加的に形成されている。コンタック電極の
接触抵抗を減らすため、シリコンシリサイド膜１３４が
Ｎ+型ポリシリコン膜１１６とＰ+型ポリシリコン膜１２
０の上と、スペーサ１３２の間の真性ベース領域１１０
の上に、追加的に形成されている。そして、シリサイド
膜を含む半導体基板１００を被服するための厚い絶縁膜
を通過するシリサイド膜１３４と電気的に接続されるた
め追加的に形成され、そのため、エミッター１４２ａと
ベース電極１４２ｂがＮ+型ポリシリコン膜１１６とＰ+
型ポリシリコン膜１２０に電気的に接続される。
【００１４】もし、バイポーラトランジスタがＰＮＰト
ランジスターであると、ｎ型はｐ型と代替され、ｐ型は
ｎ型と代替される。図２（Ａ）から図５（Ｃ）までの図
１のバイポーラトランジスターを製造する段階を見せる
フローチャートである。図２（Ａ）では、ＮＰＮバイポ
ーラトランジスターの製造過程が提供される。ｎ型エピ
タキシャル層１０４と素子分離領域１０６が半導体基板
上に次第に形成され、活性領域“ａ”と非活性化領域
“ｂ”が画定される。次、ｎ++埋没層１０２は半導体基
板１００内に形成され、バイポーラトランジスターのコ
レクター領域で使用される。
【００１５】図２（Ｂ）から見せるように、ｎ型エピタ
キシャル層１０４と素子分離領域１０６を含んで、半導
体基板上に１０〜１００nm厚さの薄い絶縁膜１０８が形
成される。それから、ｐ型不純物イオン１０９を活性領
域“ａ”に注入すると、図３（Ａ）に図示されているよ
うに、ｎ型エピタキシャル層１０４内に真性ベース領域
が形成される。
【００１６】図３（Ｂ）を参照すると、ポリシリコン膜
１１２は絶縁膜上に形成される。ポロシリコン膜１１２
が形成される前に絶縁膜１０８上に１００〜２００ｎｍ
程度のＣＶＤ酸化膜を形成することもできる。
【００１７】次に、図３（Ｃ）に図示されているように
ポリシリコン膜１１２上に所定のフォトレジストパター
ン１１４を使用してエミッター領域“ｃ”を画定し、そ
の領域“ｃ”に高濃度ｎ型不純物イオン１１５を注入し
てｎ+型ポリシリコン膜１１６を形成する。それと同じ
ように、所定のフォトレジストパターン１１４を除いた
後、図４（Ａ）に図示されているように、ポリシリコン
膜１１２上に他のフォトレジストパターン１１８を使用
してベース領域“ｄ”が画定される。領域“ｄ”で高濃
度ｐ型不純物イオン１１９を注入してｐ+ポリシリコン
膜１２０を形成する。
【００１８】図４（Ｂ）に示しているように、他のフォ
トレジストパターン１１８を除去した後、真性ベース領
域１１０の一部が露出される時まで、ポリシリコン膜１
１６と１２０の間のインタフェースと絶縁膜を蝕刻す
る。その結果、ウィンドー１２２が形成される。ウィン
ドー１１２は所定のウィンドー１２２が形成される。ウ
ィンドー１１２は所定のウィンドーＦＯＲＭＩＮＧマス
クを使用してＮ+型ポリシリコン膜１１６とＰ+型ポリシ
リコン膜１２０のインターフェース一部と絶縁膜１０８
の一部を蝕刻して順次的に除去されるにより形成され
る。
【００１９】図４（Ｃ）において、ウィンドー１２２を
含んで、半導体基板１００上にポリシリコン膜１２４を
形成する。ポリシリコン膜１２４を蝕刻してウィンドー
１２の両側壁にスペーサ１２６ａと１２６ｂを形成す
る。その後、熱処理をすると、図５（Ａ）に図示されて
いるように、真性ベース領域１１０内にエミッター領域
１２８ａと外因性ベース領域１２８ｂが形成される。熱
処理過程であらかじめエミッター領域１２８ａはＮ+型
不純物イオン１１５がスペーサ１２６ａを通じて真性ベ
ース領域１１０内に外拡散されたＮ+型ポリシリコン膜
１１６の内に注入される。これと同時に外因性ベース領
域１２８ｂがＰ+型不純物イオン１１９があらかじめス
ペーサ１２６bを通じて真性ベース領域１１０内に外拡
散されたＰ+型ポリシリコン膜１２０内に注入されるに
より形成される。従って、エミッター領域１２８ａの幅
はスペーサ１２６ａの幅により決定され、外因性ベース
領域１２８ｂの幅はスペーサ１２６ｂの幅により決定さ
れる。
【００２０】次に、図５（Ｂ）に図示されているよう
に、薄い酸化膜１３０は半導体基板上に形成される。そ
れから、スペーサ１２６ａと１２６ｂの間のエピタキシ
ャル層１０４の上、真性ベース領域１１０と外因性ベー
ス領域１２８ｂを連結させるためにベースリンク−アッ
プ(link-up)イオン１３１が注入される。ここに、薄い
酸化膜１３０はベースリンク−アップイオンの注入のた
めにバッファー(buffer)酸化膜で使用され、同時に酸化
膜が形成される間、不純物イオン１１５と１１９をアニ
ール(anneal)させる役割をする。
【００２１】図５（Ｃ）を参照すると、薄い酸化膜１３
０が制御された後に、１００〜２００程度の厚さにＣＶ
Ｄ酸化膜（図面に未図示）が半導体基板１００上に形成
され、これを蝕刻してスペーサ１２６ａと１２６ｂ上に
酸化膜スペーサ１３２を形成する。酸化膜１３２を形成
してから、Ｎ+型ポリシリコン膜１１６とＰ+型ポリシリ
コン膜１２０上と、外因性ベース領域１２８ｂとエミッ
ター領域１２８ａの間の真性ベース領域１１０上にコン
タク電極の接触抵抗を減らすためにシリサイド膜１３４
を形成することができる。
【００２２】最後に、半導体基板１００の上、絶縁膜１
４０が形成され、エミッター電極１４２ａとベース電極
１４２ｂが絶縁膜１４０を通じてＮ+型ポリシリコン膜
１１６とＰ+型ポリシリコン膜１２０と電気的に接続さ
れるように、図２Ｋに図示されているように形成され
る。その結果、ＮＰＮバイポーラトランジスターが完全
に製造される。ｎ型がｐ型で代替され、ｐ型がｎ型と代
替されると、ＰＮＰトランジスターが製造されることが
できる。
【００２３】図６は本発明の第２実施例によるバイポー
ラトランジスターの構造を詳細に見せる垂直断面図であ
る。図６を参照すると、本発明の第２実施例によるバイ
ポーラトランジスターは、半導体基板２００上にｎ++型
埋没層２０２が形成され、埋没層２０４上にｎ型エピタ
キシャル層２０４が形成されているし、埋没層２０４内
に素子分離領域２０６が形成され、活性領域“ａ”と非
活性領域“ｂ”を画定する。ｎ++型埋没層２０２はこの
分野で通常的に使用されている方法を通じて形成され、
バイポーラトランジスターのコレクター領域で使用され
る。真性ベース領域２２４はｎ型エピタキシャル層１０
４内で素子分離領域２０６と距離を持って形成されてい
る。ＣＶＤ等の絶縁膜２０８はｎ型エピタキシャル層２
０４の両側とオーバーラップされるように素子分離領域
２０６上に形成されている。Ｎ+型ポリシリコン膜２１
４はｎ型エピタキシャル２０４の一方の側面とオーバー
ラップされるように絶縁膜２０８上に形成されている。
Ｐ+型ポリシリコン膜２１８は余りの一方とオーバーラ
ップされるように絶縁膜２０８上に形成されている。
又、スペーサ２２８ａは絶縁膜２０８とＮ+型ポリシリ
コン膜２１４の側壁に形成されており、スペーサ２２８
ｂは絶縁膜２０８とＰ+型ポリシリコン膜２１８の側壁
に形成されているスペーサ２２８ａ、２２８ｂは、各々
ｎ+型及びｐ+型ポリシリコン膜２１４，２１８からｎ+
型不純物イオン２１３とｐ+型不純物イオン２１７の外
拡散によりドーピングされたポリシリコン膜で構成され
る。
【００２４】次に、エミッター領域２３０ａがスペーサ
２２８ａ下部の真性ベース領域２２４内に形成されてい
る。この時、エミッター領域２３０ａは、ｎ+型ポリシ
リコン膜２１４からスペーサ２２８ａを通じてｎ+型不
純物イオン２１３が外拡散され形成され、外因性ベース
領域２３０ｂがスペーサ２２８ｂ下部の真性ベース領域
２２４内に形成されているが、エミッター領域２３０ａ
と所定の距離を持つように形成されている。この時、外
因性領域２３０ｂは、ｐ+型ポリシリコン膜２１８から
他のスペーサ２２９ｂを通じてｐ+型不純物イオン２１
７が外拡散されて形成される。
【００２５】従って、エミッター領域２３０ａの幅はス
ペーサ２２８ａの幅により決定され、外因性ベース領域
２３０ｂの幅はスペーサ２２８ｂの幅により幅が決定さ
れる。コンタク電極の接触抵抗を減少させるためのシリ
サイド膜２３６がｎ+型及びｐ+型ポリシリコン膜２１
４，２１８とスペーサ２２８ａ、２２８ｂの間のｎ型エ
ピタキシャル層２０４上に追加にもっと形成されてい
る。シリサイド膜２３６を含んで半導体基板２００を覆
うように厚い絶縁膜２４０をあけ、各々ｎ+型ポリシリ
コン膜２１４とｐ+型ポリシリコン膜２１８と電気的に
接続され、もっと形成されている。この時、バイポーラ
トランジスターＰＮＰトランジスターである場合、ｎ型
はｐ型に代替され、ｐ型はｎ型に代替される。
【００２６】図７（Ａ）から図１０（Ｂ）までは図６に
バイポーラトランジスターの製造方法を順次的に示した
フローチャートである。図７（Ａ）を参照すると、ｎ++
型埋没層２０２とｎ型エピタキシャル層２０４は半導体
基板２００上に順次的に形成されているし、素子分離領
域２０６は埋没層２０２上に形成され、活性領域“ａ”
と非活性領域“ｂ”を画定する。ｎ++型埋没層２０２は
バイポーラトランジスターのコレクター領域で使用され
る。
【００２７】図７（Ｂ）において、ｎ型エピタキシャル
層２０４と素子分離領域２０６を含んで半導体基板２０
０上に１０−１００nm程度の薄い絶縁膜２０８を形成す
る。図８（Ａ）を参照すると、絶縁膜２０８上にポリシ
リコン膜２１０を形成する。この時、ポリシリコン膜２
１０形成する前に絶縁膜２０８上に５０−２００nm程度
のＣＶＤ酸化膜を形成することができる。
【００２８】次に、図８（Ｂ）を参照すると、ポリシリ
コン膜２１０上にこの分野でよく知られたフォトリソグ
ラフィック技術で形成されたフォトレジストパターン２
１２を使用してエミッター領域ｃを画定し、その領域ｃ
に高濃度ｎ型不純物イオン２１３を注入してｎ+型ポリ
シリコン膜２１４を形成する。同じように、所定のフォ
トレジストパターン２１２を制御した後、図８（Ｃ）に
図示されていように、ポリシリコン膜２１０上にフォト
リソグラフィック技術から形成されたフォトレジストパ
ターン２１６を使用してベース領域ｄを画定し、その領
域ｄに高濃度ｐ型不純物イオン２１７を注入してｐ+型
ポリシリコン膜２１８を形成する。
【００２９】次に、図９（Ａ）を参照して、他の所定の
フォトレジストパターン２１６を除いた後、エピタキシ
ャル層２０４の一部が露出されるポリシリコン膜２１４
と２１８の間のインタフェース絶縁膜２０８を蝕刻して
ウィンドーを形成する。図９（Ｂ）において、ウィンド
ー２２０を含んで、半導体基板２００上に１０−５０nm
程度のポリシリコン膜２２２を形成し、ウィンドー２２
０を通じてｐ型不純物イオン２２３をエピタキシャル層
２０４内に注入してエピタキシャル層２０４内に真性ベ
ース領域２２４を形成する。この時、真性ベース領域２
２４は素子分離領域２０６と所定の距離を持つように形
成される。これで、ベース領域を減少されることができ
るし、ベース−コレクター間の接合キャパシタンスをよ
り減少させることができる。
【００３０】そして、図９（Ｃ）を参照すると、絶縁膜
２２２を除去した後、ウィンドー２２０を含んで、半導
体基板２００上に１００−３００nm程度のポリシリコン
膜２２６を形成する。次、ポリシリコン膜２２６を乾式
蝕刻してウィンドー２２０の両側壁にスペーサ２２８
ａ、２２８ｂを形成した後、熱処理する。真性ベース領
域１１０内にエミッター領域１２８ａと外因性ベース領
域１２８ｂが形成される。図１０（Ａ）に図示されてい
るように、熱処理過程でＮ+型ポリシリコン膜２１４内
にあらかじめ注入されたＮ+型不純物イオンが部分的に
スペーサ２２８ａを通じて真性ベース領域２２４内に外
拡散され、エミッター領域２３０ａが形成される。
【００３１】これと同時にｐ+型ポリシリコン膜２１８
内であらかじめ注入されたＰ+型不純物イオンが部分的
にスペーサ２２８ｂを通じて真性ベース領域２２４内に
外拡散され、外因性ベース領域２３０ｂが形成される。
従って、エミッター領域２３０ａの幅はスペーサ２２８
ａの底幅により決定され、外因性ベース領域２３０ｂの
幅はスペーサ２２８ｂの底幅により決定される。又、エ
ミッター領域２３０はスペーサ２２８ａを通じてＮ+型
ポリシリコン膜２１４と電気的に接続され、外因性ベー
ス領域２３０ｂはスペーサ２２８ｂを通じてＰ+型ポリ
シリコン膜２１８と電気的に接続される。 図１０
（Ｂ）を参照すると、半導体基板２００上に薄い酸化膜
２３２を形成した後、スペーサ２２８ａ、２２８ｂの間
のエピタキシャル層２０４上に真性ベース領域２２４と
外因性ベース領域２３０ｂを電気的に連結させるための
ベースリンクアップ（ｌｉｎｋ−ｕｐ）イオン２３３を
注入する。この時、薄い酸化膜２３２はベースリンク−
アップイオン注入に対するバッファー酸化膜として使用
されると同時に、その膜が形成される間、ポリシリコン
膜２１４内に注入された不純物イオンをアニリングさせ
る役割をするようになる。
【００３２】薄い酸化膜２３２を除去した後、図１０
（Ｃ）に図示されているように、半導体基板１００上に
１００−２００nm程度のＣＶＤ酸化膜（図面に未図示）
を再び形成し、これを蝕刻してスペーサ２２８ａ、２２
８ｂ上に酸化膜スペーサ２３４を形成する。そして、酸
化膜スペーサ２３４を形成した後、ｎ+型及びｐ+型ポリ
シリコン膜２１４，２１８と、外因性ベース領域２３０
ｂとエミッター領域２３０ａの間の真性ベース領域２２
４上にコンタク電極の接触抵抗を減少させるためのシリ
サイド膜２３６を形成する。最後に、半導体基板２００
上に絶縁膜２４０を形成した後、絶縁膜２４０を通じ
て、ｎ+型ポリシリコン膜２１４とｐ+型ポリシリコン膜
２１８と電気的に接続されるようにエミッター電極２４
２ａ及びベース電極２４２ｂを形成すると、図１０
（Ｃ）に図示されているように、ＮＰＮ型バイポーラト
ランジスターが形成される。この時、バイポーラトラン
ジスターＰＮＰトランジスターである場合、ｎ型はｐ型
で代替され、ｐ型はｎ型で代替される。
【００３３】
【発明の効果】上述しているようなバイポーラトランジ
スター及びそれの製造方法により、エミッター領域とベ
ース領域を減少させるにより素子の大きさを減少させる
ことがで、ベース領域の縮小によりベースコレクター間
の接合キャパシタンスを減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるバイポーラトランジ
スターの構造を見せる垂直断面図。
【図２】図１のバイポーラトランジスターの製造過程を
示すフローチャート。
【図３】図１のバイポーラトランジスターの製造過程を
示すフローチャート。
【図４】図１のバイポーラトランジスターの製造過程を
示すフローチャート。
【図５】図１のバイポーラトランジスターの製造過程を
示すフローチャート。
【図６】本発明の第２実施例によるバイポーラトランジ
スターの垂直断面図。
【図７】図６から見たバイポーラトランジスターの製造
過程を示すフローチャート。
【図８】図６から見たバイポーラトランジスターの製造
過程を示すフローチャート。
【図９】図６から見たバイポーラトランジスターの製造
過程を示すフローチャート。
【図１０】図６から見たバイポーラトランジスターの製
造過程を示すフローチャート。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体の基板上に形成された埋没層と、
    その埋没層上に形成された第１導電型エピタキシャル層
    と、エピタキシャル上に形成され、半導体基板の活性領
    域と非活性領域を画定する素子分離領域と、エピタキシ
    ャル層上に形成された真性ベース領域と、エピタキシャ
    ル層の両側面の一部分がオーバーラップされる素子分離
    領域上の第１絶縁膜と、高濃度不純物に厚くドーピング
    され、エピタキシャル層の一方の面の一部分とオーバー
    ラップされる第１電導型ポリシリコン膜と、高濃度不純
    物に厚くドーピングされ、エピタキシャル層の他方の一
    部分とオーバーラップされる第２電導型ポリシリコン膜
    と、第１絶縁膜と第１ポリシリコン層の側壁と、第１絶
    縁膜と第２ポリシリコン層の側壁と、第１絶縁膜と第２
    ポリシリコン層の側壁上に形成された第１と第２スペー
    サと、第１スペーサの下部と真性ベース領域内に形成さ
    れたエミッター領域と、第２スペーサの下部と真性ベー
    ス領域内に形成され、真性ベース領域と距離を持つよう
    に形成された外因性ベース領域を含むバイポーラトラン
    ジスター。
  2. 【請求項２】 埋没層がバイポーラトランジスターのコ
    レクター領域で形成される請求項１に記載のバイポーラ
    トランジスター。
  3. 【請求項３】 第１導電型がｎ型であり、第２導電型が
    ｐ型である請求項１に記載のバイポーラトランジスタ
    ー。
  4. 【請求項４】 第１導電型がｐ型であり、第２導電型が
    ｎ型である請求項１に記載のバイポーラトランジスタ
    ー。
  5. 【請求項５】 第１と第２のスペーサは第１，２のポリ
    シリコン層からの不純物イオンでドーピングされたポリ
    シリコン膜から構成された請求項１に記載のバイポーラ
    トランジスター。
  6. 【請求項６】 第１，２のスペーサ上に形成された第２
    の絶縁膜と、第１，２のポリシリコン膜の上と、外因性
    ベース領域とエミッター領域の間にある真性ベース領域
    上に形成されたシリサイド膜を含む請求項１に記載のバ
    イポーラトランジスター。
  7. 【請求項７】 真性ベース領域が素子分離領域と距離を
    持って形成される請求項１に記載のバイポーラトランジ
    スター。
  8. 【請求項８】 半導体基板上に埋没層を形成する工程
    と、埋没層上に第１の導電型エピタキシャル層を形成す
    る工程と、エピタキシャル層と素子分離領域を含む半導
    体基板上に第１の絶縁膜を形成する工程と、第１導電型
    真性ベース領域を形成するために活性領域に不純物イオ
    ンを注入する工程と、第１の絶縁膜上にポリシリコン膜
    を形成するためにエミッター領域に相応するポリシリコ
    ン膜に高濃度不純物イオンを注入する工程と、第２の導
    電型のポリシリコン膜を形成するためにベース領域に相
    応するポリシリコン膜に高濃度不純物イオンを注入する
    工程と、真性ベース領域の一部が露出されるようにポリ
    シリコン膜と第１絶縁膜に順次的に直刻してウィンドー
    を形成する工程と、ウィンドーの両方の壁にスペーサを
    形成する工程と、真性ベース領域内にエミッター領域と
    外因性領域を同時に形成する熱処理工程を含むことを特
    徴とするバイポーラトランジスターの製造方法。
  9. 【請求項９】 埋没層はコレクター領域で形成される請
    求項８に記載のバイポーラトランジスターの製造方法。
  10. 【請求項１０】 スペーサはドーピングされないポリシ
    リコン膜に形成される請求項８に記載のバイポーラトラ
    ンジスターの製造方法。
  11. 【請求項１１】 エミッター領域は第１の導電型ポリシ
    リコン膜からスペーサを通じて不純物イオンが外拡散さ
    れるにより形成され、外因性ベース領域は第２の導電型
    ポリシリコン膜からスペーサを通じて不純物イオンが外
    拡散されるにより形成される請求項８に記載のバイポー
    ラトランジスターの製造方法。
  12. 【請求項１２】 スペーサ上に第２絶縁膜が形成される
    工程と、第１，２のポリシリコン膜と外因性ベース領域
    とエミッター領域の間の真性ベース領域上にシリサイド
    を形成する工程を含む請求項８に記載のバイポーラトラ
    ンジスターの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180041978A (ko) * 2016-10-17 2018-04-25 박수균 초정렬 바이폴라 트랜지스터 및 그 제조방법
USD905408S1 (en) 2018-08-01 2020-12-22 Tbl Licensing Llc Footwear outsole

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373709B1 (ko) * 2000-09-05 2003-02-25 아남반도체 주식회사 반도체 소자 및 그 제조 방법
US7087979B1 (en) 2001-06-15 2006-08-08 National Semiconductor Corporation Bipolar transistor with an ultra small self-aligned polysilicon emitter
US6475848B1 (en) 2001-06-15 2002-11-05 National Semiconductor Corporation Polysilicon-edge, low-power, high-frequency bipolar transistor and method of forming the transistor
DE10134089A1 (de) * 2001-07-13 2003-01-30 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter
US8946861B2 (en) * 2013-06-11 2015-02-03 International Business Machines Corporation Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51135385A (en) * 1975-03-06 1976-11-24 Texas Instruments Inc Method of producing semiconductor device
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
JPS5539677A (en) * 1978-09-14 1980-03-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor device and its manufacturing
JPS5643754A (en) * 1979-09-17 1981-04-22 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS6028146B2 (ja) * 1979-12-12 1985-07-03 株式会社日立製作所 半導体装置の製造方法
JPS6057952A (ja) * 1983-09-09 1985-04-03 Toshiba Corp 半導体装置の製造方法
US4641416A (en) * 1985-03-04 1987-02-10 Advanced Micro Devices, Inc. Method of making an integrated circuit structure with self-aligned oxidation to isolate extrinsic base from emitter
US4669177A (en) * 1985-10-28 1987-06-02 Texas Instruments Incorporated Process for making a lateral bipolar transistor in a standard CSAG process
JPS6318673A (ja) * 1986-07-11 1988-01-26 Yamaha Corp 半導体装置の製法
US4722908A (en) * 1986-08-28 1988-02-02 Fairchild Semiconductor Corporation Fabrication of a bipolar transistor with a polysilicon ribbon
US4849371A (en) * 1986-12-22 1989-07-18 Motorola Inc. Monocrystalline semiconductor buried layers for electrical contacts to semiconductor devices
JPS63193562A (ja) * 1987-02-06 1988-08-10 Toshiba Corp バイポ−ラトランジスタの製造方法
JPS63215068A (ja) * 1987-03-04 1988-09-07 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPS63239856A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4916083A (en) * 1987-05-11 1990-04-10 International Business Machines Corporation High performance sidewall emitter transistor
US4851362A (en) * 1987-08-25 1989-07-25 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device
US4829016A (en) * 1987-10-19 1989-05-09 Purdue Research Foundation Bipolar transistor by selective and lateral epitaxial overgrowth
US4945394A (en) * 1987-10-26 1990-07-31 North Carolina State University Bipolar junction transistor on silicon carbide
JPH01230270A (ja) * 1988-03-10 1989-09-13 Oki Electric Ind Co Ltd バイポーラ型トランジスタ及びその製造方法
JPH021934A (ja) * 1988-06-10 1990-01-08 Fujitsu Ltd バイポーラ半導体装置の製造方法
US4927774A (en) * 1988-06-10 1990-05-22 British Telecommunications Plc Self aligned bipolar fabrication process
JPH021936A (ja) * 1988-06-10 1990-01-08 Fujitsu Ltd バイポーラ半導体装置の製造方法
JPH025428A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd 半導体装置の製造方法
JPH0258335A (ja) * 1988-08-24 1990-02-27 Fujitsu Ltd 半導体装置の製造方法
JPH02151037A (ja) * 1988-12-02 1990-06-11 Fujitsu Ltd 半導体装置の製造方法
US4900689A (en) * 1988-12-08 1990-02-13 Harris Corporation Method of fabrication of isolated islands for complementary bipolar devices
JPH0812865B2 (ja) * 1989-06-06 1996-02-07 株式会社東芝 バイポーラトランジスタとその製造方法
US5177582A (en) * 1989-09-22 1993-01-05 Siemens Aktiengesellschaft CMOS-compatible bipolar transistor with reduced collector/substrate capacitance and process for producing the same
US5017990A (en) * 1989-12-01 1991-05-21 International Business Machines Corporation Raised base bipolar transistor structure and its method of fabrication
US4988632A (en) * 1990-01-02 1991-01-29 Motorola, Inc. Bipolar process using selective silicon deposition
US4997775A (en) * 1990-02-26 1991-03-05 Cook Robert K Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
JPH0465878A (ja) * 1990-07-06 1992-03-02 Fuji Electric Co Ltd 半導体装置
US5134454A (en) * 1990-09-26 1992-07-28 Purdue Research Foundation Self-aligned integrated circuit bipolar transistor having monocrystalline contacts
US5118634A (en) * 1990-09-26 1992-06-02 Purdue Research Foundation Self-aligned integrated circuit bipolar transistor having monocrystalline contacts
US5286996A (en) * 1991-12-31 1994-02-15 Purdue Research Foundation Triple self-aligned bipolar junction transistor
JPH05182980A (ja) * 1992-01-07 1993-07-23 Toshiba Corp ヘテロ接合バイポーラトランジスタ
WO1993016494A1 (en) * 1992-01-31 1993-08-19 Analog Devices, Inc. Complementary bipolar polysilicon emitter devices
US5451546A (en) * 1994-03-10 1995-09-19 National Semiconductor Corporation Masking method used in salicide process for improved yield by preventing damage to oxide spacers
US5592017A (en) * 1995-03-23 1997-01-07 Texas Instruments Incorporated Self-aligned double poly BJT using sige spacers as extrinsic base contacts
KR100208977B1 (ko) * 1995-06-15 1999-07-15 윤종용 초고속 쌍극성 트랜지스터의 제조방법
KR100191270B1 (ko) * 1995-09-29 1999-06-15 윤종용 바이폴라 반도체장치 및 그의 제조방법
KR0182000B1 (ko) * 1995-12-28 1999-04-15 김광호 바이폴라 트랜지스터의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180041978A (ko) * 2016-10-17 2018-04-25 박수균 초정렬 바이폴라 트랜지스터 및 그 제조방법
USD905408S1 (en) 2018-08-01 2020-12-22 Tbl Licensing Llc Footwear outsole

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