JP2794571B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JP2794571B2 JP2794571B2 JP63151532A JP15153288A JP2794571B2 JP 2794571 B2 JP2794571 B2 JP 2794571B2 JP 63151532 A JP63151532 A JP 63151532A JP 15153288 A JP15153288 A JP 15153288A JP 2794571 B2 JP2794571 B2 JP 2794571B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明バイポーラトランジスタ、特にそのベース電極
とエミッタ電極とが絶縁層を介して配された例えば多結
晶シリコン半導体層から成り、これらからの不純物の拡
散によってベース領域のベース電極とり出し領域いわゆ
るグラフトベース領域とエミッタ領域とを形成するいわ
ゆるダブルポリシリコンバイポーラトランジスタに適用
して好適なバイポーラトランジスタの製造方法に係わ
る。
とエミッタ電極とが絶縁層を介して配された例えば多結
晶シリコン半導体層から成り、これらからの不純物の拡
散によってベース領域のベース電極とり出し領域いわゆ
るグラフトベース領域とエミッタ領域とを形成するいわ
ゆるダブルポリシリコンバイポーラトランジスタに適用
して好適なバイポーラトランジスタの製造方法に係わ
る。
本発明は、半導体層から成るベース電極と、その酸化
膜を含む絶縁層を介して配されるエミッタ電極とを有す
る構成とされてベース及びエミッタ間の分離耐圧の向上
をはかる。
膜を含む絶縁層を介して配されるエミッタ電極とを有す
る構成とされてベース及びエミッタ間の分離耐圧の向上
をはかる。
昨今、それぞれベース電極およびエミッタ電極となる
第１及び第２の半導体層例えば多結晶シリコン層からの
半導体基板への不純物導入によって、ベース領域のベー
ス電極取り出し領域即ちグラフトベースとエミッタ領域
とを形成するようにして例えばベースとエミッタに対す
る取り出し電極位置のセルフアライン（自己整合）をは
かるようにしたいわゆるダブルポリシリコン型のバイポ
ーラトランジスタがその小面積化とこれによる高速性を
得ることができる上で脚光を浴びるに至っている。
第１及び第２の半導体層例えば多結晶シリコン層からの
半導体基板への不純物導入によって、ベース領域のベー
ス電極取り出し領域即ちグラフトベースとエミッタ領域
とを形成するようにして例えばベースとエミッタに対す
る取り出し電極位置のセルフアライン（自己整合）をは
かるようにしたいわゆるダブルポリシリコン型のバイポ
ーラトランジスタがその小面積化とこれによる高速性を
得ることができる上で脚光を浴びるに至っている。
これに対し、更にその小面積化をはかったバイポーラ
トランジスタが、例えば特開昭62−183558号公報に開示
されている。この種のバイポーラトランジスタは、第５
図に示すように、半導体基板（１）へのベース取り出し
電極（２）、すなわち例えば多結晶シリコンより成る第
１の半導体層のコンタクト部、すなわちグラフトベース
領域形成部を半導体基板（１）上に形成した絶縁層
（４）の開口（５）の内周縁に形成した第１のサイドウ
ォール（６）として形成し、更にこの第１のサイドウォ
ール（６）の内周に絶縁層より成る第２のサイドウォー
ル（７）を形成し、これをマスクとして不純物のイオン
注入によってベース動作領域いわゆる真性ベース領域
（８）を形成し、更にエミッタ電極（９）例えば多結晶
シリコンより成る第２の半導体層を形成し、これより真
性ベース領域（８）より浅く不純物拡散を行ってエミッ
タ領域（10）を形成する。
トランジスタが、例えば特開昭62−183558号公報に開示
されている。この種のバイポーラトランジスタは、第５
図に示すように、半導体基板（１）へのベース取り出し
電極（２）、すなわち例えば多結晶シリコンより成る第
１の半導体層のコンタクト部、すなわちグラフトベース
領域形成部を半導体基板（１）上に形成した絶縁層
（４）の開口（５）の内周縁に形成した第１のサイドウ
ォール（６）として形成し、更にこの第１のサイドウォ
ール（６）の内周に絶縁層より成る第２のサイドウォー
ル（７）を形成し、これをマスクとして不純物のイオン
注入によってベース動作領域いわゆる真性ベース領域
（８）を形成し、更にエミッタ電極（９）例えば多結晶
シリコンより成る第２の半導体層を形成し、これより真
性ベース領域（８）より浅く不純物拡散を行ってエミッ
タ領域（10）を形成する。
このような構成における第２のサイドウォール（７）
の形成は、通常減圧CVD（減圧化学的気相成長）法によ
って形成されるが、このようにして形成された絶縁層す
なわち第２のサイドウォール（７）は、膜質が緻密性に
劣り漏洩電流が生じ易く耐電性が低く、これがためベー
スおよびエミッタ間の分離耐圧に課題がある。
の形成は、通常減圧CVD（減圧化学的気相成長）法によ
って形成されるが、このようにして形成された絶縁層す
なわち第２のサイドウォール（７）は、膜質が緻密性に
劣り漏洩電流が生じ易く耐電性が低く、これがためベー
スおよびエミッタ間の分離耐圧に課題がある。
本発明は上述したバイポーラトランジスタにおけるベ
ース・エミッタ間の分離耐圧の課題の解決をはかり、信
頼性の向上をはかることができるようにしたバイポーラ
トランジスタの製造方法を提供する。
ース・エミッタ間の分離耐圧の課題の解決をはかり、信
頼性の向上をはかることができるようにしたバイポーラ
トランジスタの製造方法を提供する。
本発明は、半導体層からなるベース電極と、このベー
ス電極（11）と絶縁層を介して配されたエミッタ電極と
を有するバイポーラトランジスタの製造方法において、
基板上に第１の半導体層を形成し、第１の半導体層上に
化学的気相成長法により第１の絶縁層を形成し、エミッ
タ領域形成部とその周辺を含んで開口を形成し、開口内
を含んで第２の半導体層を形成し、第２の半導体層上に
化学的気相成長法により第２の絶縁層を形成し、第２の
絶縁層をエッチバックしてサイドウォールを形成し、サ
イドウォールをマスクとして上記第２の半導体層をエッ
チバックし、基板を熱酸化し、第２の半導体層に熱酸化
膜を形成し、エミッタ領域形成部に第３の半導体層を形
成して、バイポーラトランジスタを製造する。
ス電極（11）と絶縁層を介して配されたエミッタ電極と
を有するバイポーラトランジスタの製造方法において、
基板上に第１の半導体層を形成し、第１の半導体層上に
化学的気相成長法により第１の絶縁層を形成し、エミッ
タ領域形成部とその周辺を含んで開口を形成し、開口内
を含んで第２の半導体層を形成し、第２の半導体層上に
化学的気相成長法により第２の絶縁層を形成し、第２の
絶縁層をエッチバックしてサイドウォールを形成し、サ
イドウォールをマスクとして上記第２の半導体層をエッ
チバックし、基板を熱酸化し、第２の半導体層に熱酸化
膜を形成し、エミッタ領域形成部に第３の半導体層を形
成して、バイポーラトランジスタを製造する。
上述のバイポーラトランジスタの製造方法は、ベース
電極とエミッタ電極に対向する開口部に、少なくともベ
ース電極自体を熱酸化して、酸化膜が必要部に介在する
構成のバイポーラトランジスタとしたものであり、この
熱酸化による酸化膜は、緻密であって耐電性にすぐれ、
漏洩電流の発生が確実に回避される。
電極とエミッタ電極に対向する開口部に、少なくともベ
ース電極自体を熱酸化して、酸化膜が必要部に介在する
構成のバイポーラトランジスタとしたものであり、この
熱酸化による酸化膜は、緻密であって耐電性にすぐれ、
漏洩電流の発生が確実に回避される。
第２図を参照して本発明によるnpn型バイポーラトラ
ンジスタの一例を、その製造方法の一例とともに説明す
る。
ンジスタの一例を、その製造方法の一例とともに説明す
る。
第２図Ａに示すようにこの場合ｐ型のシリコン半導体
サブストレイト（15）を用意し、その一主面に選択的に
ｎ型の低比抵抗のコレクタ埋込み領域（16）を形成する
とともにｐ型の高濃度のチャンネルストップ領域（17）
を選択的に夫々例えば不純物拡散等によって形成する。
そして、この半導体サブストレイト（15）の主面に全面
的にエピタキシャル半導体層（18）を形成して半導体基
板（19）を構成する。そしてこのエピタキシャル半導体
層（18）に例えば選択的酸化によって厚いSiO2酸化膜に
よる分離絶縁層（20）を形成する。そしてこの分離絶縁
層（20）の形成されていない半導体層（18）に低比抵抗
のコレクタ電極取出し領域（21）を、選択的拡散あるい
はイオン注入法等によって形成する。
サブストレイト（15）を用意し、その一主面に選択的に
ｎ型の低比抵抗のコレクタ埋込み領域（16）を形成する
とともにｐ型の高濃度のチャンネルストップ領域（17）
を選択的に夫々例えば不純物拡散等によって形成する。
そして、この半導体サブストレイト（15）の主面に全面
的にエピタキシャル半導体層（18）を形成して半導体基
板（19）を構成する。そしてこのエピタキシャル半導体
層（18）に例えば選択的酸化によって厚いSiO2酸化膜に
よる分離絶縁層（20）を形成する。そしてこの分離絶縁
層（20）の形成されていない半導体層（18）に低比抵抗
のコレクタ電極取出し領域（21）を、選択的拡散あるい
はイオン注入法等によって形成する。
第２図Ｂに示すように、分離絶縁層（20）が形成され
ていないエピタキシャル半導体層（18）の表面を熱酸化
してSiO2絶縁層（22）を形成して、これの上にまずベー
ス電極を構成する第１の半導体層（23）、例えば多結晶
シリコン層を全面的にCVD法等によって形成し、その
後、ベース取出し電極となる部分とエミッタ形成領域を
含む部分とを選択的に残して他部をエッチング除去し、
これの上に跨がって全面的に例えばSiO2絶縁層（24）を
CVD法等によって形成する。ここにベース電極を構成す
る第１の半導体層（23）はｐ型の不純物例えばボロンＢ
が高濃度をもってドープされた多結晶シリコン層をCVD
法によって形成するか、あるいは不純物がドープされて
いない多結晶シリコン層を形成して後に、これに高濃度
をもってｐ型の不純物イオン例えばB+を注入することに
よって形成する。
ていないエピタキシャル半導体層（18）の表面を熱酸化
してSiO2絶縁層（22）を形成して、これの上にまずベー
ス電極を構成する第１の半導体層（23）、例えば多結晶
シリコン層を全面的にCVD法等によって形成し、その
後、ベース取出し電極となる部分とエミッタ形成領域を
含む部分とを選択的に残して他部をエッチング除去し、
これの上に跨がって全面的に例えばSiO2絶縁層（24）を
CVD法等によって形成する。ここにベース電極を構成す
る第１の半導体層（23）はｐ型の不純物例えばボロンＢ
が高濃度をもってドープされた多結晶シリコン層をCVD
法によって形成するか、あるいは不純物がドープされて
いない多結晶シリコン層を形成して後に、これに高濃度
をもってｐ型の不純物イオン例えばB+を注入することに
よって形成する。
第２図Ｃに示すように、絶縁層（24）と第２図Ｂで示
した半導体層（23）とこれの下の絶縁層（22）とにわた
ってエミッタ領域形成部とその周縁を含んで開口（25）
を穿設する。そしてこの開口（25）内を含んで全面的に
同様にベース電極の一部となる第２の半導体層（26）例
えば多結晶シリコン層をCVD法等によって形成する。
した半導体層（23）とこれの下の絶縁層（22）とにわた
ってエミッタ領域形成部とその周縁を含んで開口（25）
を穿設する。そしてこの開口（25）内を含んで全面的に
同様にベース電極の一部となる第２の半導体層（26）例
えば多結晶シリコン層をCVD法等によって形成する。
第２図Ｄに示すように、異方性エッチング例えば反応
性イオンエッチングRIEによって第２の半導体層（26）
に対してエッチングを行ない、開口（25）の側面にエッ
チング方向に対して肉厚に形成された半導体層（26）を
第１のサイドウォール（27）として残してエッチバック
する。このようにして第１のサイドウォール（27）とこ
れに連接する第１の半導体層（23）の残部によってベー
ス電極（11）を構成する。
性イオンエッチングRIEによって第２の半導体層（26）
に対してエッチングを行ない、開口（25）の側面にエッ
チング方向に対して肉厚に形成された半導体層（26）を
第１のサイドウォール（27）として残してエッチバック
する。このようにして第１のサイドウォール（27）とこ
れに連接する第１の半導体層（23）の残部によってベー
ス電極（11）を構成する。
第２図Ｅに示すように、第２の半導体層（26）よりな
る第１のサイドウォール（27）の表面を熱酸化して最終
的に得られるベース電極（11）のエミッタ電極（13）に
対向する開口部にベース電極（11）の熱酸化によって酸
化膜（14）を形成する。
る第１のサイドウォール（27）の表面を熱酸化して最終
的に得られるベース電極（11）のエミッタ電極（13）に
対向する開口部にベース電極（11）の熱酸化によって酸
化膜（14）を形成する。
第２図Ｆに示すように、表面に酸化膜（14）が形成さ
れた第１のサイドウォール（27）内の開口（28）内を含
んで全面的にSiO2等の絶縁層（29）をCVD法等によって
被着形成する。
れた第１のサイドウォール（27）内の開口（28）内を含
んで全面的にSiO2等の絶縁層（29）をCVD法等によって
被着形成する。
第２図Ｇに示すように、絶縁層（29）に対しRIE等の
異方性エッチングを行って第１のサイドウォール（27）
上にSiO2酸化膜（14）介して第２のサイドウォール（3
0）を形成する。
異方性エッチングを行って第１のサイドウォール（27）
上にSiO2酸化膜（14）介して第２のサイドウォール（3
0）を形成する。
第２図Ｈに示すように、第２のサイドウォール（30）
内の開口（31）内を含んで多結晶シリコン層等のエミッ
タ電極となる第３の半導体層（32）を全面的に形成す
る。
内の開口（31）内を含んで多結晶シリコン層等のエミッ
タ電極となる第３の半導体層（32）を全面的に形成す
る。
第１図に示すようにこれを選択的にエッチングしてエ
ミッタ電極（13）を形成する。この半導体層（32）より
成るエミッタ電極（13）を通じてエピタキシャル半導体
層（18）に浅くｐ型の不純物を拡散して真性ベース領域
（34）、すなわちベース動作領域を形成し、同様にエミ
ッタ電極（13）即ち半導体層（32）を通じてｎ型の不純
物を導入して浅いエミッタ領域（33）を形成するととも
に第２の半導体層（26）による第１のサイドウォール
（27）を通じて例えば第１の半導体層（23）よりの不純
物を拡散してグラフトベース領域（34A）を形成する。
この場合、第１および第２の半導体層（23）および（2
6）によってベース電極（11）が形成される。また絶縁
層（24）に対してコレクタおよびベース電極窓の窓開け
を行い、その後全面的にAl等の金属層の蒸着およびフォ
トリソグラフィによるパターン化を行ってエミッタ電極
（13）上にエミッタ金属電極（35）を被着形成するとと
もにコレクタ電極取出し領域（21）上とベース電極（1
1）上に夫々コレクタおよびベース各金属電極（36）お
よび（37）をオーミックに被着形成する。
ミッタ電極（13）を形成する。この半導体層（32）より
成るエミッタ電極（13）を通じてエピタキシャル半導体
層（18）に浅くｐ型の不純物を拡散して真性ベース領域
（34）、すなわちベース動作領域を形成し、同様にエミ
ッタ電極（13）即ち半導体層（32）を通じてｎ型の不純
物を導入して浅いエミッタ領域（33）を形成するととも
に第２の半導体層（26）による第１のサイドウォール
（27）を通じて例えば第１の半導体層（23）よりの不純
物を拡散してグラフトベース領域（34A）を形成する。
この場合、第１および第２の半導体層（23）および（2
6）によってベース電極（11）が形成される。また絶縁
層（24）に対してコレクタおよびベース電極窓の窓開け
を行い、その後全面的にAl等の金属層の蒸着およびフォ
トリソグラフィによるパターン化を行ってエミッタ電極
（13）上にエミッタ金属電極（35）を被着形成するとと
もにコレクタ電極取出し領域（21）上とベース電極（1
1）上に夫々コレクタおよびベース各金属電極（36）お
よび（37）をオーミックに被着形成する。
尚、第１図および第２図に説明した例では、ベース電
極（11）の一部を構成する第１のサイドウォール（27）
下にグラフトベース領域（34A）を選択的に形成するよ
うにしたバイポーラトランジスタに本発明を適用した場
合であるが、第３図に示すようにサイドウォールを有せ
ず、第１の半導体層（23）のみによってベース電極（1
1）を構成する構造をとる場合は、このベース電極（1
1）を構成する第１の半導体層（23）のエミッタ側端面
に熱酸化による酸化膜（14）を形成することができる。
尚第３図において、第１図に対応する部分には同一符号
を付して重複説明を省略する。
極（11）の一部を構成する第１のサイドウォール（27）
下にグラフトベース領域（34A）を選択的に形成するよ
うにしたバイポーラトランジスタに本発明を適用した場
合であるが、第３図に示すようにサイドウォールを有せ
ず、第１の半導体層（23）のみによってベース電極（1
1）を構成する構造をとる場合は、このベース電極（1
1）を構成する第１の半導体層（23）のエミッタ側端面
に熱酸化による酸化膜（14）を形成することができる。
尚第３図において、第１図に対応する部分には同一符号
を付して重複説明を省略する。
更に、第４図を参照して本発明によるバイポーラトラ
ンジスタの一例の製造方法を説明する。
ンジスタの一例の製造方法を説明する。
第４図において第１図及び第２図と対応する部分には
同一符号を付して重複説明を省略する。第４図Ａに示す
ように、第２図Ａ〜Ｃで説明したように、開口（25）の
形成を行って第２の半導体層（26）を形成して後、これ
の上にCVD法等によって全面的に第２の絶縁層、例えばS
iO2絶縁層（29）を形成する。
同一符号を付して重複説明を省略する。第４図Ａに示す
ように、第２図Ａ〜Ｃで説明したように、開口（25）の
形成を行って第２の半導体層（26）を形成して後、これ
の上にCVD法等によって全面的に第２の絶縁層、例えばS
iO2絶縁層（29）を形成する。
次に第４図Ｂに示すように、第２の絶縁層（29）に対
しRIEエッチング等の異方性エッチングによるエッチバ
ックを行って、第１のサイドウォール絶縁層（30A）を
形成する。
しRIEエッチング等の異方性エッチングによるエッチバ
ックを行って、第１のサイドウォール絶縁層（30A）を
形成する。
第４図Ｃに示すように、SiO2サイドウォール絶縁層
（30A）とSiO2絶縁層（24）をエッチングマスクとし
て、第２の半導体層（26）をエッチングして開口（25）
内のサイドウォール絶縁層（30A）によって囲まれた部
分に開口（55）を穿設すると共に、絶縁層（24）上の第
２の半導体層（26）を除去する。
（30A）とSiO2絶縁層（24）をエッチングマスクとし
て、第２の半導体層（26）をエッチングして開口（25）
内のサイドウォール絶縁層（30A）によって囲まれた部
分に開口（55）を穿設すると共に、絶縁層（24）上の第
２の半導体層（26）を除去する。
第４図Ｄに示すように熱酸化処理を行って第２の半導
体層（26）の、主として開口（55）に臨む端面と、絶縁
層（24）と第１のサイドウォール絶縁層（30A）との間
に臨む上端面とを熱酸化して酸化膜（14）を形成する。
このとき、CVD法によって形成したSiO2サイドウォール
絶縁層（30A）が仮にリーキーつまり緻密性に欠け電流
漏洩性を有する場合は、これを通じて第２の半導体層
（26）のサイドウォール絶縁層（30A）との界面におい
て酸化が生じ酸化膜（14）の生成がなされる。
体層（26）の、主として開口（55）に臨む端面と、絶縁
層（24）と第１のサイドウォール絶縁層（30A）との間
に臨む上端面とを熱酸化して酸化膜（14）を形成する。
このとき、CVD法によって形成したSiO2サイドウォール
絶縁層（30A）が仮にリーキーつまり緻密性に欠け電流
漏洩性を有する場合は、これを通じて第２の半導体層
（26）のサイドウォール絶縁層（30A）との界面におい
て酸化が生じ酸化膜（14）の生成がなされる。
第４図Ｅに示すように、開口（55）内に、第１のサイ
ドウォール絶縁層（30A）の内面に更に同様にSiO2絶縁
層のCVD法による全面的被着、異方性エッチングによる
エッチバックによって第２のサイドウォール絶縁層（30
B）を形成する。
ドウォール絶縁層（30A）の内面に更に同様にSiO2絶縁
層のCVD法による全面的被着、異方性エッチングによる
エッチバックによって第２のサイドウォール絶縁層（30
B）を形成する。
その後、第４図Ｆに示すように、第３の半導体層（3
2）の形成、パターン化、不純物導入等を第２図Ｈ及び
第１図で説明したと同様にしてバイポーラトランジスタ
を得る。
2）の形成、パターン化、不純物導入等を第２図Ｈ及び
第１図で説明したと同様にしてバイポーラトランジスタ
を得る。
本発明のバイポーラトランジスタの製造方法によれば
ベース電極（11）のエミッタ電極（13）に対向する開口
部に、少なくともベース電極（11）の半導体層（26）ま
たは（23）自体を熱酸化してなる酸化膜（14）を形成す
るようにしたので、その緻密性によって、また、熱酸化
工程を経ることによって、例えば第４図で説明した例に
おけるように、これの上に形成する絶縁層（30A）が漏
洩性であるときは、これを通じての第２の半導体層（2
6）の酸化によって生成した緻密な酸化膜によって絶縁
層（30A）の漏洩性を補ってエミッタ・ベース間の耐電
性の向上、漏洩電流の発生を確実に回避できる。
ベース電極（11）のエミッタ電極（13）に対向する開口
部に、少なくともベース電極（11）の半導体層（26）ま
たは（23）自体を熱酸化してなる酸化膜（14）を形成す
るようにしたので、その緻密性によって、また、熱酸化
工程を経ることによって、例えば第４図で説明した例に
おけるように、これの上に形成する絶縁層（30A）が漏
洩性であるときは、これを通じての第２の半導体層（2
6）の酸化によって生成した緻密な酸化膜によって絶縁
層（30A）の漏洩性を補ってエミッタ・ベース間の耐電
性の向上、漏洩電流の発生を確実に回避できる。
したがって製造工程上、信頼性の高いバイポーラトラ
ンジスタが得られる。
ンジスタが得られる。
第１図は本発明によるバイポーラトランジスタの一例の
略線的断面図、第２図Ａ〜Ｈはそれぞれその一例の各製
造工程の略線的断面図、第３図は本発明によるバイポー
ラトランジスタの他の例の略線的断面図、第４図Ａ〜Ｆ
は本発明の更に他の例のその一製造方法の各工程の略線
的断面図、第５図は対比例の断面図である。 （19）は半導体基板、（13）はエミッタ電極、（14）は
酸化膜、（23），（26）及び（32）は第１、第２及び第
３の半導体層である。
略線的断面図、第２図Ａ〜Ｈはそれぞれその一例の各製
造工程の略線的断面図、第３図は本発明によるバイポー
ラトランジスタの他の例の略線的断面図、第４図Ａ〜Ｆ
は本発明の更に他の例のその一製造方法の各工程の略線
的断面図、第５図は対比例の断面図である。 （19）は半導体基板、（13）はエミッタ電極、（14）は
酸化膜、（23），（26）及び（32）は第１、第２及び第
３の半導体層である。
フロントページの続き (56)参考文献 特開 昭60−226175（ＪＰ，Ａ) 特開 昭60−81862（ＪＰ，Ａ) 特開 昭63−46767（ＪＰ，Ａ) 特開 昭63−43367（ＪＰ，Ａ) 特開 昭63−133571（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/68 - 29/739 H01L 21/328 H01L 21/33 - 21/331
Claims (1)
- 【請求項１】基板上に第１の半導体層を形成する工程
と、 上記第１の半導体層上に化学的気相成長法により第１の
絶縁層を形成する工程と、 エミッタ領域形成部とその周辺を含んで開口を形成する
工程と、 上記開口内を含んで第２の半導体層を形成する工程と、 上記第２の半導体層上に化学的気相成長法により第２の
絶縁層を形成する工程と、 上記第２の絶縁層をエッチバックしてサイドウォールを
形成する工程と、 上記サイドウォールをマスクとして上記第２の半導体層
をエッチバックする工程と、 上記基板を熱酸化し、エッチバックされた上記第２の半
導体層の上記エミッタ領域に対向する開口部に熱酸化膜
を形成する工程と、 上記エミッタ領域形成部に第３の半導体層を形成する工
程とを有することを特徴とするバイポーラトランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151532A JP2794571B2 (ja) | 1988-06-20 | 1988-06-20 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151532A JP2794571B2 (ja) | 1988-06-20 | 1988-06-20 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023236A JPH023236A (ja) | 1990-01-08 |
| JP2794571B2 true JP2794571B2 (ja) | 1998-09-10 |
Family
ID=15520573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151532A Expired - Fee Related JP2794571B2 (ja) | 1988-06-20 | 1988-06-20 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794571B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081862A (ja) * | 1983-10-12 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS60226175A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-20 JP JP63151532A patent/JP2794571B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023236A (ja) | 1990-01-08 |
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