JPH04364757A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH04364757A JPH04364757A JP14012491A JP14012491A JPH04364757A JP H04364757 A JPH04364757 A JP H04364757A JP 14012491 A JP14012491 A JP 14012491A JP 14012491 A JP14012491 A JP 14012491A JP H04364757 A JPH04364757 A JP H04364757A
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Landscapes
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
高速高集積のバイポーラ型半導体集積回路の製造方法に
関するものである。
高速高集積のバイポーラ型半導体集積回路の製造方法に
関するものである。
【０００２】
【従来の技術】半導体集積回路の用途として特に高速動
作性を必要とする分野では、一般にＥＣＬ／ＣＭＬ系の
バイポーラ型半導体集積回路が用いられている。ＥＣＬ
／ＣＭＬ系回路においては、消費電力、論理振幅を一定
とした場合、回路を構成する素子、配線の寄生容量及び
トランジスタのベース抵抗、利得帯域幅積によって動作
速度が決定される。
作性を必要とする分野では、一般にＥＣＬ／ＣＭＬ系の
バイポーラ型半導体集積回路が用いられている。ＥＣＬ
／ＣＭＬ系回路においては、消費電力、論理振幅を一定
とした場合、回路を構成する素子、配線の寄生容量及び
トランジスタのベース抵抗、利得帯域幅積によって動作
速度が決定される。
【０００３】このうち、寄生容量の低減には、特に動作
速度への寄与が大きいトランジスタのベース・コレクタ
間の接合容量を低減することが必要であり、このために
は多結晶シリコンを用いてベース電極を素子領域の外部
に引き出しベース面積を縮小することが有効である。ま
た、多結晶シリコン抵抗及び金属配線を厚い分離酸化膜
上に形成して、これらの寄生容量を低減する方法が一般
に採用されている。
速度への寄与が大きいトランジスタのベース・コレクタ
間の接合容量を低減することが必要であり、このために
は多結晶シリコンを用いてベース電極を素子領域の外部
に引き出しベース面積を縮小することが有効である。ま
た、多結晶シリコン抵抗及び金属配線を厚い分離酸化膜
上に形成して、これらの寄生容量を低減する方法が一般
に採用されている。
【０００４】一方、ベース抵抗の低減には、外部ベース
層を低抵抗化して可能な限りエミッタに近接させるとと
もに、エミッタを細くしてエミッタ直下の真性ベース層
の抵抗を減少させることが必要である。
層を低抵抗化して可能な限りエミッタに近接させるとと
もに、エミッタを細くしてエミッタ直下の真性ベース層
の抵抗を減少させることが必要である。
【０００５】また、利得帯域幅積の向上には、エミッタ
及びベース接合を浅接合化するとともにコレクタのエピ
タキシャル層を薄くすることが有効である。
及びベース接合を浅接合化するとともにコレクタのエピ
タキシャル層を薄くすることが有効である。
【０００６】これらの事項を実現することを目的として
提案された従来技術として、特開昭６３−２６１７４６
号公報に開示された製造方法を説明する。図４、５（Ａ
）から（Ｆ）は前記技術の工程断面図である。なお、同
図では図面が煩雑になるのを避けるため、一部の膜が省
略されている。
提案された従来技術として、特開昭６３−２６１７４６
号公報に開示された製造方法を説明する。図４、５（Ａ
）から（Ｆ）は前記技術の工程断面図である。なお、同
図では図面が煩雑になるのを避けるため、一部の膜が省
略されている。
【０００７】まず、図４（Ａ）のように、酸化膜３０４
で素子分離を行った後、多結晶シリコン３０６を全面に
被着し、シリコン窒化膜３０７をベース電極及びコレク
タ電極形成予定領域上に公知のＣＶＤ技術と写真食刻技
術を用いて形成する。次に、図４（Ｂ）のように、選択
酸化を行って、多結晶シリコンを酸化膜３０９によりベ
ース、コレクタ各電極パターン３０６ａ，３０６ｃ，３
０６ｄに分割する。次に、図４（Ｃ）のように、ベース
電極多結晶シリコンにはＰ型不純物を、コレクタ電極多
結晶シリコンにはＮ型不純物を各々導入し、熱処理を行
って外部ベース３１０及びコレクタ補償領域３０５を各
々形成した後、エミッタ形成予定領域上の選択酸化膜３
０９ｂを除去する。次に、図４（Ｄ）のように、ＣＶＤ
膜３１６を全面に被着する。次に、図５（Ｅ）のように
、ＣＶＤ膜３１６を異方的にエッチバックしてエミッタ
拡散窓を自己整合で縮小開口する。最後に、図５（Ｆ）
のように、エミッタ、コレクタ各電極多結晶シリコン３
１７を各々形成し、金属配線３１３を形成する。
で素子分離を行った後、多結晶シリコン３０６を全面に
被着し、シリコン窒化膜３０７をベース電極及びコレク
タ電極形成予定領域上に公知のＣＶＤ技術と写真食刻技
術を用いて形成する。次に、図４（Ｂ）のように、選択
酸化を行って、多結晶シリコンを酸化膜３０９によりベ
ース、コレクタ各電極パターン３０６ａ，３０６ｃ，３
０６ｄに分割する。次に、図４（Ｃ）のように、ベース
電極多結晶シリコンにはＰ型不純物を、コレクタ電極多
結晶シリコンにはＮ型不純物を各々導入し、熱処理を行
って外部ベース３１０及びコレクタ補償領域３０５を各
々形成した後、エミッタ形成予定領域上の選択酸化膜３
０９ｂを除去する。次に、図４（Ｄ）のように、ＣＶＤ
膜３１６を全面に被着する。次に、図５（Ｅ）のように
、ＣＶＤ膜３１６を異方的にエッチバックしてエミッタ
拡散窓を自己整合で縮小開口する。最後に、図５（Ｆ）
のように、エミッタ、コレクタ各電極多結晶シリコン３
１７を各々形成し、金属配線３１３を形成する。
【０００８】以上のような製造方法により、上記技術に
よればエミッタをベースに対して自己整合で縮小形成可
能であり、従って高速動作に適した微細トランジスタを
容易に作製することができた。
よればエミッタをベースに対して自己整合で縮小形成可
能であり、従って高速動作に適した微細トランジスタを
容易に作製することができた。
【０００９】
【発明が解決しようとする課題】しかしながら、前記技
術であっても、ベース電極及びエミッタ拡散窓を画定す
る多結晶シリコン選択酸化用のシリコン窒化膜のパター
ンニングは、分離酸化膜に対して自己整合となっていな
いため、写真食刻のための位置合わせ余裕を必要とする
。この余裕領域が全て高不純物濃度の外部ベースとなる
が、外部ベースのうちベース電極と真性ベースとの電気
的接続に必要な領域は極めて微細な部分のみでよく、位
置合わせ余裕により形成される外部ベースの大部分は、
トランジスタ動作に全く寄与しない寄生領域となって、
この部分に係る接合容量が、トランジスタの高速化への
大きな障壁となっていた。
術であっても、ベース電極及びエミッタ拡散窓を画定す
る多結晶シリコン選択酸化用のシリコン窒化膜のパター
ンニングは、分離酸化膜に対して自己整合となっていな
いため、写真食刻のための位置合わせ余裕を必要とする
。この余裕領域が全て高不純物濃度の外部ベースとなる
が、外部ベースのうちベース電極と真性ベースとの電気
的接続に必要な領域は極めて微細な部分のみでよく、位
置合わせ余裕により形成される外部ベースの大部分は、
トランジスタ動作に全く寄与しない寄生領域となって、
この部分に係る接合容量が、トランジスタの高速化への
大きな障壁となっていた。
【００１０】本発明は、以上述べた位置合わせ余裕の必
要性から生じる外部ベース面積の縮小限界を除去し、超
高速超高集積の半導体集積回路を実現できる製造方法を
提供することを目的とする。
要性から生じる外部ベース面積の縮小限界を除去し、超
高速超高集積の半導体集積回路を実現できる製造方法を
提供することを目的とする。
【００１１】
【課題を解決するための手段】前述の目的のため本発明
では、まず多層積層膜パターンを、分離、コレクタシン
ク、真性トランジスタ各領域上に形成し、これらをキー
パターンとして分離トレンチ、コレクタシンクの順に自
己整合で形成してゆき、最後に中間膜のサイドエッチと
選択ポリシリコン成長により外部ベース、真性ベース、
エミッタを自己整合形成するようにした。
では、まず多層積層膜パターンを、分離、コレクタシン
ク、真性トランジスタ各領域上に形成し、これらをキー
パターンとして分離トレンチ、コレクタシンクの順に自
己整合で形成してゆき、最後に中間膜のサイドエッチと
選択ポリシリコン成長により外部ベース、真性ベース、
エミッタを自己整合形成するようにした。
【００１２】
【作用】本発明は前述のような製法としたので、以下の
ような作用を生じる。
ような作用を生じる。
【００１３】（１）まず、素子間分離領域パターン、コ
レクタ電極取出領域パターン、真性トランジスタ領域パ
ターンを同時に形成することにより、これら３つの領域
の位置が自己整合で一意に画定され、つぎに、真性トラ
ンジスタ領域パターンを積層膜で形成し、中間の膜を他
の膜より内側に後退（縮小）させ、縮小させた中間膜パ
ターンを最下層の膜に転写することにより、分離酸化膜
、外部ベース、真性ベースの位置が自己整合で一意的に
画定され、最後に、外部ベースから選択的に成長させた
ベース電極多結晶シリコン電極により、外部ベースとエ
ミッタの位置が自己整合で一意に画定される結果、素子
間分離、コレクタ、外部ベース、真性ベース、エミッタ
のすべての要素が自己整合で形成可能となり、従って、
写真食刻技術の位置合わせ精度に依存すること無く、微
細トランジスタを再現性良く作製することができる。
レクタ電極取出領域パターン、真性トランジスタ領域パ
ターンを同時に形成することにより、これら３つの領域
の位置が自己整合で一意に画定され、つぎに、真性トラ
ンジスタ領域パターンを積層膜で形成し、中間の膜を他
の膜より内側に後退（縮小）させ、縮小させた中間膜パ
ターンを最下層の膜に転写することにより、分離酸化膜
、外部ベース、真性ベースの位置が自己整合で一意的に
画定され、最後に、外部ベースから選択的に成長させた
ベース電極多結晶シリコン電極により、外部ベースとエ
ミッタの位置が自己整合で一意に画定される結果、素子
間分離、コレクタ、外部ベース、真性ベース、エミッタ
のすべての要素が自己整合で形成可能となり、従って、
写真食刻技術の位置合わせ精度に依存すること無く、微
細トランジスタを再現性良く作製することができる。
【００１４】（２）分離酸化膜形成前にシリコン基板を
等方的にエッチングし、エッチング領域の側壁にシリコ
ン窒化膜を形成するようにしたので、分離酸化膜の断面
形状が、表面付近で基板表面と垂直となり、したがって
、真性トランジスタ領域の外周部にきわめて微細なベー
ス電極取出領域を形成することが可能となり、その結果
、外部ベースを必要最小限の面積にまで縮小することに
よりコレクタ・ベース接合容量を飛躍的に低減できる。
等方的にエッチングし、エッチング領域の側壁にシリコ
ン窒化膜を形成するようにしたので、分離酸化膜の断面
形状が、表面付近で基板表面と垂直となり、したがって
、真性トランジスタ領域の外周部にきわめて微細なベー
ス電極取出領域を形成することが可能となり、その結果
、外部ベースを必要最小限の面積にまで縮小することに
よりコレクタ・ベース接合容量を飛躍的に低減できる。
【００１５】
【実施例】図１、図２の（Ａ）から（Ｈ）は、本発明の
第１実施例を示す工程断面図である。
第１実施例を示す工程断面図である。
【００１６】まず、図１（Ａ）に示すように、Ｐ− 型
シリコン基板１０１にＮ＋ 型埋込コレクタ層１０２と
Ｎ− 型低濃度コレクタ層１０３を形成し、公知の成膜
技術と写真食刻技術を用いて、第１シリコン窒化膜１１
０、第１シリコン酸化膜１１１、第２シリコン窒化膜１
１２、第２シリコン酸化膜１１３からなる多層積層膜パ
ターン１０４ａ〜１０４ｃを、分離溝形成予定領域上、
コレクタ電極形成予定領域上、真性トランジスタ形成予
定領域上に各々形成する。
シリコン基板１０１にＮ＋ 型埋込コレクタ層１０２と
Ｎ− 型低濃度コレクタ層１０３を形成し、公知の成膜
技術と写真食刻技術を用いて、第１シリコン窒化膜１１
０、第１シリコン酸化膜１１１、第２シリコン窒化膜１
１２、第２シリコン酸化膜１１３からなる多層積層膜パ
ターン１０４ａ〜１０４ｃを、分離溝形成予定領域上、
コレクタ電極形成予定領域上、真性トランジスタ形成予
定領域上に各々形成する。
【００１７】つぎに、図１（Ｂ）に示すように、これら
の多層積層膜パターン１０４ａ〜１０４ｃをマスクとし
て用いてＮ− 型低濃度コレクタ層１０３を等方的にエ
ッチングする。続いて減圧化学気相成長法によってシリ
コン窒化膜を形成し、異方性エッチング技術により前記
多層積層膜側壁及び庇裏面と前記等方的エッチング領域
側壁にシリコン窒化膜１０５ａ〜１０５ｄを形成する。 前記第２シリコン酸化膜１１３は、この異方性エッチン
グによって第２シリコン窒化膜１１２がエッチングされ
るのを防ぐために形成されている。
の多層積層膜パターン１０４ａ〜１０４ｃをマスクとし
て用いてＮ− 型低濃度コレクタ層１０３を等方的にエ
ッチングする。続いて減圧化学気相成長法によってシリ
コン窒化膜を形成し、異方性エッチング技術により前記
多層積層膜側壁及び庇裏面と前記等方的エッチング領域
側壁にシリコン窒化膜１０５ａ〜１０５ｄを形成する。 前記第２シリコン酸化膜１１３は、この異方性エッチン
グによって第２シリコン窒化膜１１２がエッチングされ
るのを防ぐために形成されている。
【００１８】つぎに、図１（Ｃ）に示すように、熱酸化
を施して分離酸化膜１０６ａ〜１０６ｃを形成する。
を施して分離酸化膜１０６ａ〜１０６ｃを形成する。
【００１９】つぎに、図１（Ｄ）に示すように、分離溝
形成予定領域上の４層積層膜パターン１０４ａを写真食
刻技術により除去し、露出したシリコン基板に異方性エ
ッチング技術と埋込技術を用いて絶縁性の分離溝１０７
を形成する。このとき、分離溝の深さは、Ｎ＋ 型埋込
コレクタ層を貫通してＰ− 型シリコン基板に深く侵入
する程度迄深くすることが望ましく、分離溝の異方性エ
ッチング後に、ホウ素を分離溝直下のシリコン基板にイ
オン注入し熱処理を施してチャネルカット層１０８を形
成することが望ましい。
形成予定領域上の４層積層膜パターン１０４ａを写真食
刻技術により除去し、露出したシリコン基板に異方性エ
ッチング技術と埋込技術を用いて絶縁性の分離溝１０７
を形成する。このとき、分離溝の深さは、Ｎ＋ 型埋込
コレクタ層を貫通してＰ− 型シリコン基板に深く侵入
する程度迄深くすることが望ましく、分離溝の異方性エ
ッチング後に、ホウ素を分離溝直下のシリコン基板にイ
オン注入し熱処理を施してチャネルカット層１０８を形
成することが望ましい。
【００２０】つぎに、図２（Ｅ）に示すように、コレク
タ電極形成予定領域上の４層積層膜パターン１０４ｂを
写真食刻技術により除去し、たとえば燐を３０〜２００
ｋｅＶのエネルギにて１〜５×１０１６ｃｍ −２ 程
度イオン注入し、熱処理を施してコレクタ補償領域１０
９を形成した後、シリコン窒化膜１０５ｄを除去し、酸
化膜を５００〜３０００Å程度等方的にエッチングする
ことにより、真性トランジスタ形成予定領域の外周部の
シリコン基板を露出させるとともに第１シリコン酸化膜
１１１ｃを後退させる。このとき、第２シリコン酸化膜
１１３ｃもエッチングにより除去される。
タ電極形成予定領域上の４層積層膜パターン１０４ｂを
写真食刻技術により除去し、たとえば燐を３０〜２００
ｋｅＶのエネルギにて１〜５×１０１６ｃｍ −２ 程
度イオン注入し、熱処理を施してコレクタ補償領域１０
９を形成した後、シリコン窒化膜１０５ｄを除去し、酸
化膜を５００〜３０００Å程度等方的にエッチングする
ことにより、真性トランジスタ形成予定領域の外周部の
シリコン基板を露出させるとともに第１シリコン酸化膜
１１１ｃを後退させる。このとき、第２シリコン酸化膜
１１３ｃもエッチングにより除去される。
【００２１】つぎに、図２（Ｆ）に示すように、第２シ
リコン窒化膜１１２ｃを除去し、第１シリコン酸化膜１
１１ｃをマスクとして用いて第１シリコン窒化膜１１０
ｃを異方的にエッチングした後、露出したシリコン基板
を種結晶として用いて、選択化学気相成長法によりベー
ス電極多結晶シリコン１１４とコレクタ電極多結晶シリ
コン１１５を同時形成し、写真食刻技術を用いてレジス
トマスクを形成してベース電極多結晶シリコン１１４に
はホウ素を、コレクタ電極多結晶シリコン１１５にはリ
ンを、各々１×１０１５ｃｍ−２〜５×１０１６ｃｍ−
２程度イオン注入する。
リコン窒化膜１１２ｃを除去し、第１シリコン酸化膜１
１１ｃをマスクとして用いて第１シリコン窒化膜１１０
ｃを異方的にエッチングした後、露出したシリコン基板
を種結晶として用いて、選択化学気相成長法によりベー
ス電極多結晶シリコン１１４とコレクタ電極多結晶シリ
コン１１５を同時形成し、写真食刻技術を用いてレジス
トマスクを形成してベース電極多結晶シリコン１１４に
はホウ素を、コレクタ電極多結晶シリコン１１５にはリ
ンを、各々１×１０１５ｃｍ−２〜５×１０１６ｃｍ−
２程度イオン注入する。
【００２２】つぎに、図２（Ｇ）に示すように、第１シ
リコン窒化膜１１０ｃと第１シリコン酸化膜１１１ｃを
除去した後、低温水蒸気酸化を施すことにより、各電極
多結晶シリコンのみに厚い酸化膜１１６，１１７を形成
し、続いてシリコン基板中にホウ素を１〜５×１０１３
ｃｍ−２程度イオン注入し、熱処理を施すことにより真
性ベース１１８と外部のベース１２１を形成した後、公
知の成膜技術と異方性エッチバック技術により各電極多
結晶シリコンの側壁にシリコン窒化膜１１９を形成する
とともにエミッタ拡散窓１２０を縮小開口する。
リコン窒化膜１１０ｃと第１シリコン酸化膜１１１ｃを
除去した後、低温水蒸気酸化を施すことにより、各電極
多結晶シリコンのみに厚い酸化膜１１６，１１７を形成
し、続いてシリコン基板中にホウ素を１〜５×１０１３
ｃｍ−２程度イオン注入し、熱処理を施すことにより真
性ベース１１８と外部のベース１２１を形成した後、公
知の成膜技術と異方性エッチバック技術により各電極多
結晶シリコンの側壁にシリコン窒化膜１１９を形成する
とともにエミッタ拡散窓１２０を縮小開口する。
【００２３】最後に、図２（Ｈ）に示すように、選択化
学気相成長法、もしくは、減圧化学気相成長法と写真食
刻法との組み合わせにより、エミッタ電極多結晶シリコ
ン１２２を形成し、ヒ素を１〜５×１０１６ｃｍ−２程
度イオン注入した後、熱処理を施して、エミッタ１２３
を形成する。
学気相成長法、もしくは、減圧化学気相成長法と写真食
刻法との組み合わせにより、エミッタ電極多結晶シリコ
ン１２２を形成し、ヒ素を１〜５×１０１６ｃｍ−２程
度イオン注入した後、熱処理を施して、エミッタ１２３
を形成する。
【００２４】図３（Ａ）から（Ｃ）は、本発明の第２実
施例を示す工程断面図である。なお、（Ｃ）より後は、
第１実施例と同一工程となるので説明は省略する。
施例を示す工程断面図である。なお、（Ｃ）より後は、
第１実施例と同一工程となるので説明は省略する。
【００２５】まず、図３（Ａ）に示すように、Ｐ− 型
シリコン基板１０１にＮ＋ 型埋込コレクタ層１０２と
Ｎ− 型低濃度コレクタ層１０３を形成し、公知の成膜
技術と写真食刻技術を用いて、第１シリコン窒化膜１１
０、第１シリコン酸化膜１１１、第２シリコン窒化膜１
１２、第２シリコン酸化膜１１３からなる多層積層膜パ
ターン１０４ａ〜１０４ｃを、素子間分離領域上、コレ
クタ電極形成予定領域上、真性トランジスタ形成予定領
域上に各々形成する。ここで、コレクタ電極形成予定領
域上の多層積層膜パターン１０４ｂと真性トランジスタ
形成予定領域上の多層積層膜パターン１０４ｃの間隙１
２３を狭く、素子間分離領域上の多層積層膜パターン１
０４ａと、コレクタ電極形成予定領域上の多層積層膜パ
ターン１０４ｂ及び真性トランジスタ形成予定領域１０
４ｃ上の４層積層膜パターンの間隙１２４を広くしてお
く。
シリコン基板１０１にＮ＋ 型埋込コレクタ層１０２と
Ｎ− 型低濃度コレクタ層１０３を形成し、公知の成膜
技術と写真食刻技術を用いて、第１シリコン窒化膜１１
０、第１シリコン酸化膜１１１、第２シリコン窒化膜１
１２、第２シリコン酸化膜１１３からなる多層積層膜パ
ターン１０４ａ〜１０４ｃを、素子間分離領域上、コレ
クタ電極形成予定領域上、真性トランジスタ形成予定領
域上に各々形成する。ここで、コレクタ電極形成予定領
域上の多層積層膜パターン１０４ｂと真性トランジスタ
形成予定領域上の多層積層膜パターン１０４ｃの間隙１
２３を狭く、素子間分離領域上の多層積層膜パターン１
０４ａと、コレクタ電極形成予定領域上の多層積層膜パ
ターン１０４ｂ及び真性トランジスタ形成予定領域１０
４ｃ上の４層積層膜パターンの間隙１２４を広くしてお
く。
【００２６】つぎに、図３（Ｂ）に示すように、減圧化
学気相成長法と異方性エッチング技術を用いて、前記狭
い間隙１２３内をシリコン窒化膜１２５ａで埋め込むと
ともに、前記広い間隙１２４側壁にシリコン窒化膜１２
５ｂ，１２５ｃを形成し、広い間隙内にシリコン基板を
露出させた後、異方性エッチング技術と埋込技術を用い
て分離溝１０７を形成する。ここで、分離溝内底部は絶
縁性材料で埋め込み、上部は多結晶シリコンのみで埋め
込むようにする。分離溝の深さは、Ｎ＋ 型埋込コレク
タ層を貫通してＰ− 型シリコン基板に深く侵入する程
度迄深くすることが望ましく、分離溝の異方性エッチン
グ後に、ホウ素を分離溝直下のシリコン基板にイオン注
入し熱処理を施してチャネルカット層１０８を形成する
ことが望ましい。
学気相成長法と異方性エッチング技術を用いて、前記狭
い間隙１２３内をシリコン窒化膜１２５ａで埋め込むと
ともに、前記広い間隙１２４側壁にシリコン窒化膜１２
５ｂ，１２５ｃを形成し、広い間隙内にシリコン基板を
露出させた後、異方性エッチング技術と埋込技術を用い
て分離溝１０７を形成する。ここで、分離溝内底部は絶
縁性材料で埋め込み、上部は多結晶シリコンのみで埋め
込むようにする。分離溝の深さは、Ｎ＋ 型埋込コレク
タ層を貫通してＰ− 型シリコン基板に深く侵入する程
度迄深くすることが望ましく、分離溝の異方性エッチン
グ後に、ホウ素を分離溝直下のシリコン基板にイオン注
入し熱処理を施してチャネルカット層１０８を形成する
ことが望ましい。
【００２７】つぎに、図２（Ｃ）に示すように、シリコ
ン窒化膜１２５ａ〜１２５ｃを除去した後、素子間分離
領域上の４層積層膜パターン１０４ａを写真食刻技術な
どを用いて除去し、露出したシリコン基板を等方的にエ
ッチングした後、減圧化学気相成長法と異方性エッチン
グ技術を用いて前記多層積層膜１０４ｂ，１０４ｃ側壁
及び庇裏面と前記等方的エッチング領域側壁にシリコン
窒化膜１０５ｃ，１０５ｄを形成する。
ン窒化膜１２５ａ〜１２５ｃを除去した後、素子間分離
領域上の４層積層膜パターン１０４ａを写真食刻技術な
どを用いて除去し、露出したシリコン基板を等方的にエ
ッチングした後、減圧化学気相成長法と異方性エッチン
グ技術を用いて前記多層積層膜１０４ｂ，１０４ｃ側壁
及び庇裏面と前記等方的エッチング領域側壁にシリコン
窒化膜１０５ｃ，１０５ｄを形成する。
【００２８】以後、第１実施例の（Ｄ）以後と同一の工
程を経てトランジスタを完成する。
程を経てトランジスタを完成する。
【００２９】
【発明の効果】以上詳細に説明したように、本発明の製
造方法によれば、 （１）まず、素子間分離領域パターン、コレクタ電極取
出領域パターン、真性トランジスタ領域パターンを同時
に形成することにより、これら３つの領域の位置が自己
整合で一意に画定され、つぎに、真性トランジスタ領域
パターンを積層膜で形成し、中間の膜を他の膜より内側
に後退（縮小）させ、縮小させた中間膜パターンを最下
層の膜に転写することにより、分離酸化膜、外部ベース
、真性ベースの位置が自己整合で一意に画定され、最後
に、外部ベースから選択的に成長させたベース電極多結
晶シリコン電極により、外部ベースとエミッタの位置が
自己整合で一意に画定される結果、素子間分離、コレク
タ、外部ベース、真性ベース、エミッタのすべての要素
が自己整合で形成可能となり、従って、写真食刻技術の
位置合わせ精度に依存すること無く、高速動作に適した
微細トランジスタを再現性良く作製することが可能とな
る。
造方法によれば、 （１）まず、素子間分離領域パターン、コレクタ電極取
出領域パターン、真性トランジスタ領域パターンを同時
に形成することにより、これら３つの領域の位置が自己
整合で一意に画定され、つぎに、真性トランジスタ領域
パターンを積層膜で形成し、中間の膜を他の膜より内側
に後退（縮小）させ、縮小させた中間膜パターンを最下
層の膜に転写することにより、分離酸化膜、外部ベース
、真性ベースの位置が自己整合で一意に画定され、最後
に、外部ベースから選択的に成長させたベース電極多結
晶シリコン電極により、外部ベースとエミッタの位置が
自己整合で一意に画定される結果、素子間分離、コレク
タ、外部ベース、真性ベース、エミッタのすべての要素
が自己整合で形成可能となり、従って、写真食刻技術の
位置合わせ精度に依存すること無く、高速動作に適した
微細トランジスタを再現性良く作製することが可能とな
る。
【００３０】（２）分離酸化膜形成前にシリコン基板を
等方的にエッチングし、エッチング領域の側壁にシリコ
ン窒化膜を形成するようにしたので、分離酸化膜の断面
形状が、表面付近で基板表面と垂直となり、したがって
、真性トランジスタ領域の外周部にきわめて微細なベー
ス電極取出領域を形成することが可能となり、その結果
、外部ベースを必要最小限の面積にまで縮小することに
よりコレクタ・ベース接合容量を飛躍的に低減して、ト
ランジスタを飛躍的に高速化することが可能となる。
等方的にエッチングし、エッチング領域の側壁にシリコ
ン窒化膜を形成するようにしたので、分離酸化膜の断面
形状が、表面付近で基板表面と垂直となり、したがって
、真性トランジスタ領域の外周部にきわめて微細なベー
ス電極取出領域を形成することが可能となり、その結果
、外部ベースを必要最小限の面積にまで縮小することに
よりコレクタ・ベース接合容量を飛躍的に低減して、ト
ランジスタを飛躍的に高速化することが可能となる。
【００３１】また、本発明の第１実施例によれば、まず
分離酸化膜を形成してから、分離溝を形成するようにし
たので、分離酸化膜形成時に酸化膜中に発生する内部応
力を分離溝が解放することにより、分離酸化膜に接する
接合において、応力に起因する不純物の異常拡散や漏洩
電流を除去することが可能となる。
分離酸化膜を形成してから、分離溝を形成するようにし
たので、分離酸化膜形成時に酸化膜中に発生する内部応
力を分離溝が解放することにより、分離酸化膜に接する
接合において、応力に起因する不純物の異常拡散や漏洩
電流を除去することが可能となる。
【００３２】また、本発明の第２実施例によれば、積層
膜パターンの間隙に、埋込シリコン窒化膜及び側壁シリ
コン窒化膜を形成して、これをマスクとして用いて分離
溝を形成するようにしたので、分離溝、コレクタ電極取
出領域、真性トランジスタ領域を近接して形成可能で、
トランジスタをさらに微細化することが可能となる。
膜パターンの間隙に、埋込シリコン窒化膜及び側壁シリ
コン窒化膜を形成して、これをマスクとして用いて分離
溝を形成するようにしたので、分離溝、コレクタ電極取
出領域、真性トランジスタ領域を近接して形成可能で、
トランジスタをさらに微細化することが可能となる。
【図１】本発明の第１実施例の工程断面図（その１）
【
図２】本発明の第１実施例の工程断面図（その２）
図２】本発明の第１実施例の工程断面図（その２）
【図
３】本発明の第２実施例の工程断面図
３】本発明の第２実施例の工程断面図
【図４】従来方法
の工程断面図（その１）
の工程断面図（その１）
【図５】従来方法の工程断面図
（その２）
（その２）
１０１ Ｐ− 型Ｓｉ基板
１０２ Ｎ＋ 埋込層
１０３ Ｎ− コレクタ層
１０４ 多層積層膜パターン
１０５，１１９ シリコン窒化膜１０６
分離酸化膜 １０７ 分離層 １０８ チャネルカット層 １０９ コレクタ補償領域 １１０ 第１シリコン窒化膜 １１１ 第１シリコン酸化膜 １１２ 第２シリコン窒化膜 １１３ 第２シリコン酸化膜 １１４ ベース電極 １１５ コレクタ電極 １１６，１１７ 酸化膜 １１８ 真性ベース １２０ エミッタ拡散窓 １２１ 外部ベース １２２ エミッタ電極 １２３ エミッタ
分離酸化膜 １０７ 分離層 １０８ チャネルカット層 １０９ コレクタ補償領域 １１０ 第１シリコン窒化膜 １１１ 第１シリコン酸化膜 １１２ 第２シリコン窒化膜 １１３ 第２シリコン酸化膜 １１４ ベース電極 １１５ コレクタ電極 １１６，１１７ 酸化膜 １１８ 真性ベース １２０ エミッタ拡散窓 １２１ 外部ベース １２２ エミッタ電極 １２３ エミッタ
Claims (4)
- 【請求項１】 （ａ）半導体基板上に選択的に少なく
とも第１耐酸化性膜と、第１薄膜と、第２耐酸化性膜を
順に形成してなる多層積層膜パターンを形成する工程と
、（ｂ）前記積層膜パターンに覆われていない基板領域
を等方的にエッチングする工程と、（ｃ）前記等方エッ
チング領域側壁に第３耐酸化性膜を形成する工程と、（
ｄ）前記第３耐酸化性膜をマスクとして前記等方エッチ
ング領域底部の基板を酸化して、基板表面に酸化膜を形
成させる工程と、（ｅ）前記第１，第２耐酸化性膜をマ
スクとして前記第１薄膜をエッチングし、前記第１薄膜
の周辺部を除去する工程と、（ｆ）前記第２耐酸化性膜
を除去する工程と、（ｇ）前記第１薄膜をマスクとして
前記第１耐酸化性膜をエッチングする工程と、（ｈ）前
記第１耐酸化性膜周辺の露出した基板領域に第１多結晶
電極パターンを形成する工程と、（ｉ）前記第１耐酸化
性膜と第１薄膜を除去する工程とを有することを特徴と
する半導体集積回路の製造方法。 - 【請求項２】 （ａ）第１導電型の単結晶半導体層と
、第２導電型の単結晶半導体層からなる基板の選択され
た領域上に少なくとも第１耐酸化性膜と、第１薄膜と、
第２耐酸化性膜を順に形成してなる多層積層膜パターン
を形成する工程と、（ｂ）前記多層積層膜パターンに覆
われていない基板領域を等方的にエッチングする工程と
、（ｃ）前記等方エッチング領域側壁に第３耐酸化性膜
を形成する工程と、（ｄ）前記第３耐酸化性膜をマスク
として前記等方エッチング領域底部の基板を酸化し、基
板の元の表面まで酸化性膜を成長させる工程と、（ｅ）
選択された一部の多層積層膜パターン及びこの多層積層
膜パターンと接する前記第３耐酸化性膜を除去し基板の
選択された第１の領域を露出させる工程と、（ｆ）前記
露出した第１領域を異方的にエッチングする工程と、（
ｇ）前記異方性エッチングを行った第１領域に絶縁材料
を充填する工程と、（ｈ）選択された一部の多層積層膜
パターン及びこの多層積層膜パターンと接する前記第３
耐酸化性膜を除去し基板の選択された第２の領域を露出
させる工程と、（ｉ）残っている前記多層積層膜パター
ンの第１薄膜を、前記第１，第２耐酸化性膜をマスクと
してエッチングし、前記第１薄膜の周辺部を除去する工
程と、（ｊ）前記第２耐酸化性膜を除去する工程と、（
ｋ）前記第１薄膜をマスクとして、前記第１耐酸化性膜
をエッチングする工程と、（ｌ）前記第１耐酸化性膜周
辺の露出した基板領域及び前記第２領域に第１多結晶電
極パターンを形成する工程と、（ｍ）前記第１耐酸化性
膜と第１薄膜を除去する工程とを有することを特徴とす
る半導体集積回路の製造方法。 - 【請求項３】 （ａ）第１導電型の単結晶半導体層と
、第２導電型の単結晶半導体層からなる基板の選択され
た領域上に少なくとも第１耐酸化性膜と、第１薄膜と、
第２耐酸化性膜を順に形成してなる多層積層膜パターン
を形成する工程と、（ｂ）選択された前記多層積層膜パ
ターン間隙の基板領域を異方的にエッチングする工程と
、（ｃ）前記異方性エッチング領域において底部に絶縁
物質を形成しその上部に多結晶半導体を形成する工程と
、（ｄ）選択された一部の前記多層積層膜を除去し、基
板領域を等方的にエッチングする工程と、（ｅ）前記等
方エッチング領域側壁に第３耐酸化性膜を形成する工程
と、（ｆ）前記第３耐酸化性膜をマスクとして前記等方
エッチング領域底部の基板を酸化し、基板の元の表面ま
で酸化性膜を成長させる工程と、（ｇ）選択された一部
の多層積層膜パターン及びこの一部の多層積層膜パター
ンと接する前記第３耐酸化性膜を除去し基板の選択され
た第１の領域を露出させる工程と、（ｈ）残っている前
記多層積層膜パターンの第１薄膜を、前記第１，第２耐
酸化性膜をマスクとしてエッチングし、前記第１薄膜の
周辺部を除去する工程と、（ｉ）前記第２耐酸化性膜を
除去する工程と、（ｊ）前記第１薄膜をマスクとして、
前記第１耐酸化性膜をエッチングする工程と、（ｋ）前
記第１耐酸化性膜周辺の露出した基板領域及び前記第１
領域に第１多結晶電極パターンを形成する工程と、（ｌ
）前記第１耐酸化性膜と第１薄膜を除去する工程とを有
することを特徴とする半導体集積回路の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集
積回路の製造方法において、前記基板としてシリコン基
板、前記第１，第２，第３耐酸化性膜としてシリコン窒
化膜、前記第１薄膜としてシリコン酸化膜を用いること
を特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03140124A JP3130330B2 (ja) | 1991-06-12 | 1991-06-12 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03140124A JP3130330B2 (ja) | 1991-06-12 | 1991-06-12 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364757A true JPH04364757A (ja) | 1992-12-17 |
| JP3130330B2 JP3130330B2 (ja) | 2001-01-31 |
Family
ID=15261460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03140124A Expired - Fee Related JP3130330B2 (ja) | 1991-06-12 | 1991-06-12 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130330B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115087823A (zh) | 2020-04-23 | 2022-09-20 | Nok株式会社 | 密封垫的安装结构 |
-
1991
- 1991-06-12 JP JP03140124A patent/JP3130330B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130330B2 (ja) | 2001-01-31 |
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