JPH0571191B2 - - Google Patents
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- JPH0571191B2 JPH0571191B2 JP61258557A JP25855786A JPH0571191B2 JP H0571191 B2 JPH0571191 B2 JP H0571191B2 JP 61258557 A JP61258557 A JP 61258557A JP 25855786 A JP25855786 A JP 25855786A JP H0571191 B2 JPH0571191 B2 JP H0571191B2
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- Japan
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- insulating film
- film
- gate electrode
- etching
- forming
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特に埋込ゲート型MOS
（Metal Oxide Semiconductor）FET（電界効果
トランジスタ）の製造方法に関するものである。
（Metal Oxide Semiconductor）FET（電界効果
トランジスタ）の製造方法に関するものである。
（従来の技術）
MOSFETのチヤネル長を短くしていくと、し
きい値電圧の低下や、リーク電流の発生（短チヤ
ネル効果）という問題が生じる。このため、チヤ
ネルの不純物濃度を上げたり、ソース、ドレイン
領域のイオン注入層を浅く形成し、横方向の空乏
層の伸びを抑えなければならない。
きい値電圧の低下や、リーク電流の発生（短チヤ
ネル効果）という問題が生じる。このため、チヤ
ネルの不純物濃度を上げたり、ソース、ドレイン
領域のイオン注入層を浅く形成し、横方向の空乏
層の伸びを抑えなければならない。
これを解決するためソース、ドレイン領域の接
合をほぼゼロにした埋込みゲート型MOSFETが
文献電子通信学会技術研究報告Vol.86、No.139、
p59〜64に開示されている。この製造方法を第４
図を用いて説明する。まず第４図ａに示すよう
に、Si基板１０１を用いて通常の選択酸化法によ
つて素子分離を行つた（図示せず）後、ｎ型不純
物のAsをイオン注入し、ソース、ドレイン領域
１０２を形成する。そして、第４図ｂに示すよう
にCVD（化学気相成長）法によつてSiO2膜１０３
に推積した上へレジストパターン１０４を形成す
る。次に、第４図ｃに示すようにレジストパター
ン１０４をマスクにCVDSiO2膜１０３をRIE（反
応性イオンエツチング）法によりエツチングし、
レジスト１０４を除去した後、CVDSiO2膜１０
３をマスクとしてｎ型不純物層１０２をエツチン
グする。次に第４図ｄに示すように、Si表面に熱
酸化法によつてゲート酸化膜１０５を形成した
後、第４図ｅに示すような、ポリSiゲート電極１
０６を形成する。次に、層間絶縁膜１０７を形成
した後、必要な部分にコンタクトの穴明けを行
い、最後にAl電極１０８を形成すると第４図ｆ
に示すようになる。
合をほぼゼロにした埋込みゲート型MOSFETが
文献電子通信学会技術研究報告Vol.86、No.139、
p59〜64に開示されている。この製造方法を第４
図を用いて説明する。まず第４図ａに示すよう
に、Si基板１０１を用いて通常の選択酸化法によ
つて素子分離を行つた（図示せず）後、ｎ型不純
物のAsをイオン注入し、ソース、ドレイン領域
１０２を形成する。そして、第４図ｂに示すよう
にCVD（化学気相成長）法によつてSiO2膜１０３
に推積した上へレジストパターン１０４を形成す
る。次に、第４図ｃに示すようにレジストパター
ン１０４をマスクにCVDSiO2膜１０３をRIE（反
応性イオンエツチング）法によりエツチングし、
レジスト１０４を除去した後、CVDSiO2膜１０
３をマスクとしてｎ型不純物層１０２をエツチン
グする。次に第４図ｄに示すように、Si表面に熱
酸化法によつてゲート酸化膜１０５を形成した
後、第４図ｅに示すような、ポリSiゲート電極１
０６を形成する。次に、層間絶縁膜１０７を形成
した後、必要な部分にコンタクトの穴明けを行
い、最後にAl電極１０８を形成すると第４図ｆ
に示すようになる。
以上説明したような製造方法によつて、ゲート
電極とソース、ドレイン領域の拡散深さがほぼ等
しい、すなわち、見かけ上極めて浅い接合を有す
る埋込みゲート型MOSFETができあがる。この
埋込みゲート型MOSFETはソース、ドレイン領
域の拡散を特別に浅くする必要がなく、見かけの
接合深さをほぼゼロにすることができる。このた
め、ソース、ドレイン領域の空乏層がチヤネル側
へ張り出しにくくなつており、短チヤネル効果の
ないMOSFETを形成することができる。
電極とソース、ドレイン領域の拡散深さがほぼ等
しい、すなわち、見かけ上極めて浅い接合を有す
る埋込みゲート型MOSFETができあがる。この
埋込みゲート型MOSFETはソース、ドレイン領
域の拡散を特別に浅くする必要がなく、見かけの
接合深さをほぼゼロにすることができる。このた
め、ソース、ドレイン領域の空乏層がチヤネル側
へ張り出しにくくなつており、短チヤネル効果の
ないMOSFETを形成することができる。
（発明が解決しようとする問題点）
しかしながら、このような埋込みゲート型
MOSFETでは、ゲート電極のパターンニングに
おいて、精度のよいマスク合せの工程が必要であ
り、また埋込ゲート部のSiエツチング深さとソー
ス、ドレイン領域の不純物注入深さを等しくする
ことで見かけ上の接合深さをゼロとする構成であ
るため両者の制御が非常に難しく、例えば、エツ
チング深さが注入深さより浅くなつてしまえばソ
ース、ドレイン間は電気的シヨートしてしまうと
いう問題点があつた。
MOSFETでは、ゲート電極のパターンニングに
おいて、精度のよいマスク合せの工程が必要であ
り、また埋込ゲート部のSiエツチング深さとソー
ス、ドレイン領域の不純物注入深さを等しくする
ことで見かけ上の接合深さをゼロとする構成であ
るため両者の制御が非常に難しく、例えば、エツ
チング深さが注入深さより浅くなつてしまえばソ
ース、ドレイン間は電気的シヨートしてしまうと
いう問題点があつた。
さらに、見かけ上のソース、ドレイン領域の接
合深さをゼロとしてあるが、埋込ゲート電極部と
ドレイン領域との接点における空乏領域で電界の
集中が発生し、この強電界領域に発生するホツト
キヤリアによつて相互コンダクタンス（ｇｍ）等
の素子特性の劣化が生じるという問題点があつ
た。
合深さをゼロとしてあるが、埋込ゲート電極部と
ドレイン領域との接点における空乏領域で電界の
集中が発生し、この強電界領域に発生するホツト
キヤリアによつて相互コンダクタンス（ｇｍ）等
の素子特性の劣化が生じるという問題点があつ
た。
本発明は以上の問題点を除去し、ゲート電極が
セルフアラインで形成できゲート部のSiエツチン
グに精密な制御を必要としないという簡易な製造
方法で、しかもドレイン領域の一部にのみ電界が
集中せず、高い信頼性をもつた半導体装置の製造
方法を提供することを目的とする。
セルフアラインで形成できゲート部のSiエツチン
グに精密な制御を必要としないという簡易な製造
方法で、しかもドレイン領域の一部にのみ電界が
集中せず、高い信頼性をもつた半導体装置の製造
方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、
半導体基板上に第１絶縁膜を積層する工程と、
前記第１絶縁膜の所定領域を除去する工程と、
表面に、前記第１絶縁膜に対して選択除去可能
な第２の絶縁膜を積層する工程と、 表面より異方性エツチングを行うことにより前
記第１絶縁膜の側壁以外の第２絶縁膜を除去する
工程と、 前記第１絶縁膜及び前記側壁をマスクとして前
記基板をエツチングすることにより溝を形成する
工程と、 前記溝の側面および底面に酸化膜を形成する工
程と、 表面よりゲート電極となる導電膜を積層する工
程と、 前記導電膜を平坦にエツチング除去することに
より前記側壁と前記酸化膜とに囲まれたゲート電
極を形成する工程と、 前記第１絶縁膜を除去した後、表面から前記溝
とほぼ同一深さに不純物イオンを注入し熱処理す
ることによりソースおよびドレイン領域を形成す
る工程とを備えてなることを特徴とする。
な第２の絶縁膜を積層する工程と、 表面より異方性エツチングを行うことにより前
記第１絶縁膜の側壁以外の第２絶縁膜を除去する
工程と、 前記第１絶縁膜及び前記側壁をマスクとして前
記基板をエツチングすることにより溝を形成する
工程と、 前記溝の側面および底面に酸化膜を形成する工
程と、 表面よりゲート電極となる導電膜を積層する工
程と、 前記導電膜を平坦にエツチング除去することに
より前記側壁と前記酸化膜とに囲まれたゲート電
極を形成する工程と、 前記第１絶縁膜を除去した後、表面から前記溝
とほぼ同一深さに不純物イオンを注入し熱処理す
ることによりソースおよびドレイン領域を形成す
る工程とを備えてなることを特徴とする。
（作用）
以上、説明したように本発明によれば、ゲート
絶縁膜および絶縁性の側壁に囲まれたゲート電極
をエツチバツクによりセルフアラインで形成でき
るのでマスク合せの工程が不要となり、しかもマ
スク合せのための余裕をとる必要がなく微細化を
促進することができる。また、ソース、ドレイン
領域のイオン注入をゲート電極および側壁をマス
クとしてセルフアラインで行うことができるの
で、容易に制御性よくソース、ドレイン領域を形
成するとができる。また、ソース、ドレイン領域
のイオン注入は側壁の外側から入るため、その拡
散層は溝付近で湾曲しており、局部的な電界集中
が生じないため高い信頼性が得られる。
絶縁膜および絶縁性の側壁に囲まれたゲート電極
をエツチバツクによりセルフアラインで形成でき
るのでマスク合せの工程が不要となり、しかもマ
スク合せのための余裕をとる必要がなく微細化を
促進することができる。また、ソース、ドレイン
領域のイオン注入をゲート電極および側壁をマス
クとしてセルフアラインで行うことができるの
で、容易に制御性よくソース、ドレイン領域を形
成するとができる。また、ソース、ドレイン領域
のイオン注入は側壁の外側から入るため、その拡
散層は溝付近で湾曲しており、局部的な電界集中
が生じないため高い信頼性が得られる。
（実施例）
第１図は、本発明により製造した埋込ゲート型
MOSFETの断面図である。
MOSFETの断面図である。
第１図において１１はシリコン基板、１２は絶
縁性の側壁、１３はゲート絶縁膜、１４はゲート
電極、１５は不純物をイオン注入した抵抵抗層、
１６は中間絶縁膜、１７はオーミツク接触をなす
金属電極である。
縁性の側壁、１３はゲート絶縁膜、１４はゲート
電極、１５は不純物をイオン注入した抵抵抗層、
１６は中間絶縁膜、１７はオーミツク接触をなす
金属電極である。
次に、本発明の実施例を第２図を用いて説明す
る。まず、第２図Ａに示すようにシリコン基板１
１上へ第１の絶縁膜、例えば酸化膜２１を化学気
相成長（CVD）法で0.4μm程度厚さに全面へ推積
した後、埋込ゲート用の溝を形成する部分２１ａ
を除去した後、第２の絶縁膜、例えば窒素膜２２
をCVD法などで0.3μm程度厚さに全面に推積す
る。
る。まず、第２図Ａに示すようにシリコン基板１
１上へ第１の絶縁膜、例えば酸化膜２１を化学気
相成長（CVD）法で0.4μm程度厚さに全面へ推積
した後、埋込ゲート用の溝を形成する部分２１ａ
を除去した後、第２の絶縁膜、例えば窒素膜２２
をCVD法などで0.3μm程度厚さに全面に推積す
る。
その後全面をRIE（反応性イオンエツチング）
等により異方性エツチングすると酸化膜２１の段
差部に側壁１２が形成でき、第２図Ｂに示すよう
に、この酸化膜２１と側壁１２をマスクにシリコ
ン基板１１をエツチングして溝２３を作成する。
次に第２図ｃに示すように、溝の底面および側面
に熱酸化法によつてゲート酸化膜１３を作製し、
ゲート電極となるゲート電極用膜２４を全面に推
積する。このゲート電極用膜２４は、例えばピリ
シリコンを推積した後、不純物をドーピングする
ことによつて低抵抗化すればよい。そしてこのゲ
ート電極用膜２４上へレジスト（図示せず）を平
坦に全面塗布し、その後レジストとゲート電極用
膜２４が等しいエツチング速度となるような条
件、例えば不活性Arガスを用いたスパツタエツ
チングやイオンエツチングで全面を平坦にエツチ
ング（エツチバツク）し、酸化膜２１が露出した
時にエツチングを停止すると溝の部分のゲート電
極用膜２４のみが第２図Ｄのように残り、ゲート
電極１４を形成することができる。次に、酸化膜
２１を除去した後、第２図Ｅに示すように、全面
に不純物のイオン注入を行うと、ゲート電極１４
および側壁１２以外にイオンが注入され、熱処理
を行うことによつてソース、ドレイン領域となる
低抵抗層１５が形成できる。このとき、側壁１２
の直下のシリコン基板１１へは直接イオンが注入
されないが、拡散の回り込みによつて低抵抗層１
５が形成される。最後に第２図Ｆに示すように、
中間絶縁膜１６を推積し、コンタクトの孔明けを
行い、オーミツク接触をなす金属電極１７を形成
して完成する。
等により異方性エツチングすると酸化膜２１の段
差部に側壁１２が形成でき、第２図Ｂに示すよう
に、この酸化膜２１と側壁１２をマスクにシリコ
ン基板１１をエツチングして溝２３を作成する。
次に第２図ｃに示すように、溝の底面および側面
に熱酸化法によつてゲート酸化膜１３を作製し、
ゲート電極となるゲート電極用膜２４を全面に推
積する。このゲート電極用膜２４は、例えばピリ
シリコンを推積した後、不純物をドーピングする
ことによつて低抵抗化すればよい。そしてこのゲ
ート電極用膜２４上へレジスト（図示せず）を平
坦に全面塗布し、その後レジストとゲート電極用
膜２４が等しいエツチング速度となるような条
件、例えば不活性Arガスを用いたスパツタエツ
チングやイオンエツチングで全面を平坦にエツチ
ング（エツチバツク）し、酸化膜２１が露出した
時にエツチングを停止すると溝の部分のゲート電
極用膜２４のみが第２図Ｄのように残り、ゲート
電極１４を形成することができる。次に、酸化膜
２１を除去した後、第２図Ｅに示すように、全面
に不純物のイオン注入を行うと、ゲート電極１４
および側壁１２以外にイオンが注入され、熱処理
を行うことによつてソース、ドレイン領域となる
低抵抗層１５が形成できる。このとき、側壁１２
の直下のシリコン基板１１へは直接イオンが注入
されないが、拡散の回り込みによつて低抵抗層１
５が形成される。最後に第２図Ｆに示すように、
中間絶縁膜１６を推積し、コンタクトの孔明けを
行い、オーミツク接触をなす金属電極１７を形成
して完成する。
以上のように、本発明の実施例によれば、ゲー
ト電極１４の形成はエツチバツクによりセルフア
ラインで行うため、マスク合せの工程が不要とな
り、しかもマスク合せのための余裕をとる必要が
なく微細化を促進することができる。また、ソー
ス、ドレイン領域となる低抵抗層１５を形成する
ためのイオン注入をゲート電極１４および側壁１
２をマスクに行うことができるため、セルフアラ
インとなり、しかも従来の通常工程と全く同じで
あるため、その制御も非常に容易である。さら
に、これら低抵抗層１５のイオン注入は側壁１２
の外側から入るため、低抵抗層１５は溝２３付近
で湾曲しており、局部的な電界集中が生じないた
め高い信頼性が得られる。
ト電極１４の形成はエツチバツクによりセルフア
ラインで行うため、マスク合せの工程が不要とな
り、しかもマスク合せのための余裕をとる必要が
なく微細化を促進することができる。また、ソー
ス、ドレイン領域となる低抵抗層１５を形成する
ためのイオン注入をゲート電極１４および側壁１
２をマスクに行うことができるため、セルフアラ
インとなり、しかも従来の通常工程と全く同じで
あるため、その制御も非常に容易である。さら
に、これら低抵抗層１５のイオン注入は側壁１２
の外側から入るため、低抵抗層１５は溝２３付近
で湾曲しており、局部的な電界集中が生じないた
め高い信頼性が得られる。
第３図Ａ及びＢは、それぞれ、本発明により製
造したMOSFET及び従来のMOSFETにおける
電位分布を図示したものである。これからみても
ドレイン領域の低抵抗層付近で電界が集中してい
ないことがわかる。
造したMOSFET及び従来のMOSFETにおける
電位分布を図示したものである。これからみても
ドレイン領域の低抵抗層付近で電界が集中してい
ないことがわかる。
（発明の効果）
以上詳細に説明したように本発明によれば、チ
ヤネル長の短い高信頼性の半導体装置を容易に形
成することができ、大規模集積回路装置にも適用
可能である。
ヤネル長の短い高信頼性の半導体装置を容易に形
成することができ、大規模集積回路装置にも適用
可能である。
第１図は、本発明により製造した埋込ゲート型
MOSFETの断面図である。第２図Ａ〜Ｆは、本
発明の実施例を説明するための断面図である。第
３図Ａ及びＢは、本発明により製造した
MOSFET及び従来の埋込ゲート型MOSFETの
電位分布図である。第４図ａ〜ｆは、従来の埋込
ゲート型MOSFETの断面図である。 １１……シリコン基板、１２……側壁、１３…
…ゲート絶縁膜、１４……ゲート電極、１５……
低抵抗層、１６……中間絶縁膜、１７……金属電
極、２１……酸化膜、２２……窒化膜、２３……
溝、２４……ゲート電極用膜。
MOSFETの断面図である。第２図Ａ〜Ｆは、本
発明の実施例を説明するための断面図である。第
３図Ａ及びＢは、本発明により製造した
MOSFET及び従来の埋込ゲート型MOSFETの
電位分布図である。第４図ａ〜ｆは、従来の埋込
ゲート型MOSFETの断面図である。 １１……シリコン基板、１２……側壁、１３…
…ゲート絶縁膜、１４……ゲート電極、１５……
低抵抗層、１６……中間絶縁膜、１７……金属電
極、２１……酸化膜、２２……窒化膜、２３……
溝、２４……ゲート電極用膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１絶縁膜を積層する工程
と、 前記第１絶縁膜の所定領域を除去する工程と、 表面に、前記第１絶縁膜に対して選択除去可能
な第２絶縁膜を積層する工程と、 表面より異方性エツチングを行うことにより前
記第１絶縁膜の側壁以外の第２絶縁膜を除去する
工程と、 前記第１絶縁膜及び前記側壁をマスクとして前
記基板をエツチングすることにより溝を形成する
工程と、 前記溝の側面および底面に酸化膜を形成する工
程と、 表面よりゲート電極となる導電膜を積層する工
程と、 前記導電膜を平坦にエツチング除去することに
より前記側壁と前記酸化膜とに囲まれたゲート電
極を形成する工程と、 前記第１絶縁膜を除去した後、表面から前記溝
とほぼ同一深さに不純物イオンを注入し熱処理す
ることによりソースおよびドレイン領域を形成す
る工程と を備えてなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258557A JPS63114173A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258557A JPS63114173A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114173A JPS63114173A (ja) | 1988-05-19 |
| JPH0571191B2 true JPH0571191B2 (ja) | 1993-10-06 |
Family
ID=17321880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258557A Granted JPS63114173A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114173A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US6429481B1 (en) | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
-
1986
- 1986-10-31 JP JP61258557A patent/JPS63114173A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114173A (ja) | 1988-05-19 |
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