KR0157872B1 - 모스형 전계효과 트랜지스터 및 그 제조방법 - Google Patents

Abstract

본 발명은 모스(MOS)형 전계효과 트랜지스터(field effect transistor)에 관한 것으로, p-타입 실리콘 기판 상에 이온주입법으로 n^＋소오스 영역과 n^－LDD 영역을 서로 첩촉되는 면을 가지도록 동일 평면 상에 형성한 후 산화막을 증착하는 공정과; 상기 실리콘 기판 표면의 소정 부분이 드러나도록 상기 산화막 및 동일 평면 상에 형성된 n^＋소오스 영역, n^-LDD 영역을 식각하여 게이트 형성 영역을 정의하는 공정과; 열산화법으로 상기 게이트 형성 영역 상에 게이트 산화막을 형성하는 공정과; 상기 패턴이 형성된 기판 전면 상에 게이트 폴리 실리콘 및 제1 CVD산화막을 연속 증착한 후 패터닝하여 게이트를 정의하는 공정과; 상기 패턴이 형성된 기판 상에 상기 제1 CVD산화막과 동일 높이를 가지도록 상기 산화막 좌/우 측에 CVD 산화막을 증착하고 식각처리하여 상기 제1 CVD산화막 및 게이트 폴리 실리콘 양 측벽에 게이트 사이드 웰 산화막을 형성한 후 상기 게이트 사이드 웰 산화막 하부의 산화막을 식각하는 공정과; 상기 패턴이 형성된 기판 상에 n^＋이온주입을 실시하여 소오스 및 드레인 영역에 n^＋영역을 형성하는 공정과; 상기 패턴이 형성된 기판 전면 상에 제2 CVD산화막을 증착하고 상기 소오스 및 드레인 영역과 게이트 형성 영역 상의 소정 부분을 식각하여 드레인, 소오스 및 게이트 콘택 영역을 형성하는 공정 및; 상기 콘택이 형성된 기판 전면 상에 금속을 증착한 후 패터닝하여 드레인, 소오스 및 게이트 전극을 형성하는 공정을 거쳐 소자제조를 완료하므로써, 드레인 영역에는 LDD(lightly doped drain) 구조가 형성되고 소오스 영역에는 n^＋영역만이 형성되어 1) 종래 소오스 영역 상에서 발생되던 LDD에 의한 저항 증가를 없앨 수 있게 되어 채널 저항의 감소효과를 볼수 있을 뿐 아니라 전류 구동능력 향상 및 고 스피드(high speed)화를 실현시킬 수 있으며, 2) 드레인 전계에 의한 핫 캐리어(hot carrier) 효과 및 소오스 영역과의 전기적 펀치 드루우(punch-through) 방지 등과 같은 일반적인 LDD 구조의 장점을 동시에 얻을 수 있는 고신뢰성의 모스형 전계효과 트랜지스터를 실현할 수 있게 된다.

Description

모스형 전계효과 트랜지스터 및 그 제조방법

제1(a)도 내지 제1(d)도는 종래 기술에 따른 n-타입 모스형 전계효과 트랜지스터 제조공정을 공정수순도.

제2(a)도 내지 제2(e)도는 본 발명에 따른 n-타입 모스형 전계효과 트랜지스터 제조공정을 도시한 공정수순도.

* 도면의 주요부분에 대한 부호의 설명

101 : p-타입 실리콘 기판 102 : n^＋소오스 영역

103 : n^－LDD 영역 104 : 산화막

105 : 게이트 형성 영역 106 : 게이트 산화막

107 : 게이트 폴리 실리콘 108 : 제1 CVD산화막

109 : 게이트 사이드 웰 산화막 110 : n^＋영역

110' : n^＋이온주입 111 : 제2 CVD산화막

112 : 드레인 전극 112' : 드레인 콘택 영역

113 : 소오스 전극 113' : 소오스 콘택 영역

114 : 게이트 전극 114' : 게이트 콘택 영역

본 발명은 모스(MOS)형 전계효과 트랜지스터(field effect transistor : 이하 MOSFET라 한다)에 관한 것으로, 특히 드레인에만 LDD(lightly doped drain)구조를 형성시킨 MOSFET 및 그 제조방법에 관한 것이다.

제1(a)도 내지 제1(d)도에는 종래 기술에 따른 n-타입 MOSFET의 제조공정을 도시한 공정수순도가 도시되어 있다.

상기 도면을 참조하여 그 제조공정을 살펴보면, 먼저 제1(a)도에 도시된 바와 같이 p-타입 실리콘 기판(1) 상에 게이트 산화막(2)인 SiO₂를 열산화 공정으로 형성하고, 상기 게이트 산화막(2) 상에 게이트 폴리 실리콘막(3) 및 제1 CVD산화막(4)인 SiO₂를 연속적으로 증착한다.

그후 제1(b)도에 도시된 바와 같이 사진식각공정 및 건식식각법으로 상기 CVD 산화막(4) 및 게이트 폴리 실리콘막(3)을 순차적으로 패터닝하여 게이트를 정의하고, 상기 패턴이 형성된 기판 상에 LDD 이온주입(5')을 실시하여 상기 게이트 패턴 좌/우측의 기판 내에 LDD 영역(5)을 형성한다.

이어서 제1(c)도에 도시된 바와 같이 상기 패턴이 형성된 기판 전면에 CVD 산화막을 증착한 후 건식식각에 의한 에치-백(etch-back)을 통하여 게이트 양 측벽에 게이트 사이드 웰(side wall) 산화막(16)을 형성한다. 이후 n^＋소오스/드레인 이온주입(7')을 실시하여 상기 LDD 영역(5) 내에 소오스/드레인영역(7)을 형성한다.

그다음 제1(d)도에 도시된 바와 같이 제2 CVD산화막(8)을 상기 패턴이 형성된 기판 전면 상에 증착하고, 드레인, 소오스 및 게이트 콘택(9'),(10'),(11')이 형성될 부위에 제2 CVD산화막(8)을 식각하여 콘택 영역을 정의한다. 그후 상기 드레인, 소오스 및 게이트 콘택(9'),(10'),(11')이 형성된 기판 전면 상에 금속을 증착하고 패터닝하여 드레인, 소오스 및 게이트 전극(9),(10),(11)을 형성함으로써 본 공정을 완료한다. 이때 상기 드레인 전극(9)과 소오스 전극(10)은 서로 상대적(correspond)으로 사용가능하다.

그러나 상기 공정 결과 만들어진 MOSFET는 드레인에서의 전계에 의한 핫캐리어(hot carrier) 발생과 소오스와의 전기적 펀치 드루우(punch-through) 현상을 방지하기 위해 형성된 LDD 영역(5)이 드레인 영역 뿐 아니라 소오스 영역에도 함께 형성되어 있어 소오스 영역에서는 상기 LDD에 의한 채널 증가에 따라 전류 구동 능력이 저하되는 문제점이 발생하게 된다.

이에 본 발명은 상기와 같은 문제점을 감안하여 이루어진 것으로 드레인에만 LDD 구조를 갖도록 MOSFET를 형성함으로써, 채널 저항을 감소시킬 수 있을 뿐 아니라 전류 구동능력을 향상시킬 수 있도록 한 MOSFET 및 그 제조방법을 제공함에 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 MOSFET는 p-타입 실리콘 기판 상에 이온주입법으로 n^＋소오스 영역과 n^－LDD 영역을 서로 접촉되는 면을 가지도록 동일 평면 상에 형성한 후 산화막을 증착하는 공정과; 상기 실리콘 기판 표면의 소정 부분이 드러나도록 상기 산화막 및 동일 평면 상에 형성된 n^＋소오스 영역, n^－LDD 영역을 식각하여 게이트 형성 영역을 정의하는 공정과; 열산화법으로 상기 게이트 형성 영역 상에 게이트 산화막을 형성하는 공정과; 상기 패턴이 형성된 기판 전면 상에 게이트 폴리 실리콘 및 제1 CVD산화막을 연속 증착한 후 패터닝하여 게이트를 정의하는 공정과; 상기 패턴이 형성된 기판 상에 상기 제1 CVD산화막과 동일 높이를 가지도록 상기 산화막 좌/우 측에 CVD 산화막을 증착하고 식각처리하여 상기 제1 CVD산화막 및 게이트 폴리 실리콘 양 측변에 게이트 사이드 웰 산화막을 형성한 후 상기 게이트 사이드 웰 산화막 하부의 산화막을 식각하는 공정과; 상기 패턴이 형성된 기판 상에 n^＋이온주입을 실시하여 소오스 및 드레인 영역에 n^＋영역을 형성하는 공정과; 상기 패턴이 형성된 기판 전면 상에 제2 CVD산화막을 증착하고 상기 소오스 및 드레인 영역과 게이트 형성 영역 상의 소정 부분을 식각하여 드레인, 소오스 및 게이트 콘택 영역을 형성하는 공정 및; 상기 콘택이 형성된 기판 전면 상에 금속을 증착한 후 패터닝하여 드레인, 소오스 및 게이트 전극을 형성하는 공정으로 이루어 진다.

상기 공정 결과 만들어진 MOSFET는 p-타입 실리콘 기판과; 게이트 형성 영역의 실리콘 기판이 소정 폭 드러나며 상기 드러난 기판 양측 중 그 일측에 일체로 형성된 n^＋소오스 영역 및 n^＋영역과; 그 다른 일측에 일체로 형성된 n^－LDD 영역 및 n^＋영역과; 표면이 드러난 기판 상부와 상기 n^＋소오스 영역, n^－LDD 영역 측벽 및 상기 산화막의 소정 높이 까지 일체로 연결되어 얇은 두께를 가지도록 형성된 게이트 산화막과; 상기 n^＋소오스 영역 및 n^－LDD 영역상에 상기 소오스 영역 및 LDD 영역과 동일폭을 가지도록 형성된 산화막과; 상기 산화막 일부와 게이트 산화막을 포함하여 소정 두께로 형성된 게이트 폴리 실리콘과, 상기 게이트 폴리 실리콘의 표면 일부가 소정 폭 드러나도록 상기 게이트 폴리 실리톤 상에 형성된 제1 CVD 산화막과; 상기 n^＋이온주입 영역 및 표면이 드러난 게이트 폴리 실리콘 상에 소정 폭으로 형성된 드레인, 소오스 및 게이트 콘택 영역을 가지도록 소정 두께로 형성된 제2 CVD산화막과; 상기 콘택 부위에 형성된 드레인, 소오스 및 게이트 전극으로 이루어짐을 특징으로 한다.

상기 공정 및 구성 결과, 본 발명에 따른 MOSFET는 채널 저항을 감소시킬 수 있을 뿐 아니라 전류 구동 능력을 향상시킬 수 있게 된다.

이하 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.

제2(a)도 내지 제2(e)도는 본 발명에 따른 MOSFET의 제조공정을 도시한 공정수순도를 나타낸 것이다.

상기 도면에서 알수 있듯이 본 발명에 따른 MOSFET는 p-타입 실리콘 기판(101) 상에 형성된 게이트 산화막(106)을 사이에 두고 그 일측에는 n^＋소오스 영역(102) 및 n^＋영역 (110)이 형성되어 있고, 그 다른 일측에는 n^－LDD 영역(103) 및 n^＋영역(110)이 형성되어 있다.

이어서 상기 n^＋소오스 영역(102) 및 n^－LDD 영역(103) 상에는 상기 소오스 영역 및 LDD 영역과 동일폭을 가지도록 산화막(104)이 형성되어 있으며, 상기 산화막(104) 일부를 포함한 게이트 산화막(106) 상에는 소정 두께를 갖는 게이트 폴리 실리콘(107)이 형성되어 있다.

상기 게이트 폴리 실리콘(107) 상에는 그 게이트 폴리 실리콘(107) 표면 일부가 소정 폭 드러나도록 제1 CVD 산화막(108)이 형성되어 있으며, 상기 n^＋이온주입 영역(110) 및 표면이 드러난 게이트 폴리 실리콘(107) 상에는 드레인, 소오스 및 게이트 콘택 영역(112'),(113'),(114')을 가지도록 제2 CVD 산화막(111)이 패터닝되어 있고, 상기 콘택 부위에는 드레인, 소오스 및 게이트 전극(112),(113),(114)이 형성되어 있다.

상기 구조로 이루어진 MOSFET의 제조공정을 살펴보면, 먼저 제2(a)도에 도시된 바와같이 p-타입 실리콘 기판(101) 상에 이온주입법으로 n^＋소오스 영역(102)과 n^－LDD 영역(103)을 서로 접촉되는 면을 가지도록 동일 평면 상에 형성한 후 열산화 또는 화학기상증착법을 이용하여 산화막(104)을 증착한다.

그후 제2(b)도에 도시된 바와 같이 상기 실리콘 기판(101) 표면의 소정 부분이 드러나도록 상기 산화막(104) 및 동일 평면 상에 형성된 n^＋소오스 영역(102), n^-LDD 영역(103)을 식각하여 게이트 형성 영역(5)을 정의한다.

이어서 제2(c)도에 도시된 바와 같이 열산화법으로 상기 게이트 형성 영역(5) 상에 게이트 산화막(106)을 형성하고, 상기 패턴이 형성된 기판 전면 상에 게이트 폴리 실리콘(107) 및 제1 CVD산화막(108)을 연속 증착한 후 패터닝하여 게이트를 정의한다.

이때 상기 게이트 산화막(106)은 표면이 드러난 기판 상부와 상기 n^＋소오스 영역(102), n^－LDD 영역(103) 측벽 및 상기 산화막(104)의 소정 높이 까지 일체로 연결되어 얇은 두께를 가지도록 형성된다.

그다음 상기 패턴이 형성된 기판 상에 상기 제1 CVD산화막(108)과 동일 높이를 가지도록 상기 산화막 좌/우 측에 CVD 산화막을 층착하고, 건식식각법에 의한 에치-백 공정으로 식각처리하여 상기 제1 CVD 산화막(108) 및 게이트 폴리 실리콘(107) 양 측벽에 게이트 사이드 웰 산화막(109)을 형성한 후 상기 게이트 사이드 웰 산화막(109) 하부의 산화막(104)를 상기 게이트 사이드 웰 산화막(109)을 마스크로하여 제2(d)도에 도시된 바와 같이 제거한다.

계속해서 상기 패턴이 형성된 기판 상에 n^＋이온주입(110')을 실시하여 소오스 및 드레인 영역에 n^＋영역(110)을 형성한다.

그후 제2(e)도에 도시된 바와 같이 상기 패턴이 형성된 기판 전면 상에 제2 CVD산화막(111)을 증착하고, 상기 소오스 및 드레인 영역과 게이트 형성 영역상의 소정 부분을 식각하여 드레인, 소오스 및 게이트 콘택 영역(112'),(113'),(114')을 형성한다. 이어서 상기 콘택이 형성된 기판 전면 상에 금속을 증착한 후 패터닝하여 드레인, 소오스 및 게이트 전극(112),(113),(114)을 형성함으로써 본 공정을 완료한다. 그결과, 드레인 영역에만 LDD 구조를 갖는 MOSFET를 구현할 수 있게 되는 것이다.

상술한 바와 같이 본 발명에 의하면, 드레인 영역에는 LDD(lightly doped drain) 구조가 형성되고 소오스 영역에는 n^＋영역만이 형성되어, 종래 소오스 영역 상에서 발생되던 LDD에 의한 저항 증가를 없앨수 있게 되어 채널 저항의 감소효과를 볼수 있을 뿐 아니라 전류 구동능력 향상 및 고 스피드(high speed)화를 실현시킬 수 있으며, 드레인 전계에 의한 핫 캐리어(hot carrier) 효과 감소 및 소오스 영역과의 전기적 펀치 드루우(punch-through) 방지 등과 같은 일반적인 LDD 구조의 장점을 동시에 얻을 수 있는 고신뢰성의 모스형 전계효과 트랜지스터를 구현할 수 있게 된다.

Claims (7)

1. p-타입 실리콘 기판 상에 이온주입법으로 n^＋소오스 영역과 n^－LDD 영역을 서로 접촉되는 면을 가지도록 동일 평면 상에 형성한 후 산화막(104)을 증착하는 공정과; 상기 실리콘 기판 표면의 소정 부분이 드러나도록 상기 산화막 및 동일 평면 상에 형성된 n^＋소오스 영역, n^-LDD 영역을 식각하여 게이트 형성 영역을 정의하는 공정과; 열산화법으로 상기 게이트 형성 영역 상에 게이트 산화막을 형성하는 공정과; 상기 패턴이 형성된 기판 전면 상에 게이트 폴리 실리콘 및 제1 CVD산화막을 연속 증착한 후 패터닝하여 게이트를 정의하는 공정과; 상기 패턴이 형성된 기판 상에 상기 제1 CVD산화막과 동일 높이를 가지도록 상기 산화막 좌/우 측에 CVD 산화막을 증착하고 식각처리하여 상기 제1 CVD 산화막 및 게이트 폴리 실리콘 양 측벽에 게이트 사이드 웰 산화막을 형성한 후 그 게이트 사이드 웰 산화막 하부의 산화막을 식각하는 공정과; 상기 패턴이 형성된 기판 상에 n^＋이온주입을 실시하여 소오스 및 드레인 영역에 n^＋영역을 형성하는 공정과; 상기 패턴이 형성된 기판 전면 상에 제2 CVD산화막을 증착하고 상기 소오스 및 드레인 영역과 게이트 형성 영역 상의 소정 부분을 식각하여 드레인, 소오스 및 게이트 콘택 영역을 형성하는 공정과; 상기 콘택이 형성된 기판 전면 상에 금속을 증착한 후 패터닝하여 드레인, 소오스 및 게이트 전극을 형성하는 공정으로 이루어짐을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
2. 제1항에 있어서, 상기 산화막은 CVD법 또는 열산화법으로 형성됨을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
3. 제1항에 있어서, 상기 게이트 형성 영역은 사진식각공정 및 건식식각공정으로 형성됨을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
4. 제1항에 있어서 상기 게이트 산화막은 표면이 드러난 기판 상부와 상기 n^＋소오스 영역, n^－LDD 영역 측벽 및 상기 산화막의 소정 높이 까지 일체로 연결되어 얇은 두께를 가지도록 형성되는 것을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
5. 제1항에 있어서, 상기 게이트 사이드 웰 산화막은 건식식각에 의한 에치-백 공정으로 형성됨을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
6. 제1항 또는 제5항에 있어서, 상기 게이트 사이드 웰 산화막 하부에 형성된 산화막(104)은 상기 게이트 사이드 웰 산화막을 마스크로하여 식각처리됨을 특징으로 하는 모스형 전계효과 트랜지스터 제조방법.
7. p-타입 실리콘 기판과; 게이트 형성 영역의 실리콘 기판이 소정 폭 드러나며 상기 드러난 기판 양측 중 그 일측에 일체로 형성된 n^＋소오스 영역 및 n^＋영역과; 그 다른 일측에 일체로 형성된 n^－LDD 영역 및 n^＋영역과; 표면이 드러난 기판 상부와 상기 n^＋소오스 영역, n^－LDD 영역 측벽 및 상기 산화막의 소정 높이 까지 일체로 연결되어 얇은 두께를 가지도록 형성된 게이트 산화막과; 상기 n^＋소오스 영역 및 n^－LDD 영역 상에 상기 소오스 영역 및 LDD 영역과 동일폭을 가지도록 형성된 산화막과; 상기 산화막 일부와 게이트 산화막을 포함하여 소정 두께로 형성된 게이트 폴리 실리콘과; 상기 게이트 폴리 실리콘의 표면 일부가 소정 폭 드러나도록 상기 게이트 폴리 실리톤 상에 형성된 제1 CVD산화막과; 상기 n^＋이온주입 영역 및 표면이 드러난 게이트 폴리 실리콘 상에 소정 폭으로 형성된 드레인, 소오스 및 게이트 콘택 영역을 가지도록 소정 두께로 형성된 제2 CVD 산화막과; 상기 콘택 부위에 형성된 드레인, 소오스 및 게이트 전극으로 구성된 것을 특징으로 하는 모스형 전계효과 트랜지스터.