KR100239422B1 - 반도체 소자 및 제조 방법 - Google Patents
반도체 소자 및 제조 방법 Download PDFInfo
- Publication number
- KR100239422B1 KR100239422B1 KR1019970055653A KR19970055653A KR100239422B1 KR 100239422 B1 KR100239422 B1 KR 100239422B1 KR 1019970055653 A KR1019970055653 A KR 1019970055653A KR 19970055653 A KR19970055653 A KR 19970055653A KR 100239422 B1 KR100239422 B1 KR 100239422B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- sidewall
- gate
- semiconductor substrate
- gate electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 238000010893 electron trap Methods 0.000 abstract description 3
- 230000005669 field effect Effects 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
- H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 게이트 절연막 측벽에서의 전자 트랩 및 계면 상태를 방지할 수 있는 MOS 전계효과 트랜지스터(MOSFET, Metal On Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자는 제 1 도전형 반도체 기판위에 차례로 형성되는 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 측면에 형성되는 절연막 측벽과, 상기 반도체 기판과 절연막 측벽 사이에 형성되는 진공 영역과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성된 것이다.
Description
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 게이트 절연막 측벽에서의 전자 트랩 및 계면 상태를 방지할 수 있는 MOS 전계효과 트랜지스터(MOSFET, Metal On Semiconductor Field Effect Transistor) 및 그 제조 방법에 관한 것이다.
일반적으로 MOS(Metal Oxide Semiconductor) 소자는 반도체(Si)의 표면에 산화막(SiO2)을 형성하고 그 위에 금속을 형성한 구조이다. 그 중에 전계 효과 트랜지스터는 제 1 도전형 실리콘 기판에 산화막으로된 게이트 절연막과 게이트 전극이 차례로 형성되고, 게이트 전극 양측의 실리콘 기판에 소오스/드레인 불순물 영역이 형성된 것이다.
이와 같은 MOSFET는 게이트 전극의 전위에 의해서 소오스-드레인 간에 흐르는 전류(채널 전류)를 제어하는 것이다.
종래의 MOSFET를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 MOSFET 구조 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선상의 구조 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'선상의 구조 단면도이고, 도 4a 내지 도 4d는 도 1의 Ⅰ-Ⅰ'선상의 종래 MOSFET 공정 단면도이다.
종래의 n채널 MOSFET의 구조는 p형 반도체 기판(1)위에 액티브 영역과 필드 영역으로 구분되어 필드 영역에 필드 산화막(2)이 형성되고, 액티브 영역의 소정부위에 게이트 절연막(3), 게이트 전극(5) 및 캡 게이트 절연막(5)이 형성된다.
그리고 상기 게이트 절연막(3), 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에는 절연막 측벽(7)이 형성되고, 상기 절연막 측벽(7) 하측의 반도체 기판(1)에는 저농도 n형 불순물 영역(6)이 형성되며, 상기 절연막 측벽(7) 양측의 반도체 기판(1)에는 소오스/드레인 영역인 고농도 n형 불순물 영역(8)이 형성된다.
이와 같은 구조를 갖는 종래의 n채널 MOSFET의 제조 방법은 도 4a 내지 도 4d와 같다.
도 4a와 같이 p형 반도체 기판(1)의 필드 영역에 필드 산화막(2)을 형성하고 액티브 영역에 산화막으로 게이트 절연막(3)을 형성한다.
도 4b와 같이 상기 게이트 절연막(3)의 소정 부위에 게이트 전극(4) 및 캡 게이트 절연막(5)을 차례로 형성하고, 상기 게이트 전극(4) 및 캡 게이트 절연막(5)을 마스크로 이용하여 저농도 n형 불순물 이온을 주입한다.
도 4c와 같이 전면에 절연막을 증착하고 이방성 식각하여 상기 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에 절연막 측벽(7)을 형성한다.
그리고, 도 4d와 같이 상기 캡 게이트 절연막(5) 및 절연막 측벽(7)을 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 절연막 측벽(7) 양측의 상기 반도체 기판(1)에 소오스/드레인 영역인 고농도 n형 불순물 영역(8)을 형성한다.
이와 같은 종래의 MOSFET의 동작은 다음과 같다.
상기와 같은 종래의 MOSFET는 게이트 전극(4) 및 절연막 측벽(7)과 반도체 기판(1) 사이에 산화막인 게이트 절연막(3)이 형성되고, 소오스/드레인 영역이 저농도 불순물 영역(6)과 고농도 불순물 영역(8)으로된 LDD MOSFET이다. 따라서 게이트 전극(4)에 문턱 전압 이상의 전압을 인가하면 게이트 전극(4) 하측의 반도체 기판에 채널이 형성되어 소오스 및 드레인 영역 간에 전류가 흐르게 된다.
이 때, 종래 LDD MOSFET는 기존의 SD(Single Drain)구조의 MOSFET 보다는 저농도 불순물 영역의 저항에 의하여 게이트 전극의 모서리(edge)에서의 드레인 전계를 감소시킬 수 있다.
따라서 소자 동작시의 핫 케리어(hot carrier)에 의한 특성 저하를 개선할 수 있는 잇점 때문에 가장 많이 쓰이고 있다.
그러나 상기에서 설명한 바와 같은 종래의 MOSFET에 있어서는 다음과 같은 문제점이 있었다.
즉, 종래의 MOSFET에서는 절연막 측벽과 반도체 기판 사이에 산화막이 형성되어 있으므로 MOSFET의 동작시 절연막 측벽 하측 산화막의 계면 및 산화막 내에 전하 트랩 및 계면 상태가 발생하게 되어 소자 특성이 저하되는 문제점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 게이트 측면의 게이트 절연막에서 발생되는 전자 트랩 및 계면 상태를 방지하여 소자의 특성을 향상시킬 수 있는 MOSFET 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 MOSFET 구조 평면도
도 2는 도 1의 Ⅰ-Ⅰ'선상의 구조 단면도.
도 3은 도 1의 Ⅱ-Ⅱ'선상의 구조 단면도
도 4a 내지 도 4d는 도 1의 Ⅰ-Ⅰ'선상의 종래 MOSFET 공정 단면도
도 5는 본 발명 제 1 실시예의 MOSFET 구조 평면도
도 6는 도 5의 Ⅰ-Ⅰ'선상의 MOSFET 구조 단면도.
도 7은 도 5의 Ⅱ-Ⅱ'선상의 MOSFET 구조 단면도
도 8a 내지 도 8d는 도 5의 Ⅰ-Ⅰ'선상의 본 발명 제 1 실시예의 MOSFET 공정 단면도
도 9는 본 발명 제 2 실시예의 MOSFET 구조 평면도
도 10는 도 9의 Ⅰ-Ⅰ'선상의 MOSFET 구조 단면도.
도 11은 도 9의 Ⅱ-Ⅱ'선상의 MOSFET 구조 단면도
도 12a 내지 도 12d는 도 9의 Ⅰ-Ⅰ'선상의 본 발명 제 2 실시예의 MOSFET 공정 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 절연막 4 : 게이트 전극
5 : 캡 게이트 절연막 6 : 저농도 불순물 영역
7, 11a : 절연막 측벽 8 : 불순물 영역
9 : 감광막 10, 11 : 절연막
12 : 진공 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 제 1 도전형 반도체 기판위에 차례로 형성되는 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 측면에 형성되는 절연막 측벽과, 상기 반도체 기판과 절연막 측벽 사이에 형성되는 진공 영역과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법는 제 1 도전형 반도체 기판위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측면에 절연막 측벽을 형성하는 단계와, 상기 노출된 게이트 절연막 및 상기 절연막 측벽 하측의 게이트 절연막을 선택적으로 제거하는 단계와, 상기 절연막 측벽 하측의 게이트 절연막이 제거된 부분이 진공상태가 되도록 게이트 전극을 포함한 반도체 기판 전면에 절연막을 형성한 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 5는 본 발명 제 1 실시예의 MOSFET 구조 평면도이고, 도 6는 도 5의 Ⅰ-Ⅰ'선상의 MOSFET 구조 단면도이며, 도 7은 도 5의 Ⅱ-Ⅱ'선상의 MOSFET 구조 단면도이고, 도 8a 내지 도 8d는 도 5의 Ⅰ-Ⅰ'선상의 본 발명 제 1 실시예의 MOSFET 공정 단면도이다.
본 발명 제 1 실시예의 MOSFET 구조는 p형 반도체 기판(1)위에 액티브 영역과 필드 영역으로 구분되어 필드 영역에 필드 산화막(2)이 형성되고, 액티브 영역의 소정부위에 게이트 절연막(3), 게이트 전극(4) 및 캡 게이트 절연막(5)이 차례로 형성된다.
그리고 상기 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에는 절연막 측벽(7)이 형성되고, 상기 절연막 측벽(7)과 상기 반도체 기판(1) 사이에는 진공 상태(12)가 된다. 여기서, 게이트 절연막(3)은 산호막으로 형성되고, 절연막 측벽(7)은 상기 게이트 절연막(3)과 서로 식각 선택비가 다른 질화막으로 형성된다.
상기 절연막 측벽(7) 하측의 반도체 기판(1)에는 저농도 n형 불순물 영역(6)이 형성되며, 상기 절연막 측벽(7) 양측의 반도체 기판(1)에는 소오스/드레인 영역인 고농도 n형 불순물 영역(8)이 형성된다.
계속해서, 상기 캡 게이트 절연막(5), 절연막 측벽(7), 고농도 n형 불순물 영역(8) 및 필드 산화막(2)의 표면에 절연막(10)이 형성된다.
이 때 상기 절연막(10)은 절연막 측벽(7)에는 형성되지 않으므로 절연막 측벽(7)과 반도체 기판(1) 사이에 진공 상태를 형성한다.
이와 같은 구조를 갖는 본 발명 제 1 실시예의 MOSFET 제조 방법은 다음과 같다.
도 8a와 같이, p형 반도체 기판(1)의 필드 영역에 필드 산화막(2)을 형성하고 액티브 영역에 산화막 등으로 게이트 절연막(3)을 형성하고, 상기 게이트 절연막(3)의 소정 부위에 게이트 전극(4) 및 캡 게이트 절연막(5)을 차례로 형성한다. 이 때 게이트 절연막(3)과 캡 게이트 절연막(5)은 산화막으로 형성한다.
상기 게이트 전극(4) 및 캡 게이트 절연막(5)을 마스크로 이용하여 반도체 기판(1)에 저농도 n형 불순물 이온을 주입하여 저농도 n형 불순물 영역(6)을 형성한다.
도 8b와 같이, 전면에 질화막 등의 절연막을 증착하고 이방성 식각하여 상기 게이트 전극(4) 및 캡 게이트 절연막(5) 측면에 절연막 측벽(7)을 형성한다. 이 때, 절연막 측벽(7)을 마스크로 이용하여 노출된 게이트 절연막(3)도 제거한다.
상기 절연막 측벽(7) 및 캡 게이트 절연막(5)을 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 절연막 측벽(7) 양측의 상기 반도체 기판(1)에 소오스/드레인 영역인 고농도 n형 불순물 영역(8)을 형성한다.
도 8c와 같이, 전면에 감광막(9)을 증착하고 상기 액티브 영역위의 캡 게이트 절연막(5), 게이트 전극(4), 절연막 측벽(7) 및 절연막 측벽(7)에 인접한 고농도 n형 불순물 영역(8)이 소정 부분 노출되도록 상기 감광막(9)을 패터닝하고, 상기 절연막 측벽(7) 하측의 게이트 절연막(3)을 선택적으로 제거한다.
이 때, 게이트 절연막(3)은 습식 식각에 의해 제거된다.
도 8d와 같이, 상기 감광막(9)을 모두 제거하고 상기 캡 게이트 절연막(5), 절연막 측벽(7)을 포함한 기판 전표면에 절연막(10)을 형성한다. 이 때 절연막 측벽(7)과 반도체 기판(1) 사이에는 진공 상태가 된다.
한편, 본 발명 제 2 실시예의 반도체 소자 및 그 제조 방법은 다음과 같다.
도 9는 본 발명 제 2 실시예의 MOSFET 구조 평면도이고, 도 10는 도 9의 Ⅰ-Ⅰ'선상의 MOSFET 구조 단면도이며, 도 11은 도 9의 Ⅱ-Ⅱ'선상의 MOSFET 구조 단면도이고, 도 12a 내지 도 12d는 도 9의 Ⅰ-Ⅰ'선상의 본 발명 제 2 실시예의 MOSFET 공정 단면도이다.
본 발명 제 2 실시예의 MOSFET의 구조는 본 발명 제 1 실시예의 구조에서 게이트 전극과 절연막 측벽 사이에 또 다른 절연막 측벽을 형성한 것이다.
즉, 제 2 실시예의 MOSFET 구조는 p형 반도체 기판(1)위에 액티브 영역과 필드 영역으로 구분되어 필드 영역에 필드 산화막(2)이 형성되고, 액티브 영역의 소정부위에 게이트 절연막(3), 게이트 전극(5) 및 캡 게이트 절연막(5)이 형성된다. 여기서 게이트 절연막(3)과 캡 게이트 절연막(5)은 산화막으로 형성된다.
상기 게이트 전극(4)과 캡 게이트 절연막(5) 측면에 제 1 절연막 측벽(7)이 형성되고, 상기 게이트 전극(4)과 제 1 절연막 측벽(7) 사이에 제 2 절연막 측벽(11a)이 형성된다. 이 때, 제 1, 제 2 절연막 측벽(7)(11a)과 반도체 기판(1) 사이에는 일정한 공간이 형성된다.
상기 제 1 절연막 측벽(7) 하측의 반도체 기판(1)에는 저농도 n형 불순물 영역(6)이 형성되며, 상기 절연막 측벽(7) 양측의 반도체 기판(1)에는 소오스/드레인 영역인 고농도 n형 불순물 영역(8)이 형성된다.
상기 캡 게이트 절연막(5), 제 1 절연막 측벽(7), 고농도 n형 불순물 영역(8) 및 필드 산화막(2)의 표면에 절연막(10)이 형성된다. 이 때, 상기 절연막(10)에 의해서 상기 제 1, 제 2 절연막 측벽(7)(11a)과 반도체 기판(1)사이는 진공 상태가 된다.
이와 같은 구조를 갖는 본 발명 제 2 실시예의 MOSFET 제조 방법은 다음과 같다.
도 12a와 같이, p형 반도체 기판(1)의 필드 영역에 필드 산화막(2)을 형성한다.
액티브 영역의 반도체 기판(1) 소정 부위에 게이트 절연막(3), 게이트 전극(4) 및 캡 게이트 절연막(5)을 차례로 형성한다.
상기 게이트 전극(4)의 측면 및 노출된 반도체 기판(1) 표면에 얇은 산화막 등의 제 1 절연막(11)을 형성한다. 이 때, 상기 제 1 절연막(11)은 열 산화 방법에 의해 산화막으로 형성된다.
상기 게이트 전극(4) 및 캡 게이트 절연막(5)을 마스크로 이용하여 게이트 전극(4) 양측의 반도체 기판(1)에 저농도 n형 불순물 이온을 주입하여 저농도 n형 불순물 영역(6)을 형성한다.
도 12b와 같이, 전면에 절연막을 증착하고 이방성 식각하여 상기 제 1 절연막(11) 및 캡 게이트 절연막(5) 측면에 제 1 절연막 측벽(7)을 형성한다. 이 때 제 1 절연막 측벽(7)은 상기 캡 게이트 절연막(5) 및 제 1 절연막(11)을 에치스토퍼로 이용하기 위하여 질화막으로 형성한다. 그리고, 상기 절연막 측벽(7)을 마스크로 이용하여 노출된 제 1 절연막(11)을 선택적으로 제거한다.
상기 제 1 절연막 측벽(7) 및 캡 게이트 절연막(5)을 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 절연막 측벽(7) 양측의 상기 반도체 기판(1)에 소오스/드레인 영역인 고농도 n형 불순물 영역(8)을 형성한다.
도 12c 및 도 9와 같이, 전면에 감광막(9)을 증착하고 상기 액티브 영역위의 캡 게이트 절연막(5), 게이트 전극(4), 제 1 절연막 측벽(7) 및 제 1 절연막 측벽(7)에 인접한 고농도 n형 불순물 영역(8)이 소정 부분 노출되도록 상기 감광막(9)을 패터닝하고, 상기 제 1 절연막 측벽(7) 하측의 제 1 절연막(11)을 선택적으로 제거하여 제 1 절연막(7)과 게이트 전극(4) 사이에 제 2 절연막 측벽(11a)을 형성한다. 이 때, 감광막(9) 패턴은 도 9와 같이 액티브 영역의 중심 부분이 노출되도록 한다.
도 12d와 같이, 상기 감광막(9)을 모두 제거하고 상기 캡 게이트 절연막(5), 제 1 절연막 측벽(7)을 포함한 기판 전표면에 제 2 절연막(10)을 형성한다. 이 때 제 1 절연막(11)이 제거된 부분의 제 1 절연막 측벽(7)과 반도체 기판(1) 사이에는 진공 상태가 된다.
이상에서 설명한 바와 같은 본 발명의 MOSFET에 있어서는 절연막 측벽과 반도체 기판 사이에 진공 상태를 형성하므로 다음과 같은 효과가 있다.
즉, 절연막 측벽과 반도체 기판 사이가 진공 상태가 되므로 드레인 전계에 의해 핫 케리어(hot carrier)가 발생하더라도 산화막이 없기 때문에 계면 상태 및 트랩 발생을 방지하여 소다의 특성을 향상시킬 수 있다.
Claims (5)
- 제 1 도전형 반도체 기판위에 차례로 형성되는 게이트 절연막 및 게이트 전극;상기 게이트 전극 측면에 상기 반도체 기판 사이에 공간영역을 갖도록 형성되는 제 1 절연막 측벽;상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역; 그리고,상기 제 1 절연막 측벽과 반도체 기판 사이에 진공 영역이 형성되도록 상기 캡 게이트 절연막, 절연막 측벽을 포함한 기판 전면에 형성되는 절연막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극과 제 1 절연막 측벽 사이에 제 2 절연막 측벽이 더 형성됨을 특징으로 하는 반도체 소자.
- 제 1 도전형 반도체 기판위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 게이트 전극을 형성하는 단계;상기 게이트 전극 측면에 절연막 측벽을 형성하는 단계; 그리고,상기 절연막 측벽 하측의 게이트 절연막 및 노출된 게이트 절연막을 선택적으로 제거하는 단계;상기 절연막 측벽 하측의 게이트 절연막이 제거된 부분이 진공상태가 되도록 게이트 전극을 포함한 반도체 기판 전면에 절연막을 형성한 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 게이트 절연막과 절연막 측벽은 서로 다른 식각 선택비를 갖는 절연 물질로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 도전형 반도체 기판위의 소정 부위에 차례로 게이트 절연막, 게이트 전극 및 캡 게이트 절연막을 형성하는 단계;상기 게이트 전극의 양측 표면 및 반도체 기판 표면에 제 1 절연막을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판에 저농도 제 1 도전형 불순물 영역을 형성하는 단계;상기 캡 게이트 절연막 및 제 1 절연막의 측면에 절연막 측벽을 형성하는 단계;상기 노출된 제 1 절연막 및 상기 절연막 측벽 하측의 제 1 절연막을 선택적으로 제거하는 단계; 그리고,상기 절연막 측벽 하측의 제 1 절연막이 제거된 부분이 진공상태가 되도록 캡 게이트 절연막 및 절연막 측벽을 포함한 반도체 기판 전면에 제 2 절연막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970055653A KR100239422B1 (ko) | 1997-10-28 | 1997-10-28 | 반도체 소자 및 제조 방법 |
| US09/058,281 US5874765A (en) | 1997-10-28 | 1998-04-10 | Semiconductor device and method for fabricating the same |
| DE19830543A DE19830543B4 (de) | 1997-10-28 | 1998-07-08 | Halbleitereinrichtung mit Hohlraum zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung |
| JP10291811A JP3057439B2 (ja) | 1997-10-28 | 1998-10-14 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970055653A KR100239422B1 (ko) | 1997-10-28 | 1997-10-28 | 반도체 소자 및 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990034155A KR19990034155A (ko) | 1999-05-15 |
| KR100239422B1 true KR100239422B1 (ko) | 2000-01-15 |
Family
ID=19523616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970055653A KR100239422B1 (ko) | 1997-10-28 | 1997-10-28 | 반도체 소자 및 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5874765A (ko) |
| JP (1) | JP3057439B2 (ko) |
| KR (1) | KR100239422B1 (ko) |
| DE (1) | DE19830543B4 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495716B1 (ko) * | 1996-04-12 | 2005-11-25 | 소니 가부시끼 가이샤 | 화상인코딩장치와방법및화상인코딩프로그램이기록된매체 |
| JPH1117166A (ja) * | 1997-06-23 | 1999-01-22 | Nec Corp | 半導体装置の製造方法 |
| JP2000021983A (ja) * | 1998-07-07 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100336771B1 (ko) * | 1999-11-10 | 2002-05-16 | 박종섭 | 트랜지스터 형성방법 |
| US6514808B1 (en) * | 2001-11-30 | 2003-02-04 | Motorola, Inc. | Transistor having a high K dielectric and short gate length and method therefor |
| KR100623328B1 (ko) * | 2002-07-05 | 2006-09-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 ｃｍｏｓ 트랜지스터 제조 방법 |
| JP2004095888A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8420491B2 (en) | 2010-11-09 | 2013-04-16 | International Business Machines Corporation | Structure and method for replacement metal gate field effect transistors |
| KR101887414B1 (ko) * | 2012-03-20 | 2018-08-10 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106172A (ja) * | 1982-12-07 | 1984-06-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 電界効果トランジスタの製造方法 |
| JPS63177469A (ja) * | 1987-01-16 | 1988-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP2586432B2 (ja) * | 1987-06-26 | 1997-02-26 | 日本電装株式会社 | 半導体圧力センサの製造方法 |
| JP3105229B2 (ja) * | 1990-09-14 | 2000-10-30 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5324683A (en) * | 1993-06-02 | 1994-06-28 | Motorola, Inc. | Method of forming a semiconductor structure having an air region |
| JP3413823B2 (ja) * | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| TW346652B (en) * | 1996-11-09 | 1998-12-01 | Winbond Electronics Corp | Semiconductor production process |
| US5736446A (en) * | 1997-05-21 | 1998-04-07 | Powerchip Semiconductor Corp. | Method of fabricating a MOS device having a gate-side air-gap structure |
| KR100236101B1 (ko) * | 1997-09-29 | 1999-12-15 | 김영환 | 반도체 소자 및 제조 방법 |
-
1997
- 1997-10-28 KR KR1019970055653A patent/KR100239422B1/ko not_active IP Right Cessation
-
1998
- 1998-04-10 US US09/058,281 patent/US5874765A/en not_active Expired - Lifetime
- 1998-07-08 DE DE19830543A patent/DE19830543B4/de not_active Expired - Fee Related
- 1998-10-14 JP JP10291811A patent/JP3057439B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19830543B4 (de) | 2008-10-02 |
| US5874765A (en) | 1999-02-23 |
| JP3057439B2 (ja) | 2000-06-26 |
| KR19990034155A (ko) | 1999-05-15 |
| DE19830543A1 (de) | 1999-05-06 |
| JPH11191622A (ja) | 1999-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3049492B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR100236101B1 (ko) | 반도체 소자 및 제조 방법 | |
| KR100239422B1 (ko) | 반도체 소자 및 제조 방법 | |
| US6982216B1 (en) | MOSFET having reduced parasitic resistance and method of forming same | |
| KR100928514B1 (ko) | 트렌치형 트랜지스터의 제조 방법 | |
| KR0183785B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100236190B1 (ko) | 반도체장치의 제조방법 | |
| JP2952570B2 (ja) | 半導体デバイスの製造方法 | |
| KR100375600B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100192973B1 (ko) | 경사진 게이트 산화막을 갖는 전력용 모스 소자및그제조방법 | |
| US6023087A (en) | Thin film transistor having an insulating membrane layer on a portion of its active layer | |
| KR960013947B1 (ko) | 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| KR100467812B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100234728B1 (ko) | 모스 전계효과 트랜지스터 제조방법 | |
| KR100304974B1 (ko) | 모스트랜지스터제조방법 | |
| KR19990011414A (ko) | 반도체 소자의 제조방법 | |
| KR0157872B1 (ko) | 모스형 전계효과 트랜지스터 및 그 제조방법 | |
| KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
| KR100587379B1 (ko) | 반도체 소자의 제조방법 | |
| KR19990074932A (ko) | 반도체소자의 모스 트랜지스터 형성방법 | |
| KR100202185B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100215857B1 (ko) | 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110923 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |