JPS63177469A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63177469A JPS63177469A JP867187A JP867187A JPS63177469A JP S63177469 A JPS63177469 A JP S63177469A JP 867187 A JP867187 A JP 867187A JP 867187 A JP867187 A JP 867187A JP S63177469 A JPS63177469 A JP S63177469A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- silicon substrate
- semiconductor device
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000002784 hot electron Substances 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特にＭＯＳ）ランジスタ
のゲート部分の＋１造に関するものである。
のゲート部分の＋１造に関するものである。
第３図は従来のＭＯＳｌ−ランジスタの構造を示す断面
図で、図において、１はシリコシ基板、２゜３はそれぞ
れシリコン基板１に拡散により形成されｈソース、ドレ
インであり、４は上記ソース２゜ドレイン３間のシリコ
ン基板１表面に薄（形成されたドレイン絶縁膜、５はゲ
ート絶縁膜４上に設けられた金属膜（ゲート）で、ＭＯ
Ｓキャパシタを形成する。
図で、図において、１はシリコシ基板、２゜３はそれぞ
れシリコン基板１に拡散により形成されｈソース、ドレ
インであり、４は上記ソース２゜ドレイン３間のシリコ
ン基板１表面に薄（形成されたドレイン絶縁膜、５はゲ
ート絶縁膜４上に設けられた金属膜（ゲート）で、ＭＯ
Ｓキャパシタを形成する。
従来のＭＯＳ）ランジスタは以上のように構成されてい
るので、高電界領域で高エネルギーを得たチャネル電子
が、衝突電離によって、電子・正孔対を生成し、この生
成された電子のごく少数がシリコン基板１とゲート絶縁
膜部４間のエネルギー障壁を越えるのに十分なエネルギ
ーをもってゲート絶縁膜４中に入りこみ、あるものはゲ
ート電極５に到達し２ゲート電流として観測されるため
メモリにおいて予期しない書込みをおこしたり、あるも
のは絶縁膜４中に捕獲されてしきい値電圧変動の原因と
なり、ダイナミックＲＡＭのアクセス時間を遅延させる
ホットエレクトロン効果を生じさせるといった問題点が
あった。
るので、高電界領域で高エネルギーを得たチャネル電子
が、衝突電離によって、電子・正孔対を生成し、この生
成された電子のごく少数がシリコン基板１とゲート絶縁
膜部４間のエネルギー障壁を越えるのに十分なエネルギ
ーをもってゲート絶縁膜４中に入りこみ、あるものはゲ
ート電極５に到達し２ゲート電流として観測されるため
メモリにおいて予期しない書込みをおこしたり、あるも
のは絶縁膜４中に捕獲されてしきい値電圧変動の原因と
なり、ダイナミックＲＡＭのアクセス時間を遅延させる
ホットエレクトロン効果を生じさせるといった問題点が
あった。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、絶縁膜中での電子の捕獲率を減
らし、ホットエレクトロン効果を緩和できるようにした
ＭＯＳトランジスタ半導体装置を得ることを目的とする
。
ためになされたもので、絶縁膜中での電子の捕獲率を減
らし、ホットエレクトロン効果を緩和できるようにした
ＭＯＳトランジスタ半導体装置を得ることを目的とする
。
この発明に係るＭｏＳトランジスタ半導体装置は、シリ
コン基板上のゲート絶縁膜部に中空部分を設けたもので
ある。
コン基板上のゲート絶縁膜部に中空部分を設けたもので
ある。
この発明に係るＭｏ３）ランジスタ半導体装置は、シリ
コン基板上のゲート絶縁膜部分に局所的に中空部分を設
けることにより、絶縁膜内部に電子ができるだけ捕獲さ
れないようになっており、ホントエレク、ドロン効果を
緩和できる。
コン基板上のゲート絶縁膜部分に局所的に中空部分を設
けることにより、絶縁膜内部に電子ができるだけ捕獲さ
れないようになっており、ホントエレク、ドロン効果を
緩和できる。
（発明の実施例〕
第１図はこの発明の一実施例を示す断面図であり、第３
図と同一符号は同でのものを示す。
図と同一符号は同でのものを示す。
本実施例では、第１図に示すように、シリコン基板１と
金属膜５間にゲート絶縁膜４を中央部分にのみ形成し、
その両端に中空部分４Ａを形成する。
金属膜５間にゲート絶縁膜４を中央部分にのみ形成し、
その両端に中空部分４Ａを形成する。
このような本実施例では、シリコン基板１と金属膜５と
の間の中央部分にゲート絶縁膜４を残し、その両端の中
空部分４Ａを設けたので、ゲート絶縁膜４中への電子の
捕獲率が減り、ホットエレクトロン効果を緩和すること
ができる。
の間の中央部分にゲート絶縁膜４を残し、その両端の中
空部分４Ａを設けたので、ゲート絶縁膜４中への電子の
捕獲率が減り、ホットエレクトロン効果を緩和すること
ができる。
第２図はこの発明の他の実施例を示し、本実施例ではシ
リコン基板１と金属膜５との間の両端にゲート絶縁膜４
を残し、中央部分を中空部分４Ａにしたものである。
リコン基板１と金属膜５との間の両端にゲート絶縁膜４
を残し、中央部分を中空部分４Ａにしたものである。
以上のように、この発明によれば、ＭＯＳトランジスタ
の斗−ト絶縁膜部に中空部分を設けるように構成したの
で、半導体の高集積化に伴うホットエレクトロン効果の
増大といった信頼性上の問題を防ぐことができ、生産性
、歩留まり向上のための高密度化に大きく寄与するとい
った優れた効果を有する。
の斗−ト絶縁膜部に中空部分を設けるように構成したの
で、半導体の高集積化に伴うホットエレクトロン効果の
増大といった信頼性上の問題を防ぐことができ、生産性
、歩留まり向上のための高密度化に大きく寄与するとい
った優れた効果を有する。
第１図はこの発明の一実施例を示す断面図、第２図はこ
の発明の他の実施例を示す断面図、第３図は従来のＭＯ
Ｓトランジスタ半導体装置を示す断面図である。 ■はシリコン基板、２はソース、３はドレイン、４はゲ
ート絶縁膜、４Ａは中空部分、５は金属膜である。 なお図中同一符号は同−又は相当部分を示す。
の発明の他の実施例を示す断面図、第３図は従来のＭＯ
Ｓトランジスタ半導体装置を示す断面図である。 ■はシリコン基板、２はソース、３はドレイン、４はゲ
ート絶縁膜、４Ａは中空部分、５は金属膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）ＭＯＳトランジスタからなる半導体装置において
、 上記ＭＯＳトランジスタを構成するシリコン基板上のゲ
ート絶縁膜部に局所的に中空部分を設けたことを特徴と
する半導体装置。 - （２）上記中空部分は上記シリコン基板と上記ゲート絶
縁膜との間の両端部分に設けられていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （３）上記中空部分は上記シリコン基板と上記ゲート絶
縁膜との間の中央部分に設けられていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP867187A JPS63177469A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP867187A JPS63177469A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177469A true JPS63177469A (ja) | 1988-07-21 |
Family
ID=11699395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP867187A Pending JPS63177469A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177469A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510645A (en) * | 1993-06-02 | 1996-04-23 | Motorola, Inc. | Semiconductor structure having an air region and method of forming the semiconductor structure |
| US5874765A (en) * | 1997-10-28 | 1999-02-23 | Lg Semicon Co., Ltd. | Semiconductor device and method for fabricating the same |
| US5990532A (en) * | 1997-12-18 | 1999-11-23 | Advanced Micro Devices | Semiconductor arrangement with lightly doped regions under a gate structure |
| US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
| EP1089344A2 (en) * | 1999-09-29 | 2001-04-04 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
| DE19832552B4 (de) * | 1997-09-29 | 2008-10-23 | Lg Semicon Co. Ltd., Cheongju | Halbleitereinrichtung mit Hohlraum zwischen der Gate-Elektrode und dem Halbleitersubstrat sowie zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung |
-
1987
- 1987-01-16 JP JP867187A patent/JPS63177469A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510645A (en) * | 1993-06-02 | 1996-04-23 | Motorola, Inc. | Semiconductor structure having an air region and method of forming the semiconductor structure |
| US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
| US6124176A (en) * | 1996-03-07 | 2000-09-26 | Nec Corporation | Method of producing a semiconductor device with reduced fringe capacitance and short channel effect |
| DE19832552B4 (de) * | 1997-09-29 | 2008-10-23 | Lg Semicon Co. Ltd., Cheongju | Halbleitereinrichtung mit Hohlraum zwischen der Gate-Elektrode und dem Halbleitersubstrat sowie zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung |
| US5874765A (en) * | 1997-10-28 | 1999-02-23 | Lg Semicon Co., Ltd. | Semiconductor device and method for fabricating the same |
| DE19830543B4 (de) * | 1997-10-28 | 2008-10-02 | Lg Semicon Co. Ltd., Cheongju | Halbleitereinrichtung mit Hohlraum zwischen den Isolationsseitenwandstücken und dem Halbleitersubstrat und Verfahren zu ihrer Herstellung |
| US5990532A (en) * | 1997-12-18 | 1999-11-23 | Advanced Micro Devices | Semiconductor arrangement with lightly doped regions under a gate structure |
| EP1089344A2 (en) * | 1999-09-29 | 2001-04-04 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
| EP1089344A3 (en) * | 1999-09-29 | 2003-07-23 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
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