JP2638776B2 - 半導体装置 - Google Patents

半導体装置

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JP2638776B2
JP2638776B2 JP61032361A JP3236186A JP2638776B2 JP 2638776 B2 JP2638776 B2 JP 2638776B2 JP 61032361 A JP61032361 A JP 61032361A JP 3236186 A JP3236186 A JP 3236186A JP 2638776 B2 JP2638776 B2 JP 2638776B2
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drain
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mos
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誠一 岩松
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型FETのドレイン部構造に関し、とりわけ
ｎチャネルMOS型FETのドレイン部構造に関する。
〔発明の概要〕
本発明は、半導体装置に関し、MOS型FETの少くともド
レイン部に於て、ゲート下のチャネル部と連らなる形で
P+領域が形成されて成る事を特徴とする。
〔従来の技術〕
従来、MOS型FETは、第２図に示す如き構造をとってい
るのが通例であった。すなわち、Si基板１の表面には、
ゲート酸化膜12、ゲート電極13、ソース拡散領域14、ド
レイン拡散領域15と、少くとも該ドレイン拡散領域とチ
ャネル部を連らなる形でLDD（Lightly Doped Drain）
部16及びバリッド・チャネル部17が形成されて成るのが
通例であった。
〔発明が解決しようとする問題点〕
しかし、上記従来技術によると、バリッド・チャネル
構造及びLDD構造を採用することによりホット・エレク
トロンのトラッピング現象によるしきい値電圧の変動を
抑止することが行われているのではあるが、その抑止効
果が充分でないという問題点があった。
本発明はかかる従来技術の問題点をなくし、ホット・
エレクトロンのトラッピング現象によるしきい値電圧の
変動を最小限におさえるMOS型FETのドレイン部構造を提
供する事を目的とする。
〔問題点を解決するための手段〕
上記目的を達成するための本発明の基本的な構成は、
MOS型FETの少くともドレイン部のチャネル部と連らなる
部位にP+領域を設ける手段をとる。
〔作 用〕
本発明の如くMOS型FETに於て、少くともドレイン部に
於てチャネル部と連ら成る形でP+領域を設ける事によ
り、チャネル部のピンチ・オフ点で発生するホット・エ
レクトロンを前記P+領域に存在するマジョリティー・キ
ャリアであるホールと中和され、ゲートSiO2膜中のトラ
ップ・センターへのホット・エレクトロンのトラップを
減少させる作用がある。
〔実施例〕
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すMOS型FETの構造図で
ある。すなわち、Si基板１の表面には、ゲート酸化膜
２、ゲート電極３、ソース拡散領域４、ドレイ拡散領域
５、LDD部６、バリッド・チャネル部７が形成され、該
バリッド・チャネル部と連らなる形で、ドレイン部のLD
D部６の表面２は内部にP+領域８を形成して成る。
〔発明の効果〕
上記の如く、MOS型FETに於て、ドレイン部のチャネル
部と連ら成る型でP+領域を形成することにより、MOS型F
ETのホット・エレクトロンのトラッピングによるしきい
値電圧の変動を最小限に抑制できる効果がある。
又、ドレイン部にP+領域を形成することから、半導体
装置の集積度が向上するという有利な効果を奏する。
【図面の簡単な説明】
第１図は本発明の一実施例を示すMOS型FETの構造図、第
２図は従来技術によるMOS型FETの構造図を示す。 1,11……Si基板 2,12……ゲートSiO2膜 3,13……ゲート 4,14……リース 5,15……ドレイン 6,16……LDD部 7,17……バリッド・チャネル部 ８……P+領域

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】MOS型FETのドレイン部において、ゲート下
    のチャネル部と連なる形でP+型領域が形成されてなるこ
    とを特徴とする半導体装置。
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