JPS6369271A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6369271A JPS6369271A JP61214454A JP21445486A JPS6369271A JP S6369271 A JPS6369271 A JP S6369271A JP 61214454 A JP61214454 A JP 61214454A JP 21445486 A JP21445486 A JP 21445486A JP S6369271 A JPS6369271 A JP S6369271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関し、特に寄生
素子動作のない高耐圧の電界効果トランジスタを有する
半導体装置及びその製造方法に関する。
素子動作のない高耐圧の電界効果トランジスタを有する
半導体装置及びその製造方法に関する。
−ｍに、絶縁ゲート型の電界効果トランジスタ（以降Ｆ
ＥＴと称す）には、ソース、半導体装置及びドレインを
それぞれエミッタ、ベース及びコレクタとするラテラル
構造のバイポーラトランジスタが畜生素子として必ず存
在し、ＦＥＴの動作中にトレイン接合の雪崩れ降伏など
の原因で半導体基板に電流が流れて半導体基板の電位が
変ると、半導体基板とソースとの間が順方向にバイアス
されてこのバイポーラトランジスタがオン状態となる。
ＥＴと称す）には、ソース、半導体装置及びドレインを
それぞれエミッタ、ベース及びコレクタとするラテラル
構造のバイポーラトランジスタが畜生素子として必ず存
在し、ＦＥＴの動作中にトレイン接合の雪崩れ降伏など
の原因で半導体基板に電流が流れて半導体基板の電位が
変ると、半導体基板とソースとの間が順方向にバイアス
されてこのバイポーラトランジスタがオン状態となる。
このため、ドレインの電圧−電流特性に負性抵抗が表わ
れたり、ＦＥＴが永久破壊したりする不都合が起こる。
れたり、ＦＥＴが永久破壊したりする不都合が起こる。
この現象は高比抵抗基板を用いる高耐圧のＦＥＴでは特
に顕著に起こる。
に顕著に起こる。
又、低消費電力用として良く知られているＣＭＯ８集積
回路では、ウェル構造が加わるため、半導体基板内には
前述のラテラル構造のバイポーラトランジスタに加え、
縦型構造のバイポーラトランジスタも寄生素子として存
在し、この二つが複＆的に働き、ＰＮＰＮ動作いわゆる
ラッチアップを引起し、素子破壊の大きな原因となって
いる。
回路では、ウェル構造が加わるため、半導体基板内には
前述のラテラル構造のバイポーラトランジスタに加え、
縦型構造のバイポーラトランジスタも寄生素子として存
在し、この二つが複＆的に働き、ＰＮＰＮ動作いわゆる
ラッチアップを引起し、素子破壊の大きな原因となって
いる。
従って、ＦＥＴを含む半導体装置は、このような寄生素
子動作を防止する必要がある。
子動作を防止する必要がある。
第３図は従来の半導体装置の第１の例の断面図である。
この第１の例は、半導体基板１′表面にソース３′及び
ドレイン５′′を設け、ソース３′とトレイン５″との
間の半導体基板１′上にゲート酸化膜６′を庁してゲー
ト７′を設け、更に半導体基板１′と同一導電型で高濃
度の拡散層８をソース３′に接するように近くに設けて
、ソース３′及び半導体基板１′を同電位にして順方向
にバイアスされないようにしている。
ドレイン５′′を設け、ソース３′とトレイン５″との
間の半導体基板１′上にゲート酸化膜６′を庁してゲー
ト７′を設け、更に半導体基板１′と同一導電型で高濃
度の拡散層８をソース３′に接するように近くに設けて
、ソース３′及び半導体基板１′を同電位にして順方向
にバイアスされないようにしている。
第４図は従来の半導体装置の第２の例の断面図である。
第２の例では、ソース３′の下に、拡散層８に連らなる
半導体基板１′と同一導電型で高濃度のシールド層９を
設けている。
半導体基板１′と同一導電型で高濃度のシールド層９を
設けている。
第３図は従来の半導体装置の第３の例の断面図である。
この第３の例は、ドレイン５′をドリフト層４′を介し
て設けた構造の高耐圧のＦＥＴのソース３′の下に、シ
ールド層９を設けている９〔発明が解決しようとする問
題点〕 上述した従来の半導体装置は、第１の例では、半導体基
板１′の表面に同一導電型で高濃度の拡散層８をソース
３′に接するように設けただけであるので、ソース３′
の下面が半導体基板１′に直接接しその部分で半導体基
板１′の電位変動の影響を受は易く、寄生素子動作を充
分抑止できないという欠点があった。
て設けた構造の高耐圧のＦＥＴのソース３′の下に、シ
ールド層９を設けている９〔発明が解決しようとする問
題点〕 上述した従来の半導体装置は、第１の例では、半導体基
板１′の表面に同一導電型で高濃度の拡散層８をソース
３′に接するように設けただけであるので、ソース３′
の下面が半導体基板１′に直接接しその部分で半導体基
板１′の電位変動の影響を受は易く、寄生素子動作を充
分抑止できないという欠点があった。
第２の例では、ソース３′の下面の半導体基板１′との
界面に拡散層８に連なるシールド層９を設けているので
、その部分で順方向にバイアスされることがなく寄生の
バイポーラトランジスタがオン状態になることを防止で
きる。しかし、第２の例では、シールド層９はソース３
′の下にありしかも高濃度なので、ソース３′形成用の
窓と同じ窓を使って不純物をイオン注入しようとすると
高エネルギーで打込まなければならず単位時間当りのド
ーズ量が限定されるので時間が掛り、生産性が悪くなる
という欠点がある。そこで、出来るだけ低エネルギーで
短時間に打込もうとすると、今度は、注入不純物濃度の
ピークが表面近くに出来、ソース３′が形成しにくいば
かりかアニール等の熱処理によってゲート酸化膜の下の
チャネル形成領域に不純物が拡散ししきい電圧を変えて
しまうという恐れがある。
界面に拡散層８に連なるシールド層９を設けているので
、その部分で順方向にバイアスされることがなく寄生の
バイポーラトランジスタがオン状態になることを防止で
きる。しかし、第２の例では、シールド層９はソース３
′の下にありしかも高濃度なので、ソース３′形成用の
窓と同じ窓を使って不純物をイオン注入しようとすると
高エネルギーで打込まなければならず単位時間当りのド
ーズ量が限定されるので時間が掛り、生産性が悪くなる
という欠点がある。そこで、出来るだけ低エネルギーで
短時間に打込もうとすると、今度は、注入不純物濃度の
ピークが表面近くに出来、ソース３′が形成しにくいば
かりかアニール等の熱処理によってゲート酸化膜の下の
チャネル形成領域に不純物が拡散ししきい電圧を変えて
しまうという恐れがある。
第３の例は、ドリフト層４′を介してドレイン５′を形
成した高耐圧のＦＥＴにシールド層９を設けた場合であ
るが、この場合には、更に、電圧を高くするにつれて一
般に半導体基板１′の濃度を低くしていかなければなら
ず、シールド層９があってもドレイン側から伸びる空乏
層によってパンチスルーを起し耐圧を低下させるという
欠点も加わる。
成した高耐圧のＦＥＴにシールド層９を設けた場合であ
るが、この場合には、更に、電圧を高くするにつれて一
般に半導体基板１′の濃度を低くしていかなければなら
ず、シールド層９があってもドレイン側から伸びる空乏
層によってパンチスルーを起し耐圧を低下させるという
欠点も加わる。
本発明の目的は、寄生素子動作による誤動作やパンチス
ルーによる耐圧低下等が起きないＦＥＴを有する半導体
装置及びその製造方法を提供することにある。
ルーによる耐圧低下等が起きないＦＥＴを有する半導体
装置及びその製造方法を提供することにある。
本発明の半導体装置は、一導電型の半導体基板上に反対
導電型のソースと該ソースに接しかつ前２半導体基板に
連なる一導電型のチャネル形成領域と該チャネル形成領
域上にゲート絶縁膜を介して設けたゲートとを少くとも
備えた電界効果トランジスタを有する半導体装置におい
て、少くとも前記ソースの下に寄生素子動作防止用の絶
縁層を設けて成る、 本発明の半導体装置の製造方法は、一導電型の半導体基
板上に反対導電型のソースと該ソースに接しかつ前記半
導体基板に連なる一導電型のチャネル形成領域と該チャ
ネル形成領域上にゲート絶縁膜を介して設けたゲートと
を少くとも備えた電界効果トランジスタを有する半導体
装置の製造方法において、前記半導体基板上に所定のパ
ターンで寄生素子動作防止用の絶縁層を形成する工程、
前記半導体基板及び前記絶縁層の上に一導電型の半導体
層を形成する工程、前記半導体層の前記絶縁層上の部分
に反対導電型の不純物を選択的に導入して前記ソースを
形成する工程及び前記半導体層の前記絶縁層上の前記ソ
ースに接する部分を含む前記チャネル形成領域上に前記
ゲート絶縁膜を介して前記ゲートを形成する工程を含ん
で構成される。
導電型のソースと該ソースに接しかつ前２半導体基板に
連なる一導電型のチャネル形成領域と該チャネル形成領
域上にゲート絶縁膜を介して設けたゲートとを少くとも
備えた電界効果トランジスタを有する半導体装置におい
て、少くとも前記ソースの下に寄生素子動作防止用の絶
縁層を設けて成る、 本発明の半導体装置の製造方法は、一導電型の半導体基
板上に反対導電型のソースと該ソースに接しかつ前記半
導体基板に連なる一導電型のチャネル形成領域と該チャ
ネル形成領域上にゲート絶縁膜を介して設けたゲートと
を少くとも備えた電界効果トランジスタを有する半導体
装置の製造方法において、前記半導体基板上に所定のパ
ターンで寄生素子動作防止用の絶縁層を形成する工程、
前記半導体基板及び前記絶縁層の上に一導電型の半導体
層を形成する工程、前記半導体層の前記絶縁層上の部分
に反対導電型の不純物を選択的に導入して前記ソースを
形成する工程及び前記半導体層の前記絶縁層上の前記ソ
ースに接する部分を含む前記チャネル形成領域上に前記
ゲート絶縁膜を介して前記ゲートを形成する工程を含ん
で構成される。
本発明では、少くともソース直下に寄生素子動作防止用
の絶縁層を設けているため、ソースの下面と半導体基板
との間は電気的に分離される。従って、バイポーラトラ
ンジスタによる寄生素子動作は全く生じない。
の絶縁層を設けているため、ソースの下面と半導体基板
との間は電気的に分離される。従って、バイポーラトラ
ンジスタによる寄生素子動作は全く生じない。
又、前述の絶縁層をゲート直下のチャネル形成領域の下
まで延長して配置すれば、トレイン側から沖びる空乏層
に対し障壁となり、パンチスルー電圧の低下を抑止でき
る。更に、絶縁層上のチャネル形成領域を薄＜（数百オ
ングストローム程度〉すると、その効果は一層大きくな
る。
まで延長して配置すれば、トレイン側から沖びる空乏層
に対し障壁となり、パンチスルー電圧の低下を抑止でき
る。更に、絶縁層上のチャネル形成領域を薄＜（数百オ
ングストローム程度〉すると、その効果は一層大きくな
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体装置の一実施例の断面図である
。
。
この実施例は、ｐ型の半導体基板ｌの表面に、ｎ′″型
のソース３及びドレイン５並びにｎ型のドリフＩ・層４
を設け、ソース３とドリフト層４との間の半導体基板１
に連なるｐ型のチャネル形成領域の上にデー１−酸化膜
６を介してゲート７を設け、更にソース３とチャネル形
成領域のソース側の下に寄生素子動作防止用の絶縁層２
を設けている。
のソース３及びドレイン５並びにｎ型のドリフＩ・層４
を設け、ソース３とドリフト層４との間の半導体基板１
に連なるｐ型のチャネル形成領域の上にデー１−酸化膜
６を介してゲート７を設け、更にソース３とチャネル形
成領域のソース側の下に寄生素子動作防止用の絶縁層２
を設けている。
従って、絶縁層２によってソース３と半導体基板１とが
電気的に絶縁分離されているため、半導体基板１の電位
変動によってソース３の下面と半導体基板１の間が電気
的に遮へいされている。
電気的に絶縁分離されているため、半導体基板１の電位
変動によってソース３の下面と半導体基板１の間が電気
的に遮へいされている。
又、この実施例では、絶縁層２がチャネル形成領域の下
まで伸びているなめ、より一層その効果が増すのばかり
ではなく、ドリフト層４端から沖びる空乏層の障壁とな
り、パンチスルーによる耐圧の低下を暖和することがで
きる。更に、チャネル形成領域の厚さを反転層に寄与す
る厚さく数百オングストローム程度）にすれば絶縁層の
効果を最大限に利用することができる。
まで伸びているなめ、より一層その効果が増すのばかり
ではなく、ドリフト層４端から沖びる空乏層の障壁とな
り、パンチスルーによる耐圧の低下を暖和することがで
きる。更に、チャネル形成領域の厚さを反転層に寄与す
る厚さく数百オングストローム程度）にすれば絶縁層の
効果を最大限に利用することができる。
第２図（ａ＞及び（ｂ）は本発明の半導体装置の製造方
法の一実施例を説明するための工程順に示した半導体チ
・ツブの断面図である。
法の一実施例を説明するための工程順に示した半導体チ
・ツブの断面図である。
この実施例は、先ず、第２図（ａ）に示すように、ｐ型
の半導体基板１の表面上に、熱酸化法。
の半導体基板１の表面上に、熱酸化法。
ＬＰＣＶＤ法あるいはプラズマ法等によるＳｉＯ２から
なる所定のパターンの寄生素子動作防止用の絶縁層２を
形成する。
なる所定のパターンの寄生素子動作防止用の絶縁層２を
形成する。
次に、第２図（ｂ）に示すように、半導体基板１及び絶
縁層２の上に、例えばモノシラン（ＳｉトＩ４）ガスを
用いたプラズマＣＶＤ法、ＬＰＣＶＤ法あるいは蒸着法
等により、ｐ型の半導体層１ａを少くとも数百オングス
トロームの厚さで形成する。この場合、半導体層１ａは
結晶性が悪いので、エキシマし−ザあるいはアルゴンレ
ーザ等によって、更に半導体基板１の上をシード（ｓｅ
ｅｄ）再結晶化する。
縁層２の上に、例えばモノシラン（ＳｉトＩ４）ガスを
用いたプラズマＣＶＤ法、ＬＰＣＶＤ法あるいは蒸着法
等により、ｐ型の半導体層１ａを少くとも数百オングス
トロームの厚さで形成する。この場合、半導体層１ａは
結晶性が悪いので、エキシマし−ザあるいはアルゴンレ
ーザ等によって、更に半導体基板１の上をシード（ｓｅ
ｅｄ）再結晶化する。
最後に、半導体層１ａ及び半導体基板１に選択的に拡散
してｎ＋型のソース３及びドレイン５を形成し、リンを
イオン注入することによってｎ型のドリフＩ一層４を形
成し、更にゲート酸化膜６とゲート７とを形成すれば、
第１図に示す半導体装置ができる。
してｎ＋型のソース３及びドレイン５を形成し、リンを
イオン注入することによってｎ型のドリフＩ一層４を形
成し、更にゲート酸化膜６とゲート７とを形成すれば、
第１図に示す半導体装置ができる。
以上説明したように本発明は、電界効果トランジスタの
少くともソースの下に寄生素子動作防止用の絶縁層を設
けた構造をとることによって、比較的簡単な製造方法に
よってソースと半導体基板との絶縁分離を実現し、寄生
バイポーラトランジスタによる寄生素子動作を抑止する
と共に絶縁層をチャネル形成領域の下まで更に延長すれ
ばドレイン側から伸びる空乏層の障壁となってパンチス
ルーによる耐圧の低下も防止するという効果がある。
少くともソースの下に寄生素子動作防止用の絶縁層を設
けた構造をとることによって、比較的簡単な製造方法に
よってソースと半導体基板との絶縁分離を実現し、寄生
バイポーラトランジスタによる寄生素子動作を抑止する
と共に絶縁層をチャネル形成領域の下まで更に延長すれ
ばドレイン側から伸びる空乏層の障壁となってパンチス
ルーによる耐圧の低下も防止するという効果がある。
従って、本発明によれば、電界効果トランジスタの二次
破壊の間圧が解消出来、しかも低濃度の半導体基板に高
濃度のドリフト層を形成してピンチオフ電圧を高くする
ことによって低イオン抵抗・大電流の高耐圧の電界効果
トランジスタを有する半導体装置が実現出来る。
破壊の間圧が解消出来、しかも低濃度の半導体基板に高
濃度のドリフト層を形成してピンチオフ電圧を高くする
ことによって低イオン抵抗・大電流の高耐圧の電界効果
トランジスタを有する半導体装置が実現出来る。
第１図は本発明の半導体装置の一実１：ｆ、ＦＡの断面
図、第２図（ａ）及び（ｂ、）は本発明の半導体装第５
図はそれぞれ従来の半導体装置の第１．第２及び第３の
例の断面図である。 １．１′・・・半導体基板、２・・・絶縁層、３，３′
・・・ソース、４，４′・・・ドリフ■・層、５．５’
。 ５″・・・ドレイン、６．６′・・・ゲート酸化膜、７
゜井 １ 面 Ｃ） （ｂ） 茅 ２ 目 蓬 ３ ゴ ギ ４ 凹 ギ ５ 圓
図、第２図（ａ）及び（ｂ、）は本発明の半導体装第５
図はそれぞれ従来の半導体装置の第１．第２及び第３の
例の断面図である。 １．１′・・・半導体基板、２・・・絶縁層、３，３′
・・・ソース、４，４′・・・ドリフ■・層、５．５’
。 ５″・・・ドレイン、６．６′・・・ゲート酸化膜、７
゜井 １ 面 Ｃ） （ｂ） 茅 ２ 目 蓬 ３ ゴ ギ ４ 凹 ギ ５ 圓
Claims (2)
- （１）一導電型の半導体基板上に反対導電型のソースと
該ソースに接しかつ前記半導体基板に連なる一導電型の
チャネル形成領域と該チャネル形成領域上にゲート絶縁
膜を介して設けたゲートとを少くとも備えた電界効果ト
ランジスタを有する半導体装置において、少くとも前記
ソースの下に寄生素子動作防止用の絶縁層を設けたこと
を特徴とする半導体装置。 - （２）一導電型の半導体基板上に反対導電型のソースと
該ソースに接しかつ前記半導体基板に連なる一導電型の
チャネル形成領域と該チャネル形成領域上にゲート絶縁
膜を介して設けたゲートとを少くとも備えた電界効果ト
ランジスタを有する半導体装置の製造方法において、前
記半導体基板上に所定のパターンで寄生素子動作防止用
の絶縁層を形成する工程、前記半導体基板及び前記絶縁
層の上に一導電型の半導体層を形成する工程、前記半導
体層の前記絶縁層上の部分に反対導電型の不純物を選択
的に導入して前記ソースを形成する工程及び前記半導体
層の前記絶縁層上の前記ソースに接する部分を含んでな
る前記チャネル形成領域上に前記ゲート絶縁膜を介して
前記ゲートを形成する工程を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214454A JPS6369271A (ja) | 1986-09-10 | 1986-09-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214454A JPS6369271A (ja) | 1986-09-10 | 1986-09-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6369271A true JPS6369271A (ja) | 1988-03-29 |
Family
ID=16656020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214454A Pending JPS6369271A (ja) | 1986-09-10 | 1986-09-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610599A1 (en) * | 1993-01-04 | 1994-08-17 | Texas Instruments Incorporated | High voltage transistor with drift region |
| WO2023071108A1 (zh) * | 2021-11-01 | 2023-05-04 | 无锡华润上华科技有限公司 | 横向扩散金属氧化物半导体器件及其制造方法 |
-
1986
- 1986-09-10 JP JP61214454A patent/JPS6369271A/ja active Pending
Cited By (3)
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