JPS61203679A - 高耐圧ｍｏｓトランジスタ - Google Patents
高耐圧ｍｏｓトランジスタInfo
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- JPS61203679A JPS61203679A JP60043663A JP4366385A JPS61203679A JP S61203679 A JPS61203679 A JP S61203679A JP 60043663 A JP60043663 A JP 60043663A JP 4366385 A JP4366385 A JP 4366385A JP S61203679 A JPS61203679 A JP S61203679A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧の絶縁ゲート型電界効果トランジスタ
に関するものである。
に関するものである。
近年、記録あるいは表示装置等の端末機器をより小型、
高性能化したいという要求が高まってきた。特にＦＤＰ
やＥＬ等の表示装置の小型化、低価格化のためには、高
耐圧回路のＩＣ化が不可欠になってきている。
高性能化したいという要求が高まってきた。特にＦＤＰ
やＥＬ等の表示装置の小型化、低価格化のためには、高
耐圧回路のＩＣ化が不可欠になってきている。
ＩＣ化に通した高耐圧トランジスタの構造の１つとして
横型のオフセットゲート型高耐圧ＭＯＳトランジスタが
ある。
横型のオフセットゲート型高耐圧ＭＯＳトランジスタが
ある。
第２図は、従来のオフセットゲート型高耐圧ＭＯ５トラ
ンジスタの断面構造を示した図である。
ンジスタの断面構造を示した図である。
同図において、１は低不純物濃度、例えば約６Ｘ １０
Ｉ４７ｃｍ’のｐ形シリコンからなる半導体基板、２
と３はそれぞれ例えばリンの熱拡散で形成した高濃度ｎ
形導電屓からなるドレイン領域およびソース領域、４は
例えばボロンの熱拡散で形成したアース領域を形成する
高濃度ｐ形導電屓、５は例えばリンのイオン打込みを行
って形成した不純物濃度約５×１０１６／ｃＩＩ＋３．
厚さ３０００人のｎ形導電層からなるドリフ）７５．９
は例えば二酸化シリコンよりなる厚さ約１３００人のゲ
ート絶縁膜、６は例えばリンなどをドープした低抵抗の
多結晶シリコンからなるゲート電極、７．８はそれぞれ
アルミニウムなどの金属からなるドレイン電極およびソ
ース電極である。
Ｉ４７ｃｍ’のｐ形シリコンからなる半導体基板、２
と３はそれぞれ例えばリンの熱拡散で形成した高濃度ｎ
形導電屓からなるドレイン領域およびソース領域、４は
例えばボロンの熱拡散で形成したアース領域を形成する
高濃度ｐ形導電屓、５は例えばリンのイオン打込みを行
って形成した不純物濃度約５×１０１６／ｃＩＩ＋３．
厚さ３０００人のｎ形導電層からなるドリフ）７５．９
は例えば二酸化シリコンよりなる厚さ約１３００人のゲ
ート絶縁膜、６は例えばリンなどをドープした低抵抗の
多結晶シリコンからなるゲート電極、７．８はそれぞれ
アルミニウムなどの金属からなるドレイン電極およびソ
ース電極である。
一方、表示装置を駆動するために第２図に示された高耐
圧ＭＯＳトランジスタを使用する場合には、高いドレイ
ン耐圧のみではなく、ドレイン電流も大きくする必要が
ある。ドレイン電流を大きくする為には、単純にはチャ
ネル長りを短くし、チャネル幅Ｗを大きくすれば良いと
考えられる。
圧ＭＯＳトランジスタを使用する場合には、高いドレイ
ン耐圧のみではなく、ドレイン電流も大きくする必要が
ある。ドレイン電流を大きくする為には、単純にはチャ
ネル長りを短くし、チャネル幅Ｗを大きくすれば良いと
考えられる。
さらに、表示装置の小型化、低価格化の為には、高密度
のＩＣが必要である。高密度のＩＣを実現する為には、
上述したドレイン電流が大きくなるような条件を満たし
ながらも、１個のトランジスタの占有面積をなるべく小
さくする必要がある。
のＩＣが必要である。高密度のＩＣを実現する為には、
上述したドレイン電流が大きくなるような条件を満たし
ながらも、１個のトランジスタの占有面積をなるべく小
さくする必要がある。
大きなドレイン電流値を得るために、第２図の高耐圧Ｍ
Ｏ３トランジスタにおいては、チャネル幅Ｗを大きくし
、チャネル長りを小さくすればよいが、パンチスルーの
問題によりチャネル長しは極端に短くできない。従って
、チャネル幅Ｗを太きくせざるを得なくなる。この為に
、従来の高耐圧トランジスタ構造では、１個のトランジ
スタの占有面積を小さくすることが難しいという問題が
あった。
Ｏ３トランジスタにおいては、チャネル幅Ｗを大きくし
、チャネル長りを小さくすればよいが、パンチスルーの
問題によりチャネル長しは極端に短くできない。従って
、チャネル幅Ｗを太きくせざるを得なくなる。この為に
、従来の高耐圧トランジスタ構造では、１個のトランジ
スタの占有面積を小さくすることが難しいという問題が
あった。
トランジスタのチャネル幅Ｗを大きくせずに、ドレイン
電流を大きくするために、第２図のドリフト層５を、第
３図に１０で示すように深（形成したものが考えられて
いる。なお、第３図において、第２図と同一の構成要素
には同一の番号を付゛して示しており、１１はチャネル
領域である。第３図に示された構造の高耐圧ＭＯ３トラ
ンジスタにおいては、同じサイズの第２図に示された構
造の高耐圧ＭＯ３Ｉ−ランジスタに比べ、オン抵抗が低
くなり、ドレイン電流を大きくとれる。さらにチャネル
長をソース領域からの拡散長により決めているので、ド
レイン電流にバラツキのない制御性の良いトランジスタ
が得られる。
電流を大きくするために、第２図のドリフト層５を、第
３図に１０で示すように深（形成したものが考えられて
いる。なお、第３図において、第２図と同一の構成要素
には同一の番号を付゛して示しており、１１はチャネル
領域である。第３図に示された構造の高耐圧ＭＯ３トラ
ンジスタにおいては、同じサイズの第２図に示された構
造の高耐圧ＭＯ３Ｉ−ランジスタに比べ、オン抵抗が低
くなり、ドレイン電流を大きくとれる。さらにチャネル
長をソース領域からの拡散長により決めているので、ド
レイン電流にバラツキのない制御性の良いトランジスタ
が得られる。
しかし、この構造のトランジスタにおいては、チャネル
長を決めているチャネル領域１１にドリフト層１０から
の空乏層が伸びる。この空乏層がソース領域３まで達す
るとパンチスルーとなる。
長を決めているチャネル領域１１にドリフト層１０から
の空乏層が伸びる。この空乏層がソース領域３まで達す
るとパンチスルーとなる。
コノ為、チャネル領域１１のパンチスルー防止層耐圧
止する為にソース領域下のドリフト層がピンチオフする
ように、チャネル長を決゛めているチャネル領域１１を
深く形成すると、チャネル長は大きくなり、その為ドレ
イン電流を大きくすることができないという問題があっ
た。また、チャネル領域１１の濃度を高めると、しきい
値電圧が高くなり、電流がとれなくなるという問題も生
じた。以上のように、トランジスタの特性を劣化させる
ことなく、パンチスルーを防止することは困難であった
。
ように、チャネル長を決゛めているチャネル領域１１を
深く形成すると、チャネル長は大きくなり、その為ドレ
イン電流を大きくすることができないという問題があっ
た。また、チャネル領域１１の濃度を高めると、しきい
値電圧が高くなり、電流がとれなくなるという問題も生
じた。以上のように、トランジスタの特性を劣化させる
ことなく、パンチスルーを防止することは困難であった
。
本発明の目的は、上述した従来の欠点を除去した高耐圧
ＭＯ３）ランシスタ一般的には高耐圧ＭＩＳトランジス
タを提供することにある。
ＭＯ３）ランシスタ一般的には高耐圧ＭＩＳトランジス
タを提供することにある。
本発明は、第１導電形の低不純物濃度基板上に第２導電
形の低不純物濃度のドリフト層と、該ドリフト層内に第
１導電形の低不純物濃度の外層および第２導電形の高濃
度の内層の二重拡散層より成るソース領域とを設けた高
耐圧ＭＩＳトランジスタにおいて、前記第２導電形の高
濃度層を高耐圧ＭｒＳトランジスタのゲート電極により
前記基板内に伸びる最大空乏層幅より浅く形成し、前記
第２導電形の高濃度層の直下に第１導電形の高濃度層を
設けたことを特徴としている。
形の低不純物濃度のドリフト層と、該ドリフト層内に第
１導電形の低不純物濃度の外層および第２導電形の高濃
度の内層の二重拡散層より成るソース領域とを設けた高
耐圧ＭＩＳトランジスタにおいて、前記第２導電形の高
濃度層を高耐圧ＭｒＳトランジスタのゲート電極により
前記基板内に伸びる最大空乏層幅より浅く形成し、前記
第２導電形の高濃度層の直下に第１導電形の高濃度層を
設けたことを特徴としている。
以下に、本発明の原理について説明する。
一般に、Ｓｉ基板内において、ゲート電極により空乏層
化されている領域にはドレイン側からの空乏層が伸びる
ことはない。本発明においては、ソースをゲート電極に
よりＳｉ基板内に伸びる最大空乏層幅より浅く形成して
いる。この為、チャネル領域と接するドリフト層がら空
乏層が伸びることはなくパンチスルーは起こさない。
化されている領域にはドレイン側からの空乏層が伸びる
ことはない。本発明においては、ソースをゲート電極に
よりＳｉ基板内に伸びる最大空乏層幅より浅く形成して
いる。この為、チャネル領域と接するドリフト層がら空
乏層が伸びることはなくパンチスルーは起こさない。
又、本発明によればソース領域直下には高濃度のパンチ
スルー防止層を設けている。この為、チャネル領域が空
乏層化した時おいても、ソース領域の下からはパンチス
ルーを起こさない。従ってチャネル領域を深く形成しな
くとも、そしてチャネル領域の濃度を高めなくともパン
チスルーを防ぐことができる。
スルー防止層を設けている。この為、チャネル領域が空
乏層化した時おいても、ソース領域の下からはパンチス
ルーを起こさない。従ってチャネル領域を深く形成しな
くとも、そしてチャネル領域の濃度を高めなくともパン
チスルーを防ぐことができる。
又、チャネル領域と基板に挟まれたドリフト層は両側か
ら空乏層が拡がるので低い電圧で空乏層化する。その為
、ドレイン電圧をさらに上昇させてもソース領域下のド
リフト層の電圧は空乏層化した時の電圧（ピンチオフ電
圧）に固定される。
ら空乏層が拡がるので低い電圧で空乏層化する。その為
、ドレイン電圧をさらに上昇させてもソース領域下のド
リフト層の電圧は空乏層化した時の電圧（ピンチオフ電
圧）に固定される。
この結果、ソース領域下のドリフト層とパンチスルー防
止層との間には、ピンチオフ電圧までしか印加されない
ことになる。従って、パンチスルーを起こすことはなく
、チャネルを形成している層を短くする、すなわちチャ
ネル長を短くすることができる。
止層との間には、ピンチオフ電圧までしか印加されない
ことになる。従って、パンチスルーを起こすことはなく
、チャネルを形成している層を短くする、すなわちチャ
ネル長を短くすることができる。
以下、図面を用いながら本発明の詳細な説明する。第１
図は、本発明の一実施例である高耐圧ＭＯ３トランジス
タを説明する為の断面図である。
図は、本発明の一実施例である高耐圧ＭＯ３トランジス
タを説明する為の断面図である。
第１図において、第２図、第３図と同一番号は、同一構
成要素を表す。本実施例ではｎチャネルを例にとり説明
する。
成要素を表す。本実施例ではｎチャネルを例にとり説明
する。
この高耐圧ＭＯ３Ｉ−ランジスタのドリフトｉ１０は、
例えば次のように形成される。低不純物濃度、例えば約
６ Ｘ １０１４／ｃｍ３のｐ形シリコンからなる半導
体基板１に、リンを約４．５Ｘ１０１２／ ｃ、２．加
速エネルギー１４０ＫｅＶでイオン打込みを行う。その
後、１２００℃、２０時間の熱処理を行い、ｎ形の低不
純物濃度のドリフト層１０が形成される。表面濃度は約
３〜４Ｘ１０１６／ｃｍ３である。又、接合の深さは約
８μｍである。
例えば次のように形成される。低不純物濃度、例えば約
６ Ｘ １０１４／ｃｍ３のｐ形シリコンからなる半導
体基板１に、リンを約４．５Ｘ１０１２／ ｃ、２．加
速エネルギー１４０ＫｅＶでイオン打込みを行う。その
後、１２００℃、２０時間の熱処理を行い、ｎ形の低不
純物濃度のドリフト層１０が形成される。表面濃度は約
３〜４Ｘ１０１６／ｃｍ３である。又、接合の深さは約
８μｍである。
このドリフト層１０内にソース側からボロンを低ドーズ
量（約２〜４ Ｘ １９”／ｃｍ２） 、加速エネルギ
ー４０ＫｅＶでイオン打込みを行う。その後１２００℃
、１時間の熱処理を行い、ｐ形の低不純物濃度層を形成
する。このとき、横方向への拡散の拡がりによりチャネ
ル領域１１のチャネル長を決める。その時のしきい値電
圧は、約１ｖになるように制御される。
量（約２〜４ Ｘ １９”／ｃｍ２） 、加速エネルギ
ー４０ＫｅＶでイオン打込みを行う。その後１２００℃
、１時間の熱処理を行い、ｐ形の低不純物濃度層を形成
する。このとき、横方向への拡散の拡がりによりチャネ
ル領域１１のチャネル長を決める。その時のしきい値電
圧は、約１ｖになるように制御される。
次に、ボロンを高ドーズ量（５Ｘ １０１５／ｃｍ２）
でイオン注入し、ｐ形の高濃度層１３を設ける。
でイオン注入し、ｐ形の高濃度層１３を設ける。
この高濃度層は、後述するソース領域の直下に形成され
る。さらに、ヒ素を高ドーズ量（５Ｘ１０Ｉｓ ／ ｃ
ｍ ２ ）でイオン注入してｎ形のソース領域１２を
形成する。このソース領域１２の深さは、次のように定
められる。前述したように、ゲート電極６により空乏層
化されているＳｉ基板１内においては、ドリフト層１０
からの空乏層が伸びるということはない。従って、ソー
ス領域１２は、ゲート電極６によりＳｉ基板１内に伸び
る最大空乏層幅（Ｘ ｄｍａｘ）より浅く形成する。例
えば基板の表面の濃度をＩ Ｘ １０ ” ／ｃｍ’と
した時に、Ｘｄｓａχは約３０００人であり、ソース領
域１２はこの深さより浅く形成される。このようにソー
ス領域１２の深さを浅くすることによって、横のドリフ
ト層１０からのパンチスルーは起こらない。
る。さらに、ヒ素を高ドーズ量（５Ｘ１０Ｉｓ ／ ｃ
ｍ ２ ）でイオン注入してｎ形のソース領域１２を
形成する。このソース領域１２の深さは、次のように定
められる。前述したように、ゲート電極６により空乏層
化されているＳｉ基板１内においては、ドリフト層１０
からの空乏層が伸びるということはない。従って、ソー
ス領域１２は、ゲート電極６によりＳｉ基板１内に伸び
る最大空乏層幅（Ｘ ｄｍａｘ）より浅く形成する。例
えば基板の表面の濃度をＩ Ｘ １０ ” ／ｃｍ’と
した時に、Ｘｄｓａχは約３０００人であり、ソース領
域１２はこの深さより浅く形成される。このようにソー
ス領域１２の深さを浅くすることによって、横のドリフ
ト層１０からのパンチスルーは起こらない。
又、ソース領域１２の直下に設けられているソース領域
と逆導電形の高濃度層１３は、ソース領域下のドリフト
層からソース領域へ空乏層が伸びることによりパンチス
ルーを起こすのを防いでいる。
と逆導電形の高濃度層１３は、ソース領域下のドリフト
層からソース領域へ空乏層が伸びることによりパンチス
ルーを起こすのを防いでいる。
さらに、第１図に斜線部で示すドリフト層はチャネル領
域１１と基板ｌの両方がら空乏層化される。その為、斜
線部のドリフト層は、ドレイン電圧を上昇させた時にお
いても空乏層化した時の電圧（ピンチオフ電圧）に固定
される。この結果、高濃度ｐ層１３と斜線部のドリフト
層との間には、ピンチオフ電圧までしか印加されないこ
とになる。
域１１と基板ｌの両方がら空乏層化される。その為、斜
線部のドリフト層は、ドレイン電圧を上昇させた時にお
いても空乏層化した時の電圧（ピンチオフ電圧）に固定
される。この結果、高濃度ｐ層１３と斜線部のドリフト
層との間には、ピンチオフ電圧までしか印加されないこ
とになる。
従ってソース領域下からのパンチスルーは起こすことな
く、又チャネル長は短くすることができる。
く、又チャネル長は短くすることができる。
本実施例の高耐圧ＭＯ３トランジスタによれば、ソース
領域直下に高濃度ｐ層のない従来型の構造の場合、ソー
ス領域下のドリフト層がピンチオフすることにより、パ
ンチスルーを防止しようとした場合には、チャネル領域
およびドリフト層の形成する条件を考慮しなければなら
なかった、例えばチャネル領域は深く形成するとか濃度
を高めるように形成しなければならなかった、あるいは
ドリフト層は浅くあるいは濃度が低くなるように形成し
なければならなかったのに対し、チャネル領域を深く形
成しなくとも、又チャネル領域の濃度を高く設定しなく
ともパンチスルーを防ぐことができ、かつチャネル長を
短くすることができるので、ドレイン電流を大きくする
ことができる。
領域直下に高濃度ｐ層のない従来型の構造の場合、ソー
ス領域下のドリフト層がピンチオフすることにより、パ
ンチスルーを防止しようとした場合には、チャネル領域
およびドリフト層の形成する条件を考慮しなければなら
なかった、例えばチャネル領域は深く形成するとか濃度
を高めるように形成しなければならなかった、あるいは
ドリフト層は浅くあるいは濃度が低くなるように形成し
なければならなかったのに対し、チャネル領域を深く形
成しなくとも、又チャネル領域の濃度を高く設定しなく
ともパンチスルーを防ぐことができ、かつチャネル長を
短くすることができるので、ドレイン電流を大きくする
ことができる。
以上の実施例については、Ｎチャネルを例にとり説明し
たが、Ｐチャネルの高耐圧ＭＯ３トランジスタについて
も、同様の考え方により構成できることは明らかである
。
たが、Ｐチャネルの高耐圧ＭＯ３トランジスタについて
も、同様の考え方により構成できることは明らかである
。
以上のように、本発明によれば高耐圧Ｍｉｓトランジス
タの構造において、トランジスタの特性を損なうことな
しにパンチスルーを防止できる。
タの構造において、トランジスタの特性を損なうことな
しにパンチスルーを防止できる。
従ってさらにチャネル長を短くすることも可能である。
この結果、素子面積を大きくせずに、ドレイン電流の大
きい高耐圧ＭＩＳｔ−ランジスタが得られる。
きい高耐圧ＭＩＳｔ−ランジスタが得られる。
このように本発明は、高耐圧および大きなドレイン電流
を必要とする高耐圧ＭＩＳトランジスタを高密度にＩＣ
化する場合にきわめて有効である。
を必要とする高耐圧ＭＩＳトランジスタを高密度にＩＣ
化する場合にきわめて有効である。
さらに、本構造は、特殊なプロセスを必要とせずに通常
のＩＣプロセスで簡単に製造することができる。
のＩＣプロセスで簡単に製造することができる。
第１図は、本発明の一実施例である高耐圧ＭＯＳトラン
ジスタを示す断面構造図、 第２図、第３図は、従来の高耐圧ＭＯ３トランジスタの
断面構造図である。 ■・・・・・低不純物濃度シリコン基板２・・・・・ド
レインＩＩ ｔ＆ ３．１２・・ソース領域 ４・・・・・高濃度ｐ形溝電層 ５、１０・ ・ ドリフト層 ６・・・・・ゲート電極 ７・・・・・ドレイン電極 ８・・・・・ソース電極 ９・・・・・ゲート絶縁膜 １１・・・・チャネル領域 １３・・・・高濃度ｐ形層 第２図 第３図
ジスタを示す断面構造図、 第２図、第３図は、従来の高耐圧ＭＯ３トランジスタの
断面構造図である。 ■・・・・・低不純物濃度シリコン基板２・・・・・ド
レインＩＩ ｔ＆ ３．１２・・ソース領域 ４・・・・・高濃度ｐ形溝電層 ５、１０・ ・ ドリフト層 ６・・・・・ゲート電極 ７・・・・・ドレイン電極 ８・・・・・ソース電極 ９・・・・・ゲート絶縁膜 １１・・・・チャネル領域 １３・・・・高濃度ｐ形層 第２図 第３図
Claims (1)
- （１）第１導電形の低不純物濃度基板上に第２導電形の
低不純物濃度のドリフト層と、該ドリフト層内に第１導
電形の低不純物濃度の外層および第２導電形の高濃度の
内層の二重拡散層より成るソース領域とを設けた高耐圧
ＭＩＳトランジスタにおいて、前記第２導電形の高濃度
層を高耐圧ＭＩＳトランジスタのゲート電極により前記
基板内に伸びる最大空乏層幅より浅く形成し、前記第２
導電形の高濃度層の直下に第１導電形の高濃度層を設け
たことを特徴とする高耐圧ＭＩＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043663A JPS61203679A (ja) | 1985-03-07 | 1985-03-07 | 高耐圧ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043663A JPS61203679A (ja) | 1985-03-07 | 1985-03-07 | 高耐圧ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61203679A true JPS61203679A (ja) | 1986-09-09 |
Family
ID=12670089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043663A Pending JPS61203679A (ja) | 1985-03-07 | 1985-03-07 | 高耐圧ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203679A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0789401A3 (en) * | 1995-08-25 | 1998-09-16 | Matsushita Electric Industrial Co., Ltd. | LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method |
| JP2008198851A (ja) * | 2007-02-14 | 2008-08-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| CN103177967A (zh) * | 2011-12-22 | 2013-06-26 | 三星电子株式会社 | 半导体器件及其形成方法 |
-
1985
- 1985-03-07 JP JP60043663A patent/JPS61203679A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0789401A3 (en) * | 1995-08-25 | 1998-09-16 | Matsushita Electric Industrial Co., Ltd. | LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method |
| US5905284A (en) * | 1995-08-25 | 1999-05-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a particular DMISFET structure |
| JP2008198851A (ja) * | 2007-02-14 | 2008-08-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| CN103177967A (zh) * | 2011-12-22 | 2013-06-26 | 三星电子株式会社 | 半导体器件及其形成方法 |
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