JP4248548B2 - 高耐圧半導体装置及びその製造方法 - Google Patents
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Description
図1は、第1の実施形態に係る高耐圧半導体装置としての高耐圧PチャネルMOSトランジスタ100(以下、高耐圧PMOSFET100と表記する)の断面を示す図である。高耐圧PMOSFET100は、支持基板101と、支持基板101の上に形成された埋め込み酸化膜102と、埋め込み酸化膜102上に形成されたP型活性層103とから構成されるSOI基板を用いて形成されている。尚、本明細書の実施形態の記載において、P型活性層103とは、図1に示すように、SOI基板の構成要素としての領域を言うものとする。つまり、P型活性層103と言った場合、不純物の導入等によって形成される種々の領域(後に述べるP型ドレインオフセット領域104及びN型ウェル領域105等)を含む。これに対し、P型活性層103のうち、他の領域が形成されていない領域を、P型領域103aと呼ぶことにする。つまり、P型領域103aは、P型活性層103の一部である。
以下、本発明の第2の実施形態に係る半導体装置について、図3を参照して説明する。図3は、本実施形態に係る高耐圧半導体装置としての高耐圧PMOSFET100aの断面構造を示す図である。
以下、本発明の第3の実施形態に係る半導体装置について、図4を参照して説明する。図4は、本実施形態に係る高耐圧半導体装置としての高耐圧PMOSFET100bの断面構造を示す図である。
以下、本発明の第4の実施形態に係る半導体装置について、図5を参照して説明する。図5は、本実施形態に係る高耐圧半導体装置としての高耐圧PMOSFET100cの断面構造を示す図である。
次に、第5の実施形態として、第1の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
次に、第6の実施形態として、第2の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
次に、第7の実施形態として、第3の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
次に、第8の実施形態として、第4の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
101 支持基板
102 埋め込み酸化膜
103 P型活性層
103a P型領域
104 P型ドレインオフセット領域
105 N型ウェル領域
106 P型ソース領域
107 N型ボディコンタクト領域
108 P型ドレイン領域
109 LOCOS酸化膜
110 厚膜のゲート酸化膜
111 ゲート電極
112 N型ディープウェル領域
104a P型注入領域
105a N型注入領域
112a 高エネルギーN型注入領域
Claims (5)
- 支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるSOI基板を用いて形成された高耐圧半導体装置であって、
前記活性層の上に形成された第1導電型のウェル領域と、
前記活性層の上に、前記ウェル領域とは離れて形成された第2導電型のドレインオフセット領域と、
前記ウェル領域の上に形成された前記第2導電型のソース領域と、
前記ドレインオフセット領域の上に形成された前記第2導電型のドレイン領域と、
少なくとも、前記活性層のうちの前記ソース領域及び前記ドレインオフセット領域に挟まれた領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備えると共に、
前記活性層における前記ドレインオフセット領域の下に形成された前記第1導電型のディープウェル領域を更に備え、
前記ディープウェル領域を形成するために導入されている前記第1導電型の不純物の濃度ピークは、前記ドレインオフセット領域を形成するために導入されている前記第2導電型の不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置。 - 請求項1において、
前記ディープウェル領域は、前記ドレイン領域の下方を除く前記ドレインオフセット領域の下に形成されていることを特徴とする高耐圧半導体装置。 - 請求項1において、
前記ディープウェル領域は、少なくとも前記ドレインオフセット領域の下及び前記ウェル領域の下に形成されると共に、
前記ディープウェル領域を形成するために導入されている前記第1導電型不純物の濃度ピークは、前記ウェル領域を形成するために導入されている前記第1導電型不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置。 - 請求項1において、
前記ディープウェル領域は、前記ドレイン領域の下方を除いて、少なくとも前記ドレインオフセット領域の下及び前記ウェル領域の下に形成されると共に、
前記ディープウェル領域を形成するために導入されている前記第1導電型不純物の濃度ピークは、前記ウェル領域を形成するために導入されている前記第1導電型不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置。 - 支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるSOI基板を用いて形成された高耐圧半導体装置の製造方法であって、
前記活性層の上に、第1導電型のウェル領域を形成する工程と、
前記活性層の上に、前記ウェル領域とは離れて第2導電型のドレインオフセット領域を形成する工程と、
前記ウェル領域の上に、前記第2導電型のソース領域を形成する工程と、
前記ドレインオフセット領域の上に、前記第2導電型のドレイン領域を形成する工程と、
少なくとも、前記活性層のうちの前記ソース領域及び前記ドレインオフセット領域に挟まれた領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、電極を形成する工程とを備えると共に、
前記活性層における前記ドレインオフセット領域の下に、前記第1導電型の不純物を高エネルギー注入して前記第1導電型のディープウェル領域を形成する工程を更に備え、
前記ディープウェル領域を形成するために導入する前記第1導電型の不純物の濃度ピークは、前記ドレインオフセット領域を形成するために導入する前記第2導電型の不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置の製造方法。
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