KR100749186B1 - 횡형 고내압 ｍｏｓｆｅｔ 및 이것을 구비한 반도체장치 - Google Patents

횡형 고내압 ｍｏｓｆｅｔ 및 이것을 구비한 반도체장치 Download PDF

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Abstract

횡형 고내압 MOSFET의 내압을 확보하면서 온 저항의 저감을 도모하여 횡형 고내압 pMOSFET의 면적을 축소한다.
제 1 도전형의 횡형 고내압 MOSFET(100)의 게이트 산화막(107)의 막 두께를, 소스·드레인간의 최대 동작전압에 대한 전계치가 4MV/cm이하가 되는 두께로 형성하고, 상기 드레인 확산층(114)을 그 불순물 총량이 2×1012/cm2이상이 되도록 형성한다.

Description

횡형 고내압 ＭＯＳＦＥＴ 및 이것을 구비한 반도체장치{LATERAL HIGH BREAKDOWN VOLTAGE MOSFET AND DEVICE PROVIDED THEREWITH}
도 1은 제 1 실시형태를 나타내는 단면도이다.
도 2는 제 1 실시형태의 등전위선을 나타내는 도면이다.
도 3은 제 2 실시형태를 나타내는 단면도이다.
도 4는 제 2 실시형태의 등전위선을 나타내는 도면이다.
도 5는 제 3 실시형태를 나타내는 단면도이다.
도 6은 제 3 실시형태의 등전위선을 나타내는 도면이다.
도 7은 제 4 실시형태를 나타내는 단면도이다.
도 8은 제 5 실시형태를 나타내는 단면도이다.
도 9는 제 1 종래예를 나타내는 단면도이다.
도 10은 제 1 종래예의 등전위선을 나타내는 도면이다.
도 11은 제 2 종래예를 나타내는 단면도이다.
도 12는 제 2 종래예의 등전위선을 나타내는 도면이다.
도 13은 제 3 종래예를 나타내는 단면도이다.
도 14는 제 3 종래예의 등전위선을 나타내는 도면이다.
* 도면의 주요부분에 대한 설명 *
100,200,300,350,400,600,700,800 : 횡형 고내압 MOSFET
101,601 : n형 반도체 기판
201,301,701,801 : p형 반도체 기판
302,802 : n형 매립층
303,803 : n+벽층(wall layer)
304,354,381,804 : p우물층(well layer)
105,205,305,605,705,805 : n우물층
106,206,306,356,606,706,806 : 필드 산화막
107,207,307,357,607,707,807 : 게이트 산화막
108,208,308,358,378,388,608,708,808 : 게이트 전극
109,209,309,359,375,385,609,709,809 : 소스 확산층
110,210,310,360,610,710,810 : 드레인 콘택트층
111,211,311,611,711,811 : n+콘택트층
112,212,312,362,612,712,812 : 소스 전극
113,213,313,363,613,713,813 : 드레인 전극
114,214,314,355,379,389,614,714,814 : 드레인 확산층
361 : p+콘택트층
500 : 반도체 장치
본 발명은 횡형 MOSFET에 관한 것으로서, 특히 수 10V이상의 소스·드레인간 내압을 갖는 횡형 고내압 MOSFET, 또는 횡형 고내압 MOSFET을 포함하는 반도체장치에 관한 것이다.
도 9는 제 1 종래예인 p형의 횡형 고내압 MOSFET(600)의 단면도이다. 횡형 고내압 MOSFET(600)은, n형 반도체 기판(601)의 원하는 영역에 상기 반도체기판(601)의 표면으로부터 확산 형성된 약 1㎛깊이의 p형의 드레인 확산층(614)과, 상기 드레인 확산층(614)의 외주를 에워싸도록 마찬가지로 기판 표면측으로부터 확산 형성된 n우물층(605)을 갖는다. n우물층(605)내부에는 상기 드레인 확산층(614)과의 경계로부터 소정 거리 떨어진 영역에 기판 표면측으로부터 p형 소스 확산층(609)이 형성되며, 드레인 확산층(614) 내부에는, 상기 n우물층(605)과의 경계로부터 대략 등거리가 되는 중앙영역에 기판 표면측으로부터 p형의 드레인 콘택트층(610)이 형성되어 있다.
또한, n우물층(605)의 표면 중, 소스 확산층(609)의 단부로부터 드레인 확산층(614)의 일부에 걸쳐 게이트 산화막(607)이 형성되고, 드레인 확산층(614)의 표면 중, 드레인 콘택트층(610) 및 게이트 산화막(607)이 형성되어 있지 않은 영역에 필드 산화막(606)이 형성되어 있다.
게이트 산화막(607) 위로부터 필드 산화막(606)의 일부로 돌출하도록 게이트 전극(608)이 형성되고, 소스 확산층(609) 위와 드레인 콘택트층(610) 위에는 각각 소스전극(612)과 드레인 전극(613)이 형성되어 있다. 부호 611은 n우물층(605)에 대한 n+콘택트층이다.
도 10은 횡형 고내압 MOSFET(600)의 오프 상태에 있어서, 소스 전극(612) 및 게이트 전극(608)에 100V, 드레인 전극(613)에 0V를 인가한 역 바이어스 상태의 등전위선(等電位線, 20V 간격)을 나타낸 도면이다. 공핍층은 p형의 드레인 확산층(614)과 n형 반도체 기판(601) 및 n우물층(605)의 pn접합으로부터 양측으로 확산되며, 도 10에서는 0V와 100V의 등전위선이 공핍층의 단부(端部)와 대략 동일하다.
이러한 횡형 고내압 MOSFET에서의 최적화란, 소자의 내압(耐壓)이 최대가 되는 구조를 발견하는 것이며, RESURF(Reduced Surface Field)구조를 이용한 최적화가 「High Voltage Thin Layer Device」(IEDM Proceedings 1979년 제 238 페이지 내지 제 241 페이지)를 통해 알려져 있다.
도 9에 도시된 제 1 종래예에서는 n형의 반도체기판(601)에 드레인 확산층(614)을 형성하고, 이 드레인 확산층(614)이 드리프트 영역에 상당한다. 따라서, n형 반도체 기판(601) 내부의 n형 불순물 전하를 상쇄하도록, 드레인 확산층(614)의 p형의 불순물 총량을 상기 문헌에서 최적으로 제시된 약 1×1012/cm2로 설정한다. 여기서 상기 불순물 총량은 확산층 농도(cm-3)의 프로파일을 확산 깊이로 적분하면 구할 수 있다. 이에 따라, 역 바이어스일 때의 공핍층은 주로 드레인 확산층(614)으로 뻗는다. 또, 게이트 전극(608)이 필드 산화막으로 돌출하도록 형성되어 있기 때문에 필드 플레이트(field plate) 효과가 얻어지며, 공핍층은 드 레인 확산층(614) 내부로 뻗기 쉬워져 표면 부근의 전계가 완화되는 구조로 되어 있다.
도 9에 도시된 제 1 종래예의 횡형 고내압 MOSFET(600)의 내압은 약 110V인데, 내압을 확보하기 위해 드레인 확산층(614)의 n우물층(605) 방향에 대한 돌출(도 9의 a로 나타낸 거리)은 6㎛정도, 소스 확산층(609)의 단부로부터 드레인 확산층(614)까지의 거리로 규정되는 채널 길이(도 9의 b로 나타낸 거리)는 3㎛정도로 각각 설정되어 있다.
도 11은 제 2 종래예인 p형의 횡형 고내압 MOSFET(700)의 단면도이다. 횡형 고내압 MOSFET(700)은, p형 반도체기판(701)의 원하는 영역에 상기 반도체기판(701)의 표면으로부터 10㎛정도로 깊게 확산 형성된 n우물층(705)과, 상기 n우물층(705)내부의 표면측으로부터 확산 형성된 약 1㎛ 깊이의 p형의 드레인 확산층(714)을 갖는다. n우물층(705) 내부에는, 상기 드레인 확산층(714)으로부터 소정 거리 떨어진 영역에 기판 표면측으로부터 p형 소스 확산층(709)이 형성되고, 드레인 확산층(714)내부에는, 상기 n우물층(705)과의 경계로부터 대략 등거리가 되는 중앙영역에 기판 표면측으로부터 p형의 드레인 콘택트층(710)이 형성되어 있다.
또, n우물층(705)의 표면 중, 소스 확산층(709)의 단부로부터 드레인 확산층(714)의 일부에 걸쳐 게이트 산화막(707)이 형성되고, 드레인 확산층(714)의 표면 중, 드레인 콘택트층(710) 및 게이트 산화막(707)이 형성되어 있지 않은 영역에 필드 산화막(706)이 형성되어 있다.
게이트 산화막(707) 위로부터 필드 산화막(706)의 일부로 돌출하도록 게이트 전극(708)이 형성되고, 소스 확산층(709) 위와 드레인 콘택트층(710) 위에는 각각 소스 전극(712)과 드레인 전극(713)이 형성되어 있다. 부호 711은 n우물층(705)에 대한 n+콘택트층이다.
도 12는 횡형 고내압 MOSFET(700)의 오프 상태에 있어서, 소스 전극(712) 및 게이트 전극(708)에 100V, 드레인 전극(713)에 0V를 인가한 역 바이어스상태의 등전위선(20V 간격)을 나타내는 도면이다. 공핍층은 p형 드레인 확산층(714)과 n우물층(705)의 pn접합으로부터 양측으로 확산되며, 도 12에서는 0V와 100V의 등전위선이 공핍층의 단부와 대략 동일하다. 더욱이, p형 반도체 기판(701)을 OV로 할 경우에는, 도 12와 같이 p형 반도체 기판(701)과 n우물층(705)의 사이도 역 바이어스가 되어 그 pn 접합에도 공핍층이 뻗는다.
도 11에 나타낸 제 2 종래예에서는 n우물층(705) 내부에 드레인 확산층(714)이 형성되어 있고, 이 드레인 확산층(714)이 드리프트 영역에 상당한다. 따라서, n우물층(705)내부의 n형 불순물 전하를 상쇄하도록, 드레인 확산층(714)의 p형의 불순물 총량을 상기 문헌에서 최적으로 제시된 약 1×1012/cm2로 설정했다. 이에 따라 역 바이어스 시의 공핍층은 주로 드레인 확산층(714)으로 연장되게 된다.
또, 게이트 전극(708)이 필드 산화막으로 돌출하도록 형성되어 있기 때문에 필드 플레이트 효과가 얻어지며, 공핍층은 드레인 확산층(714) 내부로 뻗기 쉬워져 표면부근의 전계가 완화되는 구조로 되어 있다.
도 11에 도시된 제 2 종래예의 횡형 고내압 MOSFET(700)의 내압은 약 110V인 데, 내압을 확보하기 위해 드레인 확산층(714)의 n우물층(705) 방향에 대한 돌출(도 11의 a로 나타낸 거리)은 6㎛정도, 소스 확산층(709)의 단부로부터 드레인 확산층(714)까지의 거리로 규정되는 채널길이(도 11의 b로 나타낸 거리)는 3㎛정도로 각각 설정되어 있다.
다음으로 상기와 같은 횡형 고내압 MOSFET을 반도체 집적회로(IC)에 적용한 구체적인 예에 대해 설명한다.
구체적인 예로서, 플라즈마 디스플레이 패널(이하, PDP라 함)을 구동하는 드라이버 IC가 있다.
PDP는 패널이 편평하다는 점, 대(大) 화면화에 적합하다는 점, 고품격 화상을 표시할 수 있다는 점 등으로 인해 CRT를 대신하는 표시 디바이스로서 주목받으며 최근 그 시장규모가 확대되고 있다. PDP는 어드레스측 전극과 스캔측 전극을 대향시키고, 양 전극간에 수 10V이상의 고전압을 인가해 충방전시켜 발광시키는 디스플레이이다. 어드레스측 전극과 스캔측 전극은 각각 수 백개 이상의 전극으로 구성되어 있고, 이들 전극의 구동을 위해 드라이버 IC가 이용된다. 드라이버 IC가 구비하는 출력회로는 수 십 회로 이상이기 때문에, 상기 전극의 구동을 위해서는 다수의 드라이버 IC가 이용된다.
예컨대, 어드레스측 전극을 구동하는 드라이버 IC에는, 100V이상의 소스·드레인간 내압, ±30mA의 푸시풀(push-pull) 출력, 128비트의 출력 수 등이 요구된다. 푸시풀 회로에는 저전위측에 고내압 nMOSFET, 고전위측에 pMOSFET을 이용한다.
출력 30mA의 고내압 nMOSFET과 동일 출력의 고내압 pMOSFET의 디바이스 면적 을 비교하면, 고내압 pMOSFET의 면적이 고내압 nMOSFET의 면적의 2∼3배가 된다. 이는, 고내압 nMOSFET의 캐리어가 전자인데 반해, 고내압 pMOSFET의 캐리어는 홀(정공)이기 때문에, 캐리어의 이동정도의 차이가 디바이스 면적에 반영된 것이다.
드라이버 IC에 적용할 수 있는 고내압 pMOSFET의 예로서, 일본특허 제 3198959호가 있다. 이는 매립층을 갖는 에피택셜 웨이퍼를 이용하여 소자분리를 수행하는 것으로서, 그 구성은 도 13과 같다.
도 13은 제 3 종래예인 p형의 횡형 고내압 MOSFET(800)의 단면도이다. 횡형 고내압 MOSFET(800)은 p형 반도체 기판(801)의 원하는 영역에 n형의 매립층(802)을 형성하고, 상기 n형의 매립층(802) 위에 형성된 에피택셜층(미도시)의 표면측으로부터 확산 형성된 n우물층(805)과, n우물층(805)의 외주를 에워싸고 n형 매립층(802)에 도달하는 깊이로 확산 형성된 n+벽층(803)과, n우물층(805) 내부의 표면측으로부터 확산 형성된 깊이 약 1㎛의 p형의 드레인 확산층(814)을 갖는다. n우물층(805) 내부에는, 상기 드레인 확산층(814)과의 경계로부터 소정 거리 떨어진 영역에 기판 표면측으로부터 p형 소스 확산층(809)이 형성되고, 드레인 확산층(814)내부에는, 상기 n우물층(805)과의 경계로부터 대략 등거리가 되는 중앙영역에 기판 표면측으로부터 p형의 드레인 콘택트층(810)이 형성되어 있다. n+벽층(803)의 외측에는 횡형 고내압 MOSFET(800)을 기판으로부터 전기적으로 분리하기 위한 p우물층(804)이 형성되어 있다.
또한, n우물층(805)의 표면 중, 소스 확산층(809)의 단부로부터 드레인 확산 층(814)의 일부에 걸쳐 게이트 산화막(807)이 형성되고, 드레인 확산층(814)의 표면 중, 드레인 콘택트층(810) 및 게이트 산화막(807)이 형성되어 있지 않은 영역에 필드 산화막(806)이 형성되어 있다.
게이트 산화막(807)위로부터 필드 산화막(806)의 일부로 돌출하도록 게이트 전극(808)이 형성되고, 소스 확산층(809) 위와 드레인 콘택트층(810) 위에는 각각 소스 전극(812)과 드레인 전극(813)이 형성되어 있다.
상기한 바와 같이 n형 매립층(802)과 n+벽층(803)을 구비함으로써, 소자영역으로부터 기판(801)으로 누출되는 전류를 저감시킬 수 있다. 부호 811은 n우물층(805)에 대한 n+콘택트층이다.
도 14는 횡형 고내압 MOSFET(800)의 오프 상태에 있어서, 소스 전극(812) 및 게이트 전극(808)에 100V, 드레인 전극(813)에 0V를 인가한 역 바이어스 상태의 등전위선(20V 간격)을 나타낸 도면이다. 공핍층은 p형 드레인 확산층(814)과 n우물층(805)의 pn접합으로부터 양측으로 확산되고, 도 14에서는 0V와 100V의 등전위선이 공핍층의 단부와 대략 동일하다. 더욱이, p형 반도체 기판(801)을 0V로 했을 경우에는 도 14에 나타낸 바와 같이, p형 반도체 기판(801)과 n형 매립층(802)의 사이도 역 바이어스가 되어 그 pn접합에서도 공핍층이 뻗는다.
도 13에 나타낸 제 3 종래예에서는 n우물층(805)에 드레인 확산층(814)이 형성되고, 이 드레인 확산층(814)이 드리프트 영역에 상당한다. 따라서, n우물층(805) 내부의 n형 불순물 전하를 상쇄하도록, 드레인 확산층(814)의 p형의 불순물 총량을 상기 문헌에서 최적으로 제시된 약 1×1012/cm2로 설정한다. 이로 인해, 역 바이어스일 때의 공핍층은 주로 드레인 확산층(814)으로 뻗게 된다.
또, 게이트 전극(808)이 필드 산화막으로 돌출하도록 형성되어 있기 때문에 필드 플레이트 효과가 얻어지며, 공핍층은 드레인 확산층(814) 내부로 뻗기 쉬워져 표면부근의 전계가 완화되는 구조로 되어 있다.
도 13에 나타낸 제 3 종래예의 횡형 고내압 MOSFET(800)의 내압은 약 110V인데, 내압을 확보하기 위해 드레인 확산층(814)의 n우물층(805) 방향에 대한 돌출(도 13의 a로 나타낸 거리)은 6㎛정도, 소스 확산층(809)의 단부로부터 드레인 확산층(814)까지의 거리로 규정되는 채널길이(도 13의 b로 나타낸 거리)는 3㎛정도로 각각 설정되어 있다.
지금까지 기술한 바와 같이, 상기한 제 1 ∼ 제 3 종래예에 있어서, 공핍층이 주로 드리프트 영역인 드레인 확산층(614,714,814)으로 뻗는 RESURF구조이다. 이들 RESURF구조를 이용한 횡형 고내압 pMOSFET의 다른 특징은, 게이트 산화막중의 전계강도를 억제할 수 있다는 것이다.
상술한 바와 같이, 소스 전극(612,712,812) 및 게이트 전극(608,708,808)에 100V, 드레인 전극(613,713,813)에 0V를 인가한 역 바이어스 상태(오프 상태)에 있어서, 역 바이어스의 전압을 주로 부담하는 것은 드레인 확산층(614,714,814)과 두께 800nm정도의 필드 산화막(606,706,806)이다. 이는 도 10, 도 12, 도 14에 나타낸 등전위선으로도 확인된다.
한편, n우물층(605,705,805)과 게이트 산화막(607,707,807)에서 부담하는 역 바이어스 전압은, 100V의 역 바이어스 전압 중 10V 이하이다. 이로 인해, 가령 게이트 산화막(607,707,807)의 두께를 25nm으로 했을 때, 상기 게이트 산화막(607,707,807)에서의 전계강도는 상기 10V에 대해 4MV/cm이하가 되어 게이트 산화막의 신뢰성이 확보된다.
즉, 상술한 RESURF구조는 소스·드레인간 내압을 최대로 하고 오프상태에서의 역 바이어스 전압을 게이트 산화막에 부담시키지 않는 구조이다. 게이트 산화막에 부담이 가해지지 않는 구조이기 때문에, 비교적 얇은 게이트 산화막을 이용한다.
상술한 종래예와 같이 드레인 확산층·필드 산화막에서 소스·드레인간 전압의 대부분을 부담하는 구성(RESURF구조)이 안고 있는 과제에 대해 다음과 같이 설명한다.
지금까지 기술한 바와 같이 제 1 내지 제 3 종래예에서는 RESURF구조를 채용하여 소자의 내압이 최대가 되는 구조로의 최적화를 수행해 왔다. 이로 인해, 드리프트 영역이 되는 드레인 확산층(614,714,814)의 불순물 총량을 1×1012/cm2정도로 설정하고, 드레인 확산층(614,714,814)의 n우물층(605,705,805)방향으로의 돌출을 6㎛ 정도로 설정했다.
이러한 RESURF구조는 소자의 내압을 향상시키기 위해 유효한 수법이지만 한편으로는 온 저항이 높다는 과제가 있다.
제 1 원인은, 드레인 확산층의 불순물 총량이 낮은 데 있다. 즉, 드레인 확산층의 불순물 총량이 1×1012/cm2정도이면 드레인 확산층의 저항이 증대된다. RESURF구조의 횡형 고내압 MOSFET의 온 저항 성분 중 큰 비율을 차지하는 것은 드레인 저항으로서 약 90%를 차지한다. 채널 저항은 10%정도이다. 이 드레인 저항은 드레인 확산층의 저항이며, 상기한 종래예의 드레인 확산층의 시트 저항은 약 12kΩ/□이다.
제 2 원인은, 드레인 확산층의 돌출길이가 길다는 점이다. 즉, 소스·드레인간 내압을 확보하기 위하여 상기한 예에서는 6㎛정도로 설정되어 있다. 그 길이가 길수록 온 저항은 증대된다.
온 저항을 저감시키려면 드레인 확산층의 불순물 농도를 높이면 되는데, 불순물 농도가 진해지면 드레인 확산층이 공핍화되기 어려워진다는 문제가 있다. 또, 드레인 확산층은 확산 깊이가 약 1㎛로 얕게 형성되어 있기 때문에, 불순물 농도가 진해지면 원기둥부의 전계가 높아져 소스·드레인간 내압이 저하된다는 문제도 있다.
따라서, 드레인 확산층의 불순물 농도를 단순히 진하게 할 수는 없어 드레인 확산층의 불순물 농도가 낮아질 수밖에 없기 때문에, 온 저항이 높아진다는 과제가 있다.
본 발명의 목적은, 횡형 고내압 MOSFET의 내압을 확보하면서 온 저항의 저감 을 도모하며, 특히 횡형 고내압 pMOSFET의 면적을 축소하는 것으로서, 소자 면적의 축소에 따라 PDP 드라이버 IC 등의 반도체 장치를 저렴한 비용으로 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 종래의 MOSFET과 같이 드레인 영역의 돌출을 크게 하여 드레인 확산층의 불순물 농도를 낮추는 것이 아니고, 드레인 확산층의 소스측에 대한 돌출을 짧게 하여 오프 시의 소스·드레인간 전압을 게이트 산화막에 분담시키는 데 주목하고 이하와 같은 구성을 발견했다.
즉, 제 1 도전형의 횡형 고내압 MOSFET에 있어서, 몸체 확산층(body diffused layer) 표면 중 소스 확산층의 단부로부터 드레인 확산층의 일부에 걸쳐 형성된 게이트 산화막(실리콘 산화막)과, 상기 드레인 확산층 표면 중 드레인 콘택트 확산층 및 상기 게이트 산화막이 형성되어 있지 않은 영역에 형성된 필드 산화막과, 상기 게이트 산화막 위로부터 상기 필드 산화막의 일부에 걸쳐 형성된 게이트 전극을 구비하고, 상기 게이트 산화막의 두께는, 소스·드레인간의 절대 최대 정격전압(최대 동작전압)에 대한 전계치가 4MV/cm이하가 되는 두께이며, 상기 드레인 확산층의 불순물 총량이 2×1012/cm2이상이면 된다.
드레인 확산층의 불순물 총량이 많아지면 드레인 확산층은 공핍화되기 어려워져 공핍층은 몸체 확산층(n우물층)쪽으로 뻗게 된다.
또, 드레인 확산층의 표면 불순물 농도가 상기 종래예와 동일한 정도(가령, 2×1016/cm3 정도)라 하더라도, 드레인 확산층을 깊게 확산시켜 RESURF구조의 최적조건(1×1012/cm2)을 상회하도록 불순물 총량을 늘릴 수 있다. 여기서, 드레인 확산층의 불순물 총량은 2×1012/cm2이상이면 된다. 또한, 드레인 확산층의 깊이는 매립층에 도달하는 깊이이면 된다.
불순물 총량을 많게 하려면 드레인 확산층의 이온 주입량을 늘리고 고온에서 장시간동안 확산하면 된다. 단, 기판 표면의 불순물 농도가 필요이상으로 높으면, 드레인 확산층의 소스측 표면 근방의 전계가 높아져 내압의 저하가 초래된다. 상술한 바와 같이, 드레인 확산층의 표면 불순물 농도가 종래예와 동일한 정도라 해도, 드레인 확산층을 깊게 확산하면 드레인 확산층 내부의 불순물 총량을 많게 할 수 있으나, 상술한 내압의 저하를 일으키지 않는 범위에서 표면 불순물 농도를 상기 종래예보다 더욱 높이면, 드레인 확산층 내부의 불순물 총량을 더욱 증가시킬 수도 있다.
드레인 확산층의 불순물 총량이 증가함에 따라 드레인의 온 저항은 저감된다.
상술한 본 발명의 구성을 채용함으로써, 드레인 확산층은 공핍화되기 어려워지고 공핍층은 주로 몸체 확산층쪽으로 뻗는다. 따라서 드레인 확산층의 소스측에 대한 돌출을 짧게 할 수 있다.
여기서, 필드 산화막 위에 게이트 전극이 길게 돌출함에 따라, 필드 플레이트 효과에 의해 공핍층이 드레인 콘택트층 방향으로 뻗기 쉬워진다. 즉, 드레인 확산층의 소스측에 대한 돌출을 짧게 하면, 상기 필드 플레이트 효과에 의해 공핍층 단부가 드레인 콘택트층에 가까워진다. 공핍층이 드레인 콘택트층까지 도달하면, 그 부분에서의 전계가 상승하여 내압의 저하를 초래한다.
드레인 확산층의 저(低) 저항화를 위해서는 드레인 확산층의 소스측에 대한 돌출을 짧게 하면 되는데, 단순히 돌출 거리를 짧게 하면 상기한 이유로 인해 내압이 저하된다.
이에, 드레인 확산층의 소스측에 대한 돌출을 짧게 하는 동시에, 필드 산화막 위에 대한 게이트 전극의 돌출을 짧게 하는 것이 바람직하다. 게이트 전극의 돌출이 짧으면 필드 플레이트 효과가 억제되기 때문이다. 가령, 상기 필드 절연막 위의 상기 게이트 전극의 길이는 2㎛이하이면 바람직하다.
이러한 구성에 의해 드레인 확산층의 소스측에 대한 돌출을 짧게 할 수 있어, 드레인 확산층의 내부저항은 낮아진다. 또, 디바이스 피치의 축소에도 유효하다.
그리고, 공핍층의 신장양태를 비교하면, 소스·드레인 사이에 역 바이어스를 인가했을 때, 반도체의 가장 표면쪽에서 공핍층의 폭은, 제 1 도전형 드레인 확산층쪽으로 뻗는 공핍층의 폭이 W1, 제 2 도전형 몸체 확산층쪽으로 뻗는 공핍층의 폭이 W2이며 W1＜W2이다.
이러한 구성에서는 소스·드레인간 전압의 상당부분(가령 8할 정도)을 게이트 산화막에서 부담하게 되는데, 게이트 산화막은 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 4MV/cm이하가 되는 두께로 형성되어 있기 때문에 파괴되지 않아 신뢰성이 확보된다.
상술한 바와 같이, 게이트 산화막의 막 두께를 두껍게 하면 임계치 전압이 상승하여 상호 컨덕턴스(Gm)가 저하되지만, 가령 PDP 드라이버 IC에 적용했을 경우 등과 같이 p형의 횡형 고내압 MOSFET의 게이트 구동전압이 드레인 전압과 동등하게 높을 경우에는 충분한 구동능력이 있다.
여기서, 절대 최대 정격전압이 높고 게이트 산화막의 막 두께가 두꺼울 경우에는, 게이트 산화막의 막 두께와 필드 산화막의 막 두께를 동일한 정도로 할 수도 있다.
한편, 게이트 절연막에 실리콘 산화막 이외의 절연막(가령 질화막이나 다른 산화막 등)을 적용했을 경우에는, 소스·드레인간의 절대 최대 정격전압이 당해 절연막에 인가됐을 경우에, 상기 절연막이 파괴되지 않는 전계치 이하가 되도록 그 절연막의 재질에 따라 막 두께를 결정함으로써 상기한 구성을 적용할 수 있다.
또한, p형의 횡형 고내압 MOSFET의 p형의 드레인 확산층과 동시에 형성되는 확산층(p형)을 n형의 횡형 고내압 MOSFET의 몸체 확산층으로 이용하며, 마찬가지로 p형의 횡형 고내압 MOSFET의 n형의 몸체 확산층과 동시에 형성되는 확산층(n형)을 n형의 횡형 고내압 MOSFET의 드레인 확산층으로 이용하면 된다.
더욱이, 상기한 p형의 확산층, n형의 확산층과 각각 동시에 형성되는 확산층을 소자형성영역(우물)으로 하고, 그 소자형성영역 내부에 저 내압의 MOSFET을 형성하면 된다.
여기서, 동시에 형성되는 확산층이란, 동일한 공정으로 형성되는 것을 말한 다. 예컨대, p형의 횡형 고내압 MOSFET의 드레인 확산층을 형성하기 위한 이온 주입 공정에 있어서, n형의 횡형 고내압 MOSFET의 몸체 확산층 형성영역, 저내압 MOSFET 형성영역(우물)에도 동시에 이온을 주입하고, 이어서 확산공정을 수행하면 복수 종류의 소자를 위한 확산층을 동시에 형성할 수 있다.
이하, 본 발명의 실시형태에 관하여 도면을 참조하여 설명한다.
도 1은 제 1 실시형태인 p형의 횡형 고내압 MOSFET(100)의 단면도이다.
횡형 고내압 MOSFET(100)은, n형 반도체 기판(101)의 원하는 영역에 상기 반도체 기판(101)의 표면으로부터 확산 형성된 p형의 드레인 확산층(114)과, 상기 드레인 확산층(114)의 외주(측면)를 에워싸도록 마찬가지로 기판 표면측으로부터 확산 형성된 n우물층(105)을 갖는다.
드레인 확산층(114)은 바닥면이 n형 반도체 기판(101)에 접하고, 그 측면은 바닥면과의 코너부를 제외하고 n우물층(105)에 접해 있다.
n우물층(105)과 드레인 확산층(114)은, n우물층(105)의 형성영역과 드레인 확산층(114)의 형성영역에 선택적으로 각각 원하는 도스량(dose amount)으로 불순물을 주입한 후, 동시에 확산함으로써 형성된다.
n우물층(105) 내부에는, 상기 드레인 확산층(114)과의 경계로부터 소정 거리 떨어진 영역에 기판 표면측으로부터 p형 소스 확산층(109)이 형성되고, 드레인 확산층(114) 내부에는, 상기 n우물층(105)과의 경계로부터 대략 등거리가 되는 중앙영역에 기판표면측으로부터 p형의 드레인 콘택트층(110)이 형성되어 있다.
또, n우물층(105)의 표면 중, 소스 확산층(109)의 단부로부터 드레인 확산층(114)의 일부에 걸쳐 게이트 산화막(107)이 형성되어 있다. 더욱이, 드레인 확산층(114)의 표면 중, 드레인 콘택트층(110) 및 게이트 산화막(107)이 형성되어 있지 않은 영역에 필드 산화막(106)이 형성되어 있다.
게이트 산화막(107) 위에서 필드 산화막(106)의 일부로 돌출하도록 게이트 전극(108)이 형성되어 있고, 소스 확산층(109) 위와 드레인 콘택트층(110) 위에는 각각 소스 전극(112)과 드레인 전극(113)이 형성되어 있다.
여기서, 소스 확산층(109)과 드레인 확산층(114)의 거리는, 드레인 확산층(114)의 드레인 콘택트층(110)으로부터 소스 확산층(109)방향으로의 돌출 길이보다 길게 형성되어 있다. 또, 게이트 산화막(107)의 막 두께는 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 4MV/cm이하가 되는 두께로 형성되어 있다. 도면 부호 111은 n우물층(105)에 대한 n+콘택트층이다.
제 1 실시형태의 구체적인 예로서, 게이트 산화막의 막 두께는 250nm, 필드 산화막(106)의 막 두께는 800nm이다. 특히, 소스·드레인간에 형성되는 필드 산화막(106)의 폭은 2㎛이다. 또, n우물층(105)은 약 5㎛의 깊이로 확산되고, 드레인 확산층(114)은 약 6㎛의 깊이로 확산된다. 드레인 확산층(114)의 시트 저항은 4kΩ/□이고 p형의 불순물 총량은 3.0×1012/cm2이다. 소스 확산층(109)과 드레인 확산층(114)의 거리(채널길이)는 약 5㎛, 게이트 전극(108)의 필드 산화막(106)에 대한 돌출은 1㎛정도이다. 이 횡형 고내압 MOSFET(100)의 내압은 110V 정도, 절대 최대정격전압은 80V이다.
도 2는 횡형 고내압 MOSFET(100)의 오프 상태에 있어서, 소스 전극(112) 및 게이트 전극(108)에 0V, 드레인 전극(113)에 100V를 인가한 상태의 등전위선(20V 간격)을 나타내는 도면이다. 공핍층은 p형 드레인 확산층(114)과 n형 반도체 기판(101) 및 n우물층(105)의 pn접합으로부터 양쪽으로 확산되며, 도 2에서는 0V와 100V의 등전위선이 공핍층의 단부와 대략 동일하다.
실리콘표면 부근에 있어서, 상기 pn접합으로부터 확산된 공핍층은, n우물층(105) 내부로 뻗는 공핍층의 폭(도 2의 a로 나타낸 거리)이 드레인 확산층(114) 내부로 뻗는 공핍층의 폭(마찬가지로 b로 나타낸 거리)보다 넓은 것을 알 수 있다. 즉, 공핍층은 주로 n우물층(105)쪽으로 확산되기 때문에, 오프 시의 소스·드레인간 역 바이어스 전압의 대부분을 n우물층(105)이 부담한다.
상술한 바와 같이, 제 1 실시형태에 있어서 소스 확산층(109)과 드레인 확산층(114)의 거리(채널길이)는, 드레인 확산층(114)의 소스 확산층(109)방향으로의 돌출 길이보다 길게 형성되어 있기 때문에, n우물층(105) 내부로 공핍층이 연장되어도 소스층(109)에 도달하지 않아 펀치스루(punch-through)되는 일은 없다.
또, 도 2에 도시된 등전위선이 게이트 산화막(107) 내부를 관통하고 있는 점을 통해서도 알 수 있듯이, 게이트 산화막(107)에서도 상당한 전압을 부담하고 있다.
제 1 실시형태에 있어서, 게이트 산화막(107)은 소스·드레인간의 절대 최대정격전압에 대한 전계치가 4MV/cm이하가 되는 두께(가령 250nm)로 형성되어 있다. 이로 인해, 소스·드레인간의 절대 최대 정격전압을 모두 게이트 산화막(107)에서 부담했다 하더라도, 게이트 산화막 내부의 전계강도는 3.2MV/cm로서, 게이트 산화막이 파괴되지 않아 신뢰성이 확보된다.
상기한 본 발명의 구성을 채용함으로써, 드레인 확산층은 공핍화되기 어려워지고 공핍층은 주로 몸체 확산층쪽으로 뻗는다. 따라서 드레인 확산층의 드레인 콘택트층으로부터 소스측에 대한 돌출을 짧게 할 수 있다.
여기서, 필드 산화막 위에 게이트 전극이 길게 돌출함에 따라 필드 플레이트 효과에 의해 공핍층이 드레인 콘택트층 방향으로 뻗기 쉬워진다. 즉, 드레인 확산층의 소스측에 대한 돌출을 짧게 하면, 상기 필드 플레이트 효과에 의해 공핍층 단부가 드레인 콘택트층에 가까워진다. 공핍층이 드레인 콘택트층까지 도달하면, 그 부분에서의 전계가 상승하여 내압의 저하를 초래한다.
드레인 확산층의 저 저항화를 위해서는 드레인 확산층의 소스측에 대한 돌출을 짧게 하면 되지만, 단순히 돌출거리를 짧게 하면 상기한 이유로 인해 내압이 저하된다.
이에, 드레인 확산층의 소스측에 대한 돌출을 짧게 하는 동시에, 필드 산화막 위에 대한 게이트 전극의 돌출을 짧게 하는 것이 바람직하다. 게이트 전극의 돌출이 짧으면 필드 플레이트 효과가 억제되기 때문이다.
이러한 구성에 의해, 드레인 확산층의 드레인 콘택트층으로부터 소스측에 대한 돌출을 짧게 할 수 있어 드레인 확산층 내부가 저 저항화된다. 또, 디바이스 피치의 축소에도 효과적이다.
제 1 실시형태에서는 필드 산화막(106)위에 대한 게이트 전극(108)의 돌출을 1㎛정도로 설정하여, 드레인 확산층 내부에 대한 공핍층의 연장을 억제하고 있다. 드레인 확산영역의 드리프트 길이(드레인 콘택트층으로부터의 돌출 길이)는 3㎛정도로 짧기 때문에, 드레인 확산층의 저항이 저감될 수 있다.
상술한 바와 같이 제 1 실시형태에서, 공핍층은 주로 n우물층으로 연장되며 이에 따라 제 1 실시형태는 제 1 종래예에 비해 드레인 확산층의 불순물 총량을 3배로 늘릴 수 있고 시트 저항은 1/3이 된다. 또, 드리프트 길이도 1/2가 된다. 횡형 고내압 MOSFET에서의 온 저항 성분의 대부분(90%정도)은 드레인 저항이 차지하는데, 그 드레인 저항을 1/6으로 할 수 있다.
또한, 소스 확산층(109)과 드레인 확산층(114)간의 거리(채널길이)가 드레인 확산층(114)의 소스 확산층(109)방향으로의 돌출길이보다 길게(5㎛정도) 형성되어 있기 때문에, 제 1 종래예의 약 3㎛에 비해 5/3배가 된다. 그러나, 온 저항에서 차지하는 채널저항의 비율은 10%정도이기 때문에, 드레인 저항(온 저항의 90%정도)과 채널저항(온 저항의 10%정도)의 합은 다음의 수식(1)으로 나타낸 바와 같이 종래의 1/3정도로 저감되며, 더욱이 채널길이 + 드리프트 영역의 길이도 종래의 9㎛에 비해 8㎛로 약간 단축된다.
(수식 1)
90%×(1/6) + 10%×(5/3) ≒ 32% ………(1)
즉, 온 저항이 종래와 동일한 횡형 고내압 pMOSFET이라면, 채널 폭(도 1의 지면에 대해 수직방향의 길이)을 1/3으로 형성할 수 있고, 더욱이 상기 채널길이 + 드리프트 영역의 길이가 단축됨에 따른 디바이스 피치 축소의 효과도 더해져 소자 면적을 1/3이하로 축소할 수 있다.
상기와 같이 구성하면, 게이트 산화막이 두꺼워지고 임계치 전압이 상승하여 상호 컨덕턴스(Gm)가 저하된다. 그러나, p형의 횡형 고내압 MOSFET의 게이트 구동전압이 드레인 전압과 동등하게 높을 경우에는 충분한 구동능력이 있다.
복수의 횡형 고내압 pMOSFET을 집적하여 집적회로장치(IC)를 형성하는 경우에는 개개의 횡형 고내압 pMOSFET의 면적이 1/3이하가 되기 때문에, 집적회로장치도 대폭 소형화할 수 있다.
더욱이, 횡형 고내압 pMOSFET을 횡형 고내압 nMOSFET이나 이들 고내압 소자의 구동회로, 기타 주변회로 등과 함께 집적하여 집적회로장치를 형성하는 경우에는, 지금까지 큰 면적을 차지하던 횡형 고내압 pMOSFET의 면적이 1/3이하가 됨에 따라 집적회로장치의 소형화를 도모할 수 있을 뿐만 아니라, 디바이스 레이아웃의 자유도가 높아진다.
특히, 다수의 횡형 고내압 pMOSFET과 횡형 고내압 nMOSFET을 집적할 경우, 디바이스 레이아웃의 자유도가 높다는 것은 큰 장점이다.
상기한 예에서는 소스·드레인간의 절대 최대 정격전압이 80V인 경우를 들어 설명하였으나 소스·드레인간의 절대 최대 정격전압이 50V일 경우, 게이트 산화막(107)의 막 두께는 소스·드레인간의 절대 최대 정격전압에 대한 전계치가, 절대 최대 정격전압에 따라 4MV/cm이하가 되는 두께, 가령 150nm으로 설정하면 된다.
다음으로 제 2 실시형태에 대하여 설명한다.
도 3은 제 2 실시형태인 p형의 횡형 고내압 MOSFET(200)의 단면도이다.
횡형 고내압 MOSFET(200)은, p형 반도체 기판(201)의 원하는 영역에 상기 반도체 기판(201)의 표면으로부터 확산 형성된 n우물층(205)과, n우물층(205) 내부의 기판 표면측으로부터 형성된 p형의 드레인 확산층(214)을 갖는다. n우물층(205) 내부에는, 드레인 확산층(214)과의 경계로부터 소정 거리 떨어진 영역에 기판 표면측으로부터 p형 소스 확산층(209)이 확산 형성되고, 드레인 확산층(214) 내부에는, 상기 n우물층(205)과의 경계로부터 대략 등거리가 되는 중앙영역에 기판 표면측으로부터 p형의 드레인 콘택트층(210)이 형성되어 있다.
또, n우물층(205)의 표면 중, 소스 확산층(209)의 단부로부터 드레인 확산층(214)의 일부에 걸쳐 게이트 산화막(207)이 형성되어 있다. 더욱이, 드레인 확산층(214)의 표면 중, 드레인 콘택트층(210) 및 게이트 산화막(207)이 형성되어 있지 않은 영역에 필드 산화막(206)이 형성되어 있다.
게이트 산화막(207) 위로부터 필드 산화막(206)의 일부로 돌출하도록 게이트 전극(208)이 형성되며, 소스 확산층(209) 위와 드레인 콘택트층(210) 위에는 각각 소스전극(212)과 드레인 전극(213)이 형성되어 있다.
여기서, 소스 확산층(209)과 드레인 확산층(214)의 거리는, 드레인 확산층(214)의 드레인 콘택트층(210)으로부터 소스 확산층(209) 방향에 대한 돌출길이보다 길게 형성되어 있다. 또, 게이트 산화막(207)의 막 두께는 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 4MV/cm이하가 되는 두께로 형성되어 있 다. 도면부호 211은 n우물층(205)에 대한 n+콘택트층이다.
제 2 실시형태의 구체적인 예로서, 게이트 산화막의 막 두께는 250nm, 필드 산화막(206)의 막 두께는 800nm이다. 특히, 소스·드레인간에 형성되는 필드 산화막(206)의 폭은 2㎛이다. 또, n우물층(205)은 약 10㎛의 깊이로 확산되고, 드레인 확산층(214)은 약 6㎛의 깊이로 확산된다. 드레인 확산층(214)의 시트 저항은 4kΩ/□이며, p형의 불순물 총량은 3.0×1012/cm2이다. 소스 확산층(209)과 드레인 확산층(214)의 거리(채널길이)는 약 5㎛, 게이트 전극(208)의 필드 산화막(206)에 대한 돌출은 1㎛정도이다. 이 횡형 고내압 MOSFET(200)의 내압은 110V정도, 절대 최대 정격전압은 80V이다.
도 4는 횡형 고내압 MOSFET(200)의 오프 상태에 있어서, 소스 전극(212) 및 게이트 전극(208)에 0V, 드레인 전극(213)에 100V를 인가한 상태의 등전위선(20V 간격)을 나타낸 도면이다. 공핍층은 p형의 드레인 확산층(214)과 n우물층(205)의 pn접합으로부터 양쪽으로 확산되며, 도 4에서는 OV와 100V의 등전위선이 공핍층의 단부와 대략 동일하다. 기판(201)에도 0V를 인가했을 경우에는 기판(201)과 n우물층(205)의 pn접합에도 공핍층이 확산된다.
실리콘 표면부근에서 상기 pn접합으로부터 확산된 공핍층은, n우물층(205)내부로 뻗는 공핍층의 폭(도 4의 a로 나타낸 거리)이 드레인 확산층(214) 내부로 뻗는 공핍층의 폭(도 4의 b로 나타낸 거리)보다 넓은 것을 알 수 있다. 즉, 공핍층은 주로 n우물층(205)쪽으로 확산되기 때문에, 오프 시의 소스·드레인간의 역 바 이어스 전압의 대부분을 n우물층(205)이 부담한다.
상술한 바와 같이 제 2 실시 형태에 있어서, 소스 확산층(209)과 드레인 확산층(214)의 거리(채널길이)는, 드레인 확산층(214)의 드레인 콘택트층(210)으로부터 소스 확산층(209)방향으로의 돌출길이보다 길게 형성되어 있기 때문에, n우물층(205) 내부로 공핍층이 연장되어도 소스 확산층(209)에 도달하지 않아 펀치스루되는 일은 없다.
또한, 도 4에 나타낸 등전위선이 게이트 산화막(207) 내부를 통과하고 있는 점을 통해서도 알 수 있듯이, 게이트 산화막(207)에서도 상당한 전압을 부담하고 있다.
제 2 실시형태에서, 게이트 산화막(207)은 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 4MV/cm이하가 되는 두께(가령 250nm)로 형성되어 있다. 따라서, 소스·드레인간의 전압을 모두 게이트 산화막(207)에서 부담했다 하더라도, 게이트 산화막 내부의 전계강도는 3.2MV/cm로서 게이트 산화막이 파괴되지 않아 신뢰성이 확보된다.
상기한 본 발명의 구성을 채용함으로써 드레인 확산층은 공핍화되기 어려워지고 공핍층은 주로 몸체 확산층쪽으로 뻗는다. 이로써 드레인 확산층의 소스측에 대한 돌출을 짧게 할 수 있다.
여기서, 필드 산화막 위로 게이트 전극이 길게 돌출함으로써, 필드 플레이트 효과에 의해 공핍층이 드레인 콘택트층 방향으로 뻗기 쉬워진다. 즉, 드레인 확산층의 소스측에 대한 돌출을 짧게 하면, 상기 필드 플레이트 효과에 의해 공핍층의 단부가 드레인 콘택트층에 가까워진다. 공핍층이 드레인 콘택트층까지 도달하면, 그 부분에서의 전계가 상승하여 내압의 저하를 초래한다.
드레인 확산층의 저 저항화를 위해서는 드레인 확산층의 소스측에 대한 돌출을 짧게 하면 되는데, 단순히 돌출거리를 짧게 하면 상기한 이유로 인해 내압이 저하된다.
이에, 드레인 확산층의 소스측에 대한 돌출을 짧게 하는 동시에, 필드 산화막 위에 대한 게이트 전극의 돌출을 짧게 하는 것이 바람직하다. 게이트 전극의 돌출이 짧으면 필드 플레이트 효과가 억제되기 때문이다.
이러한 구성에 의해 드레인 확산층의 소스측에 대한 돌출을 짧게 할 수 있어 드레인 확산층 내부가 저 저항화된다. 또, 디바이스 피치의 축소에도 효과적이다.
제 2 실시형태에서는 필드 산화막(206)위로의 게이트 전극(208)의 돌출을 1㎛정도로 설정하여 드레인 확산층 내부에 대한 공핍층의 연장을 억제한다. 드레인 확산영역의 드리프트 길이(드레인 콘택트층으로부터의 돌출길이)는 3㎛정도로 짧기 때문에, 드레인 확산층의 저항이 저감될 수 있다.
따라서, 제 2 실시형태는 제 2 종래예에 비해 드레인 확산층의 불순물 총량을 3배로 할 수 있고 시트 저항은 1/3이 된다. 또, 드리프트 길이도 1/2가 된다. 횡형 고내압 MOSFET에서의 온 저항 성분의 대부분(90%정도)은 드레인 저항이 차지하는데, 이 드레인 저항을 1/6으로 할 수 있다.
또한, 소스 확산층(209)과 드레인 확산층(214)의 거리(채널길이)가, 드레인 확산층(214)의 드레인 콘택트층(210)으로부터 소스 확산층(209)방향으로의 돌출길 이보다 길게(5㎛정도) 형성되어 있기 때문에, 제 2 종래예의 약 3㎛에 비해 5/3배가 된다. 그러나, 온 저항에서 차지하는 채널저항의 비율은 10%정도이기 때문에, 드레인 저항(온 저항의 90%)과 채널저항(온 저항의 10%정도)의 합은 다음의 수식(2)으로 나타낸 바와 같이, 종래의 1/3정도로 저감되며 더욱이 채널길이 + 드리프트영역의 길이도 종래의 9㎛에 비해 8㎛로 약간 단축된다.
(수식 2)
90%×(1/6) + 10%×(5/3) ≒ 32% ………(2)
즉, 종래와 온 저항이 동일한 횡형 고내압 pMOSFET이라면, 채널 폭(도 3의 지면에 대해 수직방향의 길이)이 1/3으로 형성될 수 있고, 더욱이 상기 채널길이 + 드리프트영역의 길이가 단축됨에 따른 디바이스 피치의 축소 효과도 더해져 소자면적을 1/3이하로 축소할 수 있다.
또한, 게이트 산화막의 막 두께를 두껍게 하면, 임계치 전압이 상승하여 상호 컨덕턴스(Gm)가 저하되지만, p형의 횡형 고내압 MOSFET의 게이트 구동전압이 드레인 전압과 동등하게 높을 경우에는 충분한 구동능력이 있다.
복수의 횡형 고내압 pMOSFET을 집적하여 집적회로장치(IC)를 형성할 경우에 는 개개의 횡형 고내압 pMOSFET의 면적이 1/3이하가 되기 때문에, 집적회로장치도 대폭 소형화할 수 있다.
더욱이, 횡형 고내압 pMOSFET을 횡형 고내압 nMOSFET이나 이들 고 내압소자의 구동회로, 기타 주변회로 등과 함께 집적하여 집적회로장치를 형성할 경우, 지금까지 큰 면적을 차지하던 횡형 고내압 pMOSFET의 면적이 1/3이하가 됨에 따라 집 적회로장치의 소형화를 도모할 수 있을 뿐만 아니라, 디바이스 레이아웃의 자유도가 높아진다.
특히, 다수의 횡형 고내압 pMOSFET과 횡형 고내압 nMOSFET을 집적하는 경우, 디바이스 레이아웃의 자유도가 높다는 것은 큰 장점이다.
상기한 예에서는 소스·드레인간의 절대 최대 정격전압이 80V인 경우를 들어 설명하였으나, 소스·드레인간의 절대 최대 정격전압이 50V일 경우, 게이트 산화막(207)의 막 두께는 소스·드레인간 내압에 대한 전계치가 절대 최대 정격전압에 따라 4MV/cm이하가 되는 두께, 가령 150nm으로 설정하면 된다.
도 5는 제 3 실시형태인 p형의 횡형 고내압 MOSFET(300)의 단면도이다. 횡형 고내압 MOSFET(300)은, p형 반도체 기판(301)의 원하는 영역에 n형의 매립층(302)을 형성하고, 상기 n형 매립층(302) 위에 형성된 에피택셜층(미도시)의 표면측으로부터 확산 형성된 p형의 드레인 확산층(314)과, 드레인 확산층(314)의 외주(측면)를 에워싸도록 표면측으로부터 확산 형성된 n우물층(305)과, n우물층(305)의 외주를 에워싸도록 확산 형성된 n+벽층(303)을 갖는다. 드레인 확산층(314)의 측면은 n우물층(305)에 접해있다.
n우물층(305)과 드레인 확산층(314)은, n우물층(305)의 형성영역과 드레인 확산층(314)의 형성영역에 선택적으로 각각 원하는 도스량으로 불순물을 주입한 후 동시에 확산함으로써 형성된다.
n우물층(305) 내부에는, 상기 드레인 확산층(314)과의 경계로부터 소정 거리 떨어진 영역에 기판 표면측으로부터 p형 소스 확산층(309)이 형성되고, 드레인 확산층(314)내부에는, 상기 n우물층(305)과의 경계로부터 대략 등거리가 되는 중앙영역에 기판 표면측으로부터 p형의 드레인 콘택트층(310)이 형성되어 있다. 또한, 드레인 확산층(314), n우물층(305), n+벽층(303)은 모두 매립층(302)에 도달하는 깊이까지 확산되어 있다. n+벽층(303)에 대해서도 마찬가지로, n+벽층(303)의 형성영역에 선택적으로 원하는 도스량으로 불순물을 주입하고, 상기 n우물층(305)과 드레인 확산층(314)의 확산공정에서 동시에 확산·형성하여도 된다.
n+벽층(303)의 외측에는 횡형 고내압 MOSFET(300)을 기판으로부터 전기적으로 분리하기 위한 p우물층(304)이 형성되어 있다. p우물층(304)은 드레인 확산층(314)의 형성과 동시에 형성하면 된다.
또한, n우물층(305)의 표면 중, 소스 확산층(309)의 단부로부터 드레인 확산층(314)의 일부에 걸쳐 게이트 산화막(307)이 형성되고, 드레인 확산층(314)의 표면 중, 드레인 콘택트층(310) 및 게이트 산화막(307)이 형성되어 있지 않은 영역에 필드 산화막(306)이 형성되어 있다.
게이트 산화막(307) 위로부터 필드 산화막(306)의 일부로 돌출하도록 게이트 전극(308)이 형성되고, 소스 확산층(309)위와 드레인 콘택트층(310)위에는 각각 소스전극(312)과 드레인 전극(313)이 형성되어 있다.
상기한 바와 같이 n형 매립층(302)과 n+벽층(303)을 구비함으로써, 소자영역 으로부터 기판(301)으로 누출되는 전류를 저감시킬 수 있다.
여기서, 소스 확산층(309)과 드레인 확산층(314)의 거리는, 드레인 확산층(314)의 드레인 콘택트층(310)으로부터 소스 확산층(309) 방향으로의 돌출길이보다 길게 형성되어 있다. 또, 게이트 산화막(307)의 막 두께는, 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 4MV/cm이하가 되는 두께로 형성되어 있다. 부호 311은 n우물층(305)에 대한 n+콘택트층이다.
제 3 실시형태의 구체적인 예로서 게이트 산화막(307)의 막 두께는 250nm, 필드 산화막(306)의 막 두께는 800nm이다. 특히, 소스·드레인 사이에 형성되는 필드 산화막(306)의 폭은 2㎛이다. 또, 드레인 확산층(314), n우물층(305), n+벽층(303)은 표면으로부터 약 6㎛의 깊이로 형성되어 있는 n형 매립층(302)에 도달하는 깊이까지 확산된다. 드레인 확산층(314)의 시트 저항은 4kΩ/□이며, p형의 불순물 총량은 3.0×1012/cm2이다. 소스 확산층(309)과 드레인 확산층(314)의 거리(채널길이)는 약 5㎛, 게이트 전극(308)의 필드 산화막(306)에 대한 돌출은 1㎛정도이다. 이 횡형 고내압 MOSFET(300)의 내압은 105V정도이며, 절대 최대 정격전압은 80V이다.
도 6은 횡형 고내압 MOSFET(300)의 오프 상태에 있어서, 소스 전극(312) 및 게이트 전극(308)에 0V, 드레인 전극(313)에 100V를 인가한 상태의 등전위선(20V 간격)을 나타낸 도면이다. 공핍층은 p형의 드레인 확산층(314)과 n우물층(305) 및 n형 매립층(302)의 pn접합으로부터 양쪽으로 확산되며, 도 6에서는 0V와 100V의 등 전위선이 공핍층의 단부와 대략 동일하다. 더욱이, p형 반도체 기판(301)이 0V인 경우에는, 도 6과 같이 p형 반도체 기판(301)과 n형 매립층(302)의 pn접합에도 공핍층이 뻗는다.
실리콘 표면 부근에서 상기 pn접합으로부터 확산된 공핍층은, n우물층(305) 내부로 뻗는 공핍층의 폭(도 6의 a로 나타낸 거리)이 드레인 확산층(304) 내부로 뻗는 공핍층의 폭(도 6의 b로 나타낸 거리)보다 넓은 것을 알 수 있다. 즉, 공핍층은 주로 n우물층(305)쪽으로 확산되므로, 오프 시의 소스·드레인간 역 바이어스 전압의 대부분을 n우물층(305)이 부담한다.
상술한 바와 같이 제 3 실시형태에 있어서, 소스 확산층(309)과 드레인 확산층(314)의 거리(채널길이)는 드레인 확산층(314)의 드레인 콘택트층(310)으로부터 소스 확산층(309)방향으로의 돌출길이보다 길게 형성되어 있기 때문에, n우물층(305) 내부로 공핍층이 연장되어도 소스 확산층(309)에 도달하지 않아 펀치스루되는 일은 없다.
또한, 도 6에 도시된 등전위선이 게이트 산화막(307) 내부를 통과하고 있는 점을 통해서도 알 수 있듯이, 게이트 산화막(307)에서도 상당한 전압을 부담하고 있다.
제 3 실시형태에서, 게이트 산화막(307)은 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 4MV/cm이하가 되는 두께(가령 250nm)로 형성되어 있다. 이로 인해 소스·드레인간의 전압(100V)을 모두 게이트 산화막(307)에서 부담했다 하더라도 게이트 산화막 내부의 전계강도는 3.2MV/cm로서, 게이트 산화막이 파괴되지 않아 신뢰성이 확보된다.
상기한 본 발명의 구성을 채용함으로써, 드레인 확산층은 공핍화되기 어려워지고 공핍층은 주로 몸체 확산층쪽으로 뻗는다. 이로써 드레인 확산층의 소스측에 대한 돌출을 짧게 할 수 있다.
여기서, 필드 산화막 위로 게이트 전극이 길게 돌출함으로써, 필드 플레이트 효과에 의해 공핍층이 드레인 콘택트층 방향으로 뻗기 쉬워진다. 즉, 드레인 확산층의 소스측에 대한 돌출을 짧게 하면, 상기 필드 플레이트 효과에 의해 공핍층 단부가 드레인 콘택트층에 가까워진다. 공핍층이 드레인 콘택트층까지 도달하면, 그 부분에서의 전계가 상승하여 내압의 저하를 초래한다.
드레인 확산층의 저 저항화를 위해서는 드레인 확산층의 소스측에 대한 돌출을 짧게 하면 되는데, 단순히 돌출 거리를 짧게 하면 상기한 이유로 인해 내압이 저하된다.
이에, 드레인 확산층의 소스측에 대한 돌출을 짧게 하는 동시에, 필드 산화막위에 대한 게이트 전극의 돌출을 짧게 하는 것이 바람직하다. 게이트 전극의 돌출이 짧으면 필드 플레이트 효과가 억제되기 때문이다.
이러한 구성에 의해 드레인 확산층의 소스측에 대한 돌출을 짧게 할 수 있어 드레인 확산층 내부가 저 저항화된다. 또, 디바이스 피치의 축소에도 유효하다.
제 3 실시형태에서는 필드 산화막(306)위에 대한 게이트 전극(308)의 돌출을 1㎛정도로 설정하여 드레인 확산층 내부에 대한 공핍층의 연장을 억제한다. 드레인 확산영역의 드리프트 길이(드레인 콘택트층으로부터의 돌출 길이)는 3㎛정도로 짧기 때문에, 드레인 확산층의 저항이 저감될 수 있다.
따라서, 제 3 실시형태는 제 3 종래예에 비해 드레인 확산층의 불순물 총량을 3배로 할 수 있고 시트 저항은 1/3이 된다. 또, 드리프트 길이도 1/2가 된다. 횡형 고내압 MOSFET에서의 온 저항 성분의 대부분(90%정도)은 드레인 저항이 차지하는데 이 드레인 저항을 1/6으로 할 수 있다.
또한, 소스 확산층(309)과 드레인 확산층(314)의 거리(채널길이)가, 드레인 확산층(314)의 드레인 콘택트층(310)으로부터 소스 확산층(309)방향으로의 돌출길이보다 길게(5㎛정도) 형성되어 있기 때문에, 제 3 종래예의 약 3㎛에 비해 5/3배가 된다. 그러나, 온 저항에서 차지하는 채널저항의 비율은 10%정도이기 때문에, 드레인 저항(온 저항의 90%)과 채널저항(온 저항의 10% 정도)의 합은 다음의 수식(3)으로 나타낸 바와 같이 종래의 1/3정도로 저감되며, 더욱이 채널길이 + 드리프트영역의 길이도 종래의 9㎛에 비해 8㎛로 약간 단축된다.
(수식 3)
90%×(1/6) + 10%×(5/3) ≒ 32% ………(3)
즉, 온 저항이 종래와 동일한 횡형 고내압 pMOSFET이라면, 채널 폭(도 5의 지면에 대해 수직방향의 길이)이 1/3로 형성될 수 있고, 더욱이 상기 채널길이 + 드리프트영역의 길이가 단축됨에 따른 디바이스 피치의 축소 효과도 더해져 소자면적을 1/3이하로 축소할 수 있다.
제 3 실시형태에서, 드레인 확산층(314)은 n형 매립층(302)에 도달하는 깊이까지 확산되어 있다. 이 점으로 인해, 오프 상태에서 소스·드레인간에 역 바이어 스 시의 브레이크다운 포인트는 드레인 확산층(314)과 n형 매립층(302)간의 경계부가 될 수 있다. 즉, 브레이크다운 포인트는 디바이스의 표면으로부터 깊은 부분(도 5의 점선으로 감싼 영역(A):벌크 내부)이 될 수 있기 때문에, 브레이크다운 시에 표면 산화막에 핫캐리어가 주입될 염려는 없다. 이로 인해, 핫캐리어가 표면 산화막에 침입함으로써 발생되는 소자내압의 변동을 방지할 수 있어 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 게이트 산화막의 막 두께를 두껍게 하면 임계치 전압이 상승하여 상호 컨덕턴스(Gm)가 저하되는데, 가령 PDP 드라이버 IC에 적용했을 경우 등과 같이, p형의 횡형 고내압 MOSFET의 게이트 구동전압이 드레인 전압과 동등하게 높을 경우에는 충분한 구동능력이 있다.
복수의 횡형 고내압 pMOSFET을 집적하여 집적회로장치(IC)를 형성하는 경우에는, 개개의 횡형 고내압 pMOSFET의 면적이 1/3이하가 되기 때문에, 집적회로장치도 대폭 소형화할 수 있다.
더욱이, 횡형 고내압 pMOSFET을 횡형 고내압 nMOSFET이나 이들 고내압 소자의 구동회로, 기타 주변회로 등과 함께 집적하여 집적회로장치를 형성하는 경우에는, 지금까지 큰 면적을 차지하던 횡형 고내압 pMOSFET의 면적이 1/3이하가 됨에 따라 집적회로장치의 소형화를 도모할 수 있을 뿐만 아니라, 디바이스 레이아웃의 자유도가 높아진다.
특히, 다수의 횡형 고내압 pMOSFET과 횡형 고내압 nMOSFET을 집적할 경우, 디바이스 레이아웃의 자유도가 높다는 것은 큰 장점이다.
상기한 예에서는 소스·드레인간의 절대 최대 정격전압이 80V인 경우를 들어 설명하였으나, 소스·드레인간의 절대 최대 정격전압이 50V일 경우, 게이트 산화막(307)의 막 두께는 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 절대 최대 정격전압에 따라 4MV/cm이하가 되는 두께, 가령 150nm으로 설정하면 된다.
도 7은 제 4 실시형태인 p형의 횡형 고내압 MOSFET(400)의 단면도이다. 제 4 실시형태는 상기 제 3 실시형태에서 설명한 횡형 고내압 MOSFET(300)의 구성을 PDP의 드라이버 IC 등에 적용한 예이다. 도 7에서는 도면의 편의상 3개의 횡형 고내압 MOSFET(300)을 병렬로 배치한 예를 나타낸다. 상술한 바와 같이 드라이버 IC는 다수의 출력을 가지며, 실제의 드라이버 IC로 이용될 때에는 수 십개 이상(가령 128개)의 횡형 고내압 MOSFET(300)을 병렬로 배치하여 각 출력 비트의 출력단(出力段)에 이용한다. 즉, 횡형 고내압 MOSFET(300)의 드레인 전극을 도시되지 않은 출력단자에 접속한다.
도 7에서, 도 5와 동일한 구성에 대해서는 동일한 부호를 사용하고 그에 대한 설명을 생략한다. 도 7은 횡형 고내압 MOSFET(300A∼300C)의 3개의 횡형 고내압 MOSFET을 병렬로 배치한 상태를 나타낸다. 이 때, n+벽층(303)은 횡형 고내압 MOSFET(300A∼300C)을 병렬로 배치한 구조의 가장 외주에 배치된다. 인접하는 횡형 고내압 MOSFET(300)의 사이에는 설치되지 않는다.
그 이유는, n우물층(305)이 n형 매립층(302)에 도달하는 깊이(약 6㎛)까지 확산되어 있어, 병렬 배치되는 각 횡형 고내압 MOSFET(300)간의 소자분리는 n우물층(305)에 의해 이루어지기 때문이다.
도 13에 도시된 제 3 종래예에서는 횡형 고내압 MOSFET(800)을 병렬 배치하기 위해, 각 횡형 고내압 MOSFET(800) 사이에 n+벽층(803)을 설치할 필요가 있다. 이에 반해, 도 7에서 설명한 예에서는 병렬 배치되는 소자간의 소자분리가 n우물층(305)에 의해 이루어지기 때문에, 병렬 배치되는 소자간의 n+벽층이 불필요해진다.
따라서, 소자 분리 영역의 면적이 저감되는 것이다. 이들 MOSFET을 수 십 이상의 출력비트를 갖는 PDP 드라이버 IC 등에 적용했을 경우, 소자 분리영역 면적의 저감은 IC 소자면적의 저감으로 이어져 드라이버 IC의 비용삭감에 유효하다.
도 8은 제 5 실시형태인 반도체 장치(500)의 단면도이다. 제 5 실시형태는 상기 제 3 실시형태에서 설명한 p형의 횡형 고내압 MOSFET(300)과 n형의 횡형 고내압 MOSFET(350)을 나란히 배치하고, 나아가 저내압 MOSFET(370,380)을 나란히 배치한 예이다.
도 8에 있어서, p형의 횡형 고내압 MOSFET(300)에 대해서는 도 5와 동일한 부호를 사용하고 설명을 생략한다.
n형의 횡형 고내압 MOSFET(350)은, p형의 반도체기판(301) 표면의 원하는 영역에 확산 형성된 드레인 확산층(355)과, 드레인 확산층(355)의 외주를 에워싸도록 확산 형성된 p우물층(354)을 갖는다. p우물층(354) 내부에는, 상기 드레인 확산층(355)과의 경계로부터 소정 거리 떨어진 영역에 기판 표면측으로부터 n형의 소스층(359)이 형성되고, 드레인 확산층(355)내부에는, p우물층(354)과의 경계로부터 대략 등거리가 되는 중앙영역에 기판 표면측으로부터 n형의 드레인 콘택트층(360)이 형성되어 있다.
또한, p우물층(354)의 표면 중, 소스 확산층(359)의 단부로부터 드레인 확산층(355)의 일부에 걸쳐 게이트 산화막(357)이 형성되고, 드레인 확산층(355)의 표면 중, 드레인 콘택트층(360) 및 게이트 산화막(357)이 형성되어 있지 않은 영역에 필드 산화막(356)이 형성되어 있다.
게이트 산화막(357) 위로부터 필드 산화막(356)의 일부로 돌출하도록 게이트 전극(358)이 형성되고, 소스 확산층(359)위와 드레인 콘택트층(360)위에는 각각 소스 전극(362)과 드레인 전극(363)이 형성되어 있다. 도면부호 361은 p우물층(354)에 대한 p+콘택트층이다.
n형의 횡형 고내압 MOSFET(350)의 구체적인 예로서, 게이트 산화막(357)의 막 두께는 25nm, 필드 산화막(356)의 막 두께는 800nm이다. 특히, 소스·드레인간에 형성되는 필드 산화막(356)의 폭은 5㎛이다. 또, 드레인 확산층(355), p우물층(354)은 표면으로부터 약 7㎛의 깊이로 확산된다.
또, n형의 횡형 고내압 MOSFET(350)의 게이트 구동전압은 5V정도이므로, 게이트 산화막 두께는 25nm이라면 신뢰성에 문제가 없으며 상호 컨덕턴스(Gm)도 충분히 크다.
상기 n형의 횡형 고내압 MOSFET(350)은 RESURF 구조를 채용하고 내압은 p형의 횡형 고내압 MOSFET(300)과 마찬가지로 105V 정도이다.
n형의 횡형 고내압 MOSFET(350)의 드레인 확산층(355)으로는, p형의 횡형 고내압 MOSFET(300)의 n우물층(305)과 동시에 형성되는 확산층을 이용하면 된다.
p형의 횡형 고내압 MOSFET(300)의 n우물층(305)을 형성하기 위한 이온주입공정에 있어서, n형의 횡형 고내압 MOSFET(350)의 드레인 확산층(355)의 형성영역에도 동시에 이온주입을 수행하고, 이어서 확산공정을 수행하면 각각의 확산층이 동시에 형성된다.
즉, 각 1회의 리소그래피 공정, 이온주입공정, 확산공정으로 p형의 횡형 고내압 MOSFET(300)의 n우물층(305)과 n형의 횡형 고내압 MOSFET(350)의 드레인 확산층(355)을 동시에 형성할 수 있다.
마찬가지로 p우물층(354)은 드레인 확산층(314)과 동시에 형성되는 확산층을 이용하면 된다.
p형의 횡형 고내압 MOSFET(300)의 드레인 확산층(314)을 형성하기 위한 이온주입공정에 있어서, n형의 횡형 고내압 MOSFET(350)의 p우물층(354) 형성영역에도 동시에 이온주입을 수행하고, 이어서 확산공정을 실시하면 각각의 확산층이 동시에 형성된다.
즉, 각 1회의 리소그래피 공정, 이온주입공정, 확산공정으로 p형의 횡형 고내압 MOSFET(300)의 드레인 확산층(314)과 n형의 횡형 고내압 MOSFET(350)의 p우물층(354)을 동시에 형성할 수 있다.
따라서, 사용하는 확산층의 형성공정을 p형의 횡형 고내압 MOSFET과 n형의 횡형 고내압 MOSFET으로 공통화할 수 있어, 공정 수를 늘리지 않고도 p형의 횡형 고내압 MOSFET과 n형의 횡형 고내압 MOSFET을 동일한 반도체 기판 위에 형성할 수 있다.
또한, PDP의 드라이버 IC에 채용하려면, 반도체 장치(500)에서의 p형의 횡형 고내압 MOSFET(300)과 n형의 횡형 고내압 MOSFET(350)으로 푸시풀 회로를 구성하면 된다. 복수의 푸시풀 회로를 구성하는 p형과 n형의 횡형 고내압 MOSFET을 공정 수를 증가시키지 않고 형성할 수 있기 때문에, 비용이 저렴한 드라이버 IC를 제공하는데 유효하다.
더욱이, 지금까지 설명한 제 1 ∼제 5 실시형태에 있어서, 횡형 고내압 MOSFET의 확산층(n우물층, 드레인 확산층, p우물층 등)과 동시에 확산층을 형성하고 상기 확산층 내부에 저내압의 MOSFET을 형성할 수 있다.
가령, 도 8에 나타낸 바와 같이, n형의 횡형 고내압 MOSFET(350)의 드레인 확산층(355) 등과 동시에 확산층(371)을 형성한다.
p형의 횡형 고내압 MOSFET(300)의 n우물층(305), n형의 횡형 고내압 MOSFET(350)의 드레인 확산층(355)을 형성하기 위한 이온 주입 공정에 있어서, 확산층(371) 형성 영역에도 동시에 이온 주입을 수행하고 이어서 확산 공정을 실시하면 각각의 확산층이 동시에 형성된다.
즉, 각 1회의 리소그래피 공정, 이온주입공정, 확산공정으로 p형의 횡형 고내압 MOSFET(300)의 n우물층(305), n형의 횡형 고내압 MOSFET(350)의 드레인 확산 층(355), 확산층(371)을 동시에 형성할 수 있다.
그리고, 확산층(371)을 우물로 하고 소스 확산층(375), 드레인 확산층(379), 게이트 산화막(377), 게이트 전극(378)으로 이루어지는 저 내압의 p형 MOSFET(370)을 형성한다(소스, 드레인 전극은 도시생략).
마찬가지로, n형의 횡형 고내압 MOSFET(350)의 p우물층(354) 등과 동시에 확산층(381)을 형성한다.
p형의 횡형 고내압 MOSFET(300)의 드레인 확산층(314), n형의 횡형 고내압 MOSFET(350)의 p우물층(354)을 형성하기 위한 이온주입공정에 있어서, 확산층(381) 형성영역에도 동시에 이온주입을 수행하고, 이어서 확산공정을 실시하면 각각의 확산층이 동시에 형성된다.
즉, 각 1회의 리소그래피 공정, 이온주입공정, 확산공정으로 p형의 횡형 고내압 MOSFET(300)의 드레인 확산층(314), n형의 횡형 고내압 MOSFET(350)의 p우물층(354), 확산층(381)을 동시에 형성할 수 있다.
그리고, 확산층(381)을 우물로 하여 소스 확산층(385), 드레인 확산층(389), 게이트 산화막(387), 게이트 전극(388)으로 이루어진 저내압의 n형 MOSFET(380)을 형성한다(소스, 드레인 전극은 미도시).
상기한 p형 MOSFET(370)과 n형 MOSFET(380)으로 CMOS 회로 등의 저압 로직 회로를 형성하여, p형의 횡형 고내압 MOSFET(300)과 n형의 횡형 고내압 MOSFET(350)의 제어회로로서 이용할 수 있다.
이와 같이 횡형 고내압 MOSFET의 확산층과 동시에 형성되는 확산층을 이용하 여 저내압의 MOSFET을 형성할 수 있어, 공정 수를 증가시키지 않고도 고내압 소자와 저내압 소자를 동일 칩 위에 형성할 수 있다.
이상 설명한 바와 같이, 게이트 산화막의 두께는 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 4MV/cm이하가 되는 두께로 형성한다. 이러한 구성에 의해, 드레인 확산층은 공핍화되기 어려워지고 공핍층은 몸체 확산층(n우물층)쪽으로 뻗는다. 또, 소스·드레인간 전압의 상당 부분(약 8할 정도)을 게이트 산화막에서 부담하게 된다.
따라서, 드레인 확산층의 시트 저항은 불순물 총량의 증가분만큼 작아지고, 불순물 총량을 3×1012/cm2로 하여 구성했을 경우에는, 종래예에 비해 드레인 확산층의 시트저항을 1/3으로, 드리프트 길이를 1/2로 할 수 있다.
횡형 고내압 MOSFET에서의 온 저항성분의 대부분(90%정도)은 드레인 저항이 차지하기 때문에, 이 드레인 저항을 1/6으로 할 수 있다.
또, 채널길이 + 드리프트 영역의 길이도 종래의 9㎛에 비해 8㎛로 약간 단축된다.
그 결과, 종래예에 비해 길어진 채널길이를 고려하더라도, 온 저항이 종래와 동일한 횡형 고내압 pMOSFET을 1/3의 채널 폭으로 형성할 수 있고, 더욱이 상기 채널 길이 + 드리프트 영역의 길이가 단축됨에 따른 디바이스 피치의 축소효과도 더 해져 소자면적을 1/3이하로 축소할 수 있다.
더욱이, 복수의 횡형 고내압 pMOSFET을 집적하여 집적회로장치(IC)를 형성할 경우, 개개의 횡형 고내압 pMOSFET의 면적이 1/3이하가 되기 때문에, 집적회로장치도 대폭적으로 소형화할 수 있어 칩의 비용을 대폭 저감시킬 수 있다.
또, 횡형 고내압 pMOSFET을 횡형 고내압 nMOSFET이나 이들 고내압 소자의 구동회로, 기타 주변회로 등과 함께 집적하여 집적회로장치를 형성할 경우에는, 지금까지 큰 면적을 차지하던 횡형 고내압 pMOSFET의 면적이 1/3이하가 됨에 따라 집적회로장치의 소형화를 도모할 수 있을 뿐만 아니라, 디바이스 레이아웃의 자유도가 높아진다.
특히, 다수의 횡형 고내압 pMOSFET과 횡형 고내압 nMOSFET을 집적하는 PDP 드라이버 IC와 같은 경우에는, 디바이스 레이아웃의 자유도가 높아짐에 따라 칩 면적을 유효하게 활용할 수 있게 되고 횡형 고내압 pMOSFET의 점유면적의 축소 효과도 더해져 맞물려 IC의 소형화와 비용저감을 한층 도모할 수 있게 된다.

Claims (25)

  1. 제 2 도전형 반도체기판의 표면측으로부터 확산 형성된 제 1 도전형의 드레인 확산층과, 상기 반도체기판의 표면측으로부터 확산되어 상기 드레인 확산층을 에워싸도록 형성된 제 2 도전형의 몸체 확산층과, 상기 몸체 확산층 내부에 상기 드레인 확산층과의 경계로부터 소정 거리 떨어진 영역에 표면측으로부터 형성된 제 1 도전형의 소스 확산층과, 상기 드레인 확산층의 표면측으로부터 형성된 제 1 도전형의 드레인 콘택트 확산층과, 상기 소스 확산층의 단부로부터 상기 드레인 확산층의 일부에 걸쳐 형성된 게이트 산화막과, 상기 드레인 확산층 표면중 상기 드레인 콘택트 확산층 및 상기 게이트 산화막이 형성되어 있지 않은 영역에 형성된 필드 산화막과, 상기 게이트 산화막 위로부터 상기 필드 산화막의 일부에 걸쳐 형성된 게이트 전극을 구비한 횡형 고내압 MOSFET으로서,
    상기 게이트 산화막의 두께는, 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 0보다 크고 4MV/cm이하가 되는 두께이며,
    상기 소스 확산층과 드레인 확산층의 간격이, 상기 드레인 확산층의 상기 드레인 콘택트 확산층으로부터의 돌출 길이보다 긴 것을 특징으로 하는 횡형 고내압 MOSFET.
  2. 제 1 도전형 반도체기판의 표면측으로부터 확산 형성된 제 2 도전형의 몸체 확산층과, 상기 몸체 확산층 내부의 표면측으로부터 형성된 제 1 도전형의 드레인 확산층과, 상기 몸체 확산층 내부에 상기 드레인 확산층과의 경계로부터 소정 거리 떨어진 영역의 표면측으로부터 형성된 제 1 도전형의 소스 확산층과, 상기 드레인 확산층의 표면측으로부터 형성된 제 1 도전형의 드레인 콘택트 확산층과, 상기 소스 확산층의 단부로부터 상기 드레인 확산층의 일부에 걸쳐 형성된 게이트 산화막과, 상기 드레인 확산층 표면중 상기 드레인 콘택트 확산층 및 상기 게이트 산화막이 형성되어 있지 않은 영역에 형성된 필드 산화막과, 상기 게이트 산화막 위로부터 상기 필드 산화막의 일부에 걸쳐 형성된 게이트 전극을 구비한 횡형 고내압 MOSFET으로서,
    상기 게이트 산화막의 두께는, 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 0보다 크고 4MV/cm이하가 되는 두께이며,
    상기 소스 확산층과 드레인 확산층의 간격이, 상기 드레인 확산층의 상기 드레인 콘택트 확산층으로부터의 돌출 길이보다 긴 것을 특징으로 하는 횡형 고내압 MOSFET.
  3. 제 1 도전형 반도체기판의 원하는 영역에 형성된 제 2 도전형의 매립층과, 상기 매립층 위의 표면측으로부터 형성된 제 1 도전형의 드레인 확산층과, 상기 매립층 위의 표면측으로부터 확산되어 상기 드레인 확산층을 에워싸도록 형성된 제 2 도전형의 몸체 확산층과, 상기 몸체 확산층 내부에 상기 드레인 확산층과의 경계로부터 소정 거리 떨어진 영역의 표면측으로부터 형성된 제 1 도전형의 소스 확산층과, 상기 드레인 확산층의 표면측으로부터 형성된 제 1 도전형의 드레인 콘택트 확산층과, 상기 몸체 확산층 표면중 소스 확산층의 단부로부터 상기 드레인 확산층의 일부에 걸쳐 형성된 게이트 산화막과, 상기 드레인 확산층 표면중 상기 드레인 콘택트 확산층 및 상기 게이트 산화막이 형성되어 있지 않은 영역에 형성된 필드 산화막과, 상기 게이트 산화막 위로부터 상기 필드 산화막의 일부에 걸쳐 형성된 게이트 전극을 구비한 횡형 고내압 MOSFET으로서,
    상기 게이트 산화막의 두께는, 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 0보다 크고 4MV/cm이하가 되는 두께이며,
    상기 소스 확산층과 드레인 확산층의 간격이, 상기 드레인 확산층의 상기 드레인 콘택트 확산층으로부터의 돌출 길이보다 긴 것을 특징으로 하는 횡형 고내압 MOSFET.
  4. 제 3항에 있어서, 상기 제 2 도전형의 몸체 확산층은 상기 매립층에 도달하는 깊이로 확산 형성되어 있는 것을 특징으로 하는 횡형 고내압 MOSFET.
  5. 제 3항에 있어서, 상기 제 1 도전형의 드레인 확산층은 상기 매립층에 도달하는 깊이로 확산 형성되어 있는 것을 특징으로 하는 횡형 고내압 MOSFET.
  6. 삭제
  7. 제 1항 내지 제 3항 중 어느 항에 있어서, 상기 게이트 전극의 상기 필드 산화막 위의 길이가, 0보다 크고 2㎛이하인 것을 특징으로 하는 횡형 고내압 MOSFET.
  8. 제 1항 내지 제 3항 중 어느 항에 기재된 횡형 고내압 MOSFET을 구비한 반도체장치에 있어서, 상기 제 1 도전형의 드레인 확산층과 동시에 형성된 확산층 내부에 제 2 도전형의 저내압 MOSFET을 형성하는 것을 특징으로 하는 반도체장치.
  9. 제 1항 내지 제 3항 중 어느 항에 기재된 횡형 고내압 MOSFET을 구비한 반도체장치에 있어서, 상기 제 2 도전형의 몸체 확산층과 동시에 형성된 확산층 내부에 제 1 도전형의 저내압 MOSFET을 형성하는 것을 특징으로 하는 반도체장치.
  10. 제 1항 내지 제 3항 중 어느 항에 기재된 횡형 고내압 MOSFET을 구비한 반도체장치에 있어서, 상기 제 1 도전형의 드레인 확산층과 동시에 형성된 확산층 내부에 제 2 도전형의 저내압 MOSFET을 형성하고, 상기 제 2 도전형의 몸체 확산층과 동시에 형성된 확산층 내부에 제 1 도전형의 저내압 MOSFET을 형성하며, 상기 제 1, 제 2 도전형의 저내압 MOSFET이 CMOS회로를 형성하는 것을 특징으로 하는 반도체장치.
  11. 제 1항 내지 제 3항 중 어느 항에 있어서, 소스·드레인간에 역 바이어스를 인가했을 때, 반도체층의 가장 표면쪽에서의 공핍층의 폭이 W1＜W2(여기서, W1은 제 1 도전형 드레인 확산층쪽으로 뻗는 공핍층의 폭, W2는 제 2 도전형 몸체 확산층쪽으로 뻗는 공핍층의 폭)인 것을 특징으로 하는 횡형 고내압 MOSFET.
  12. 제 3항에 있어서, 상기 제 1 도전형 반도체 기판의 원하는 영역에 형성된 제 2 도전형의 매립층 위에 에피택셜층이 형성되는 것을 특징으로 하는 횡형 고내압 MOSFET.
  13. 제 1 도전형 반도체기판의 원하는 영역에 형성된 제 2 도전형의 매립층과, 상기 제 2 도전형의 매립층 위의 표면측으로부터 형성된 제 1 도전형의 드레인 확산층과, 상기 제 2 도전형의 매립층 위의 표면측으로부터 확산되어 상기 제 1 도전형의 드레인 확산층을 에워싸도록 형성된 제 2 도전형의 몸체 확산층과, 상기 제 2 도전형의 몸체 확산층 내부에 상기 제 1 도전형의 드레인 확산층과의 경계로부터 소정 거리 떨어진 영역의 표면측으로부터 형성된 제 1 도전형의 소스 확산층과, 상기 제 1 도전형의 드레인 확산층의 표면측으로부터 형성된 제 1 도전형의 드레인 콘택트 확산층과, 상기 제 1 도전형의 소스 확산층의 단부로부터 상기 제 1 도전형의 드레인 확산층의 일부에 걸쳐 형성된 게이트 산화막과, 상기 제 1 도전형의 드레인 확산층 표면중 상기 제 1 도전형의 드레인 콘택트 확산층 및 상기 게이트 산화막이 형성되어 있지 않은 영역에 형성된 필드 산화막과, 상기 게이트 산화막 위로부터 상기 필드 산화막의 일부에 걸쳐 형성된 게이트 전극으로 이루어지는 제 1 도전형의 횡형 고내압 MOSFET과,
    상기 제 1 도전형 반도체기판의 원하는 영역에 표면측으로부터 형성된 제 2 도전형의 드레인 확산층과, 상기 제 2 도전형의 드레인 확산층을 에워싸도록 표면측으로부터 형성된 제 1 도전형의 몸체 확산층과, 상기 제 1 도전형의 몸체 확산층 내부에 상기 제 2 도전형의 드레인 확산층과의 경계로부터 소정 거리 떨어진 영역의 표면측으로부터 형성된 제 2 도전형의 소스 확산층과, 상기 제 2 도전형의 드레인 확산층의 표면측으로부터 형성된 제 2 도전형의 드레인 콘택트 확산층과, 상기 제 2 도전형의 소스 확산층의 단부로부터 상기 제 2 도전형의 드레인 확산층의 일부에 걸쳐 형성된 게이트 산화막과, 상기 제 2 도전형의 드레인 확산층 표면중 상기 제 2 도전형의 드레인 콘택트 확산층 및 상기 게이트 산화막이 형성되어 있지 않은 영역에 형성된 필드 산화막과, 상기 게이트 산화막 위로부터 상기 필드 산화막의 일부에 걸쳐 형성된 게이트 전극으로 이루어진 제 2 도전형의 횡형 고내압 MOSFET을 구비한 반도체장치로서,
    상기 제 1 도전형의 횡형 고내압 MOSFET의 게이트 산화막 두께는, 상기 횡형 고내압 MOSFET 소스·드레인간의 절대 최대 정격전압에 대한 전계치가 0보다 크고 4MV/cm이하가 되는 두께이며,
    상기 제 1 도전형 소스 확산층과 상기 제 1 도전형의 드레인 확산층의 간격이, 상기 제 1 도전형의 드레인 확산층의 상기 제 1 도전형의 드레인 콘택트 확산층으로부터의 돌출 길이보다 긴 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서, 상기 제 1 도전형의 드레인 확산층과 상기 제 1 도전형의 몸체 확산층은, 동시에 형성된 확산층인 것을 특징으로 하는 반도체장치.
  15. 제 13항에 있어서, 상기 제 2 도전형의 드레인 확산층과 상기 제 2 도전형의 몸체 확산층은, 동시에 형성된 확산층인 것을 특징으로 하는 반도체장치.
  16. 제 13항 내지 제 15항 중 어느 항에 있어서, 상기 제 2 도전형의 몸체 확산층은 상기 매립층에 도달하는 깊이로 확산 형성되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 13항 내지 제 15항 중 어느 항에 있어서, 상기 제 1 도전형의 드레인 확산층은 상기 매립층에 도달하는 깊이로 확산 형성되어 있는 것을 특징으로 하는 반도체장치.
  18. 삭제
  19. 제 13항 내지 제 15항 중 어느 항에 있어서, 상기 제 1 도전형의 횡형 고내압 MOSFET 게이트 전극의 상기 필드 산화막 위의 길이가, 0보다 크고 2㎛이하인 것을 특징으로 하는 반도체장치.
  20. 제 13항 내지 제 15항 중 어느 항에 있어서, 상기 제 1 도전형의 드레인 확산층과 동시에 형성된 확산층 내부에 제 2 도전형의 저내압 MOSFET을 형성하는 것을 특징으로 하는 반도체장치.
  21. 제 13항 내지 제 15항 중 어느 항에 있어서, 상기 제 2 도전형의 몸체 확산층과 동시에 형성된 확산층 내부에 제 1 도전형의 저내압 MOSFET을 형성하는 것을 특징으로 하는 반도체장치.
  22. 제 13항 내지 제 15항 중 어느 항에 있어서, 상기 제 1 도전형의 드레인 확산층과 동시에 형성된 확산층 내부에 제 2 도전형의 저내압 MOSFET을 형성하고, 상기 제 2 도전형의 몸체 확산층과 동시에 형성된 확산층 내부에 제 1 도전형의 저내압 MOSFET을 형성하며, 상기 제 1, 제 2 도전형의 저내압 MOSFET이 CMOS회로를 형성하는 것을 특징으로 하는 반도체장치.
  23. 제 13항 내지 제 15항 중 어느 항에 기재된 횡형 고내압 MOSFET에 있어서, 상기 제 1 도전형의 횡형 고내압 MOSFET의 소스·드레인간에 역 바이어스를 인가했을 때, 반도체층의 가장 표면쪽에서의 공핍층 폭이 W1＜W2(여기서, W1은 제 1 도전형 드레인 확산층쪽으로 뻗는 공핍층의 폭, W2는 제 2 도전형 몸체 확산층쪽으로 뻗는 공핍층의 폭)인 것을 특징으로 하는 횡형 고내압 MOSFET.
  24. 제 13항 내지 제 15항 중 어느 항에 있어서, 상기 제 1 도전형 반도체기판의 원하는 영역에 형성된 제 2 도전형의 매립층 위에 에피택셜층이 형성되는 것을 특징으로 하는 반도체장치.
  25. 제1항, 제2항, 제3항 및 제13항 중 어느 한 항에 기재된 횡형 고내압 MOSFET에 있어서, 상기 드레인 확산층의 불순물 총량은 2×1012/cm2이상, 3×1012/cm2이하인 것을 특징으로 하는 횡형 고내압 MOSFET.
KR1020020076209A 2001-12-04 2002-12-03 횡형 고내압 ｍｏｓｆｅｔ 및 이것을 구비한 반도체장치 KR100749186B1 (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101469343B1 (ko) * 2012-06-01 2014-12-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법
US9087920B2 (en) 2012-06-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US9673297B2 (en) 2012-06-01 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180140B1 (en) 2004-04-16 2007-02-20 National Semiconductor Corporation PMOS device with drain junction breakdown point located for reduced drain breakdown voltage walk-in and method for designing and manufacturing such device
US7436043B2 (en) * 2004-12-21 2008-10-14 Taiwan Semiconductor Manufacturing Co., Ltd N-well and N+ buried layer isolation by auto doping to reduce chip size
US7514761B2 (en) * 2005-11-08 2009-04-07 Himax Technologies, Inc. Triple operation voltage device
JP4996164B2 (ja) * 2006-08-07 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100832719B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
DE102009057146B4 (de) * 2009-12-05 2013-09-26 Semikron Elektronik Gmbh & Co. Kg Druckkontaktiertes Leistungshalbleitermodul mit Hybriddruckspeicher
JP2013187263A (ja) 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法
JP2013222892A (ja) * 2012-04-18 2013-10-28 Sharp Corp 半導体装置及びその製造方法
TWI685919B (zh) * 2019-01-19 2020-02-21 力晶積成電子製造股份有限公司 溝渠式隔離結構的製造方法及高壓半導體元件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297401A (ja) * 1994-04-08 1995-11-10 Texas Instr Inc <Ti> 拡張ドレインｒｅｓｕｒｆ横型ｄｍｏｓ素子並びに製造方法
JPH07307394A (ja) * 1994-04-08 1995-11-21 Texas Instr Inc <Ti> 拡大ドレインｒｅｓｕｒｆ横ｄｍｏｓ装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
JP3730283B2 (ja) 1995-05-22 2005-12-21 株式会社東芝 高耐圧半導体装置の製造方法
JP2545762B2 (ja) * 1990-04-13 1996-10-23 日本電装株式会社 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法
IT1241050B (it) * 1990-04-20 1993-12-29 Cons Ric Microelettronica Processo di formazione di una regione sepolta di drain o di collettore in dispositivi monolitici a semiconduttore.
EP0513415A1 (en) * 1991-05-16 1992-11-19 Kabushiki Kaisha Toshiba Insulated gate FET having double-layered wells of low and high impurity concentrations and method of manufacturing the same
JP3206026B2 (ja) * 1991-07-19 2001-09-04 富士電機株式会社 高電圧用ｍｉｓｆｅｔを備える半導体装置
JP2861624B2 (ja) * 1992-05-13 1999-02-24 日本電気株式会社 半導体装置の製造方法
US5472887A (en) * 1993-11-09 1995-12-05 Texas Instruments Incorporated Method of fabricating semiconductor device having high-and low-voltage MOS transistors
JP2689874B2 (ja) * 1993-12-17 1997-12-10 関西日本電気株式会社 高耐圧ｍｏｓトランジスタ
EP0745272A1 (en) * 1994-02-15 1996-12-04 National Semiconductor Corporation High-voltage cmos transistors for a standard cmos process
JP3275569B2 (ja) * 1994-10-03 2002-04-15 富士電機株式会社 横型高耐圧電界効果トランジスタおよびその製造方法
JP2746175B2 (ja) 1995-02-28 1998-04-28 日本電気株式会社 高耐圧半導体装置
JP3198959B2 (ja) * 1996-12-25 2001-08-13 富士電機株式会社 高耐圧集積回路
US5917204A (en) * 1997-03-31 1999-06-29 Motorola, Inc. Insulated gate bipolar transistor with reduced electric fields
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297401A (ja) * 1994-04-08 1995-11-10 Texas Instr Inc <Ti> 拡張ドレインｒｅｓｕｒｆ横型ｄｍｏｓ素子並びに製造方法
JPH07307394A (ja) * 1994-04-08 1995-11-21 Texas Instr Inc <Ti> 拡大ドレインｒｅｓｕｒｆ横ｄｍｏｓ装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101469343B1 (ko) * 2012-06-01 2014-12-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법
US9087920B2 (en) 2012-06-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US9673297B2 (en) 2012-06-01 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US9892974B2 (en) 2012-06-01 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US10141421B2 (en) 2012-06-01 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same

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US6818954B2 (en) 2004-11-16

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