CN101442073B

CN101442073B - 半导体器件及其制造方法

Info

Publication number: CN101442073B
Application number: CN2007103066706A
Authority: CN
Inventors: 菊地修一; 中谷清史; 田中秀治
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-11-23
Filing date: 2007-11-23
Publication date: 2011-02-09
Anticipated expiration: 2027-11-23
Also published as: CN101442073A

Abstract

一种在含有DMOS晶体管的半导体器件中，减小芯片面积且导通电阻低、电流驱动能力高的DMOS晶体管。在N型外延层(2)的表面上形成相反导电类型(P型)的P+W层(4)，在该P+W层(4)内形成DMOS晶体管(50)。用P+W层(4)使外延层(2)与漏极区域绝缘。由此，就能够在用绝缘分离层(15)包围的一个区域内混载DMOS晶体管和其它的器件元件。此外，在栅极(6)下方的P+W层(4)的表面区域中形成N型FN层(20)。形成与栅极(6)的漏极层(12)侧的端部相邻接的N+D层(23)。此外，在漏极层(12)的接触区域的下方，形成比漏极层(12)更深的P型杂质层(P+D层(22)、FP层(24))。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件，特别地，涉及一种DMOS(Diffused MOS)型的晶体管。

背景技术

DMOS型的MOS晶体管具有高的源·漏极耐压、高的栅极耐压，被广泛地应用于LCD驱动器等各种驱动器和电源电路等中。特别地，近年来，需要具有高的漏极耐压(BVds)并且具有低的导通电阻的高耐压MOS晶体管。

图8是表示在同一半导体衬底上混载N沟道型DMOS晶体管100和P沟道型MOS晶体管101的结构的剖面图。

在P型半导体衬底102的表面之上，形成N型外延层103。在外延层103和半导体衬底102底部的交界面处，形成N+型埋置层104。此外，外延层103被使P型杂质扩散的绝缘分离层105分隔成多个区域。在同一图中，具有第1分离区域106和第2分离区域107。

在外延层103内重叠上分离层105a和下分离层105b，一体化地构成绝缘分离层105。通过自外延层103的上面向下方扩散硼等P型杂质来形成上分离层105a。另一方面，通过自半导体衬底102的底部侧向上方扩散硼等P型杂质来形成下分离层105b。

在第1分离区域106的外延层103中，形成DMOS晶体管100。在外延层103上隔着栅极绝缘膜108形成栅极109。此外，在外延层103的表面之上，形成P型体层110，在体层110的表面之上，邻接栅极109的一端，形成N+型的源极层111。此外，在外延层103的表面之上，形成与栅极109的另一端邻接的N+型的漏极层112。

外延层103和源极层111之间的体层110的表面区域是沟道区域CH。此外，邻接源极层111，形成体层110的电位固定用的P+型的电位固定层113。

此外，在第2分离区域107中，形成由在外延层103的表面上形成的源极层114及漏极层115和隔着栅极绝缘膜116在外延层103上形成的栅极117构成的P沟道型MOS晶体管101。

再有，本发明的关联技术被记载在以下的专利文献中。

专利文献1 JP特开2004-39774号公报

在上述现有的DMOS晶体管100的结构中，外延层103具有作为漏极区域的功能。即，将漏极层112和外延层103设定成等电位。为此，在由上述那样的绝缘分离层105包围的一个分离区域中，就限制了能够与DMOS晶体管100混载的元件。例如，不能在一个分离区域中形成DMOS晶体管100和上述的P沟道型MOS晶体管101两者。此外，在一个分离区域内也不能形成DMOS晶体管100和与其相反导电类型(P沟道型)的DMOS晶体管。

但是，近年来，正希望半导体器件的微细化·高集成化。例如，存在一种在一个分离区域内作为高电源电压(Vdd1)利用200伏、作为低电源电压(Vss1)利用190伏，在其它的分离区域内作为高电源电压(Vdd2)利用10伏、作为低电源电压(Vss2)利用0伏这样的在各个分离区域中使用的电压不同的情形。在这种情况下，如果是现有的结构，就要通过绝缘分离层105形成多个分离区域，其结果就会增大芯片面积。

发明内容

因此，本发明的一个目的在于，在含有DMOS晶体管的半导体器件中减小芯片面积。

此外，希望一种导通电阻(源·漏间电阻)变小、电流驱动能力高的DMOS晶体管。本发明的另一个目的在于，提供一种具有高的源·漏极耐压且低导通电阻、电流驱动能力高的DMOS晶体管。

本发明的主要特征如下。即，本发明的半导体器件的特征在于，包括：在第1导电类型的半导体层的表面上形成的、具有元件分离功能的第2导电类型的阱层；以及在上述阱层内形成的DMOS晶体管，上述DMOS晶体管包括：包含在上述阱层的表面上形成的沟道区域的第2导电类型的体层；在上述体层的表面上形成的第1导电类型的源极层；在上述体层的一部分上隔着栅极绝缘膜形成的栅极；在上述阱层的表面上形成的第1导电类型的漏极层；在上述栅电极的下方形成的、用于降低导通电阻的第1导电类型的第1扩散层。再有，在此所谓的第2导电类型是与第1导电类型相反的导电类型。

此外，本发明的半导体器件的特征在于，还包括在上述阱层的表面上，邻接上述栅极的上述漏极层侧的端部形成的、比上述第1扩散层的浓度更高的第1导电类型的第2扩散层。

此外，本发明的半导体器件，其特征在于，上述第2扩散层形成得比上述第1扩散层更深。

此外，本发明的半导体器件，其特征在于，包括与上述漏极层重叠、比上述漏极层形成得更深的第2导电类型的第3扩散层。

此外，本发明的半导体器件，其特征在于，包括将上述半导体层分离成多个分离区域、使相邻的分离区域绝缘的绝缘分离层，在一个分离区域内混载上述DMOS晶体管和利用与上述DMOS晶体管相同的电源电压的器件元件。

此外，本发明的半导体器件的制造方法的特征在于，包括：在第1导电类型的半导体层的表面上形成具有元件分离功能的第2导电类型的阱层的工序；在上述阱层的表面的栅极形成区域中，形成用于降低导通电阻的第1导电类型的第1扩散层的工序；在上述第1扩散层的一部分上隔着栅极绝缘膜形成栅极的工序；在上述阱层内形成深达上述栅极的下方区域的一部分的第2导电类型的体层的工序；在上述体层内形成与上述栅极邻接的源极层的工序；和在上述阱层内形成漏极层的工序。

此外，本发明的半导体器件的制造方法，其特征在于，具有在上述阱层的表面上，邻接上述栅极的上述漏极层侧的端部，形成比上述第1扩散层的浓度更高的第1导电类型的第2扩散层的工序。

此外，本发明的半导体器件的制造方法，其特征在于，具有与上述漏极层重叠、形成比上述漏极层更深的第2导电类型的第3扩散层的工序。

此外，本发明的半导体器件的制造方法，其特征在于，具有将上述半导体层分离成多个分离区域、形成使相邻的分离区域绝缘的绝缘分离层的工序；和形成在一个分离区域内混载上述DMOS晶体管和利用与上述DMOS晶体管相同电源电压的器件元件的工序。

在本发明中，在第1导电类型的半导体层内形成第2导电类型的阱层，在该阱层内形成DMOS晶体管。根据这样的结构，用该阱层使DMOS晶体管的漏极区域和上述半导体层绝缘。由此，就能够在由绝缘分离层包围的一个分离区域内高效地混载DMOS晶体管和其它的器件元件，能够减小芯片面积。

附图说明

图1是说明本发明的实施方式的半导体器件的概况的剖面图；

图2是说明本发明的实施方式的半导体器件的概况的剖面图；

图3是说明本发明的实施方式的半导体器件的制造方法的剖面图；

图4是说明本发明的实施方式的半导体器件的制造方法的剖面图；

图5是说明本发明的实施方式的半导体器件的制造方法的剖面图；

图6是说明本发明的实施方式的半导体器件及其制造方法的剖面图；

图7是说明本发明的半导体器件的特性图表；

图8是说明现有的半导体器件的剖面图。

符号说明

1 半导体衬底，2外延层，3埋置层，4P+W层，5栅绝缘膜，6栅极，7体层，8源极层，9漏极层，10电位固定层，11源极层，12漏极层，13栅极绝缘膜，14栅极，15绝缘分离层，15a上分离层，15b下分离层，20FN层，21P+D层，22P+D层，23N+D层，24FP层，25SP+D层，26层间绝缘膜，27布线层，50DMOS晶体管，60MOS晶体管，70DMOS晶体管，100DMOS晶体管，101MOS晶体管，102半导体衬底，103外延层，104埋置层，105绝缘分离层，105a上分离层，105b下分离层，106第1分离区域，107第2分离区域，108栅极绝缘膜，109栅极，110体层，111源极层，112漏极层，113电位固定层，114源极层，115漏极层，116栅极绝缘膜，117栅极，CH沟道区，BD击穿点

具体实施方式

接着，参照附图说明本发明的实施方式。图1是表示本发明的实施方式的半导体器件的概况的剖面图。

在P型半导体衬底1的表面上形成N型外延层2。在外延层2和半导体衬底1的底部的交界面处形成N+型埋置层3。在外延层2的表面上，形成注入了P型杂质的P+W层4。然后，在形成P+W层4的区域内形成DMOS晶体管50。

说明DMOS晶体管50。在P+W层4上，隔着栅极绝缘膜5形成栅极6。此外，在P+W层4的表面上形成注入了P型杂质的体层7，在体层7的表面上形成邻接栅极6的一端的N型源极层8(NSD)。此外，在P+W层4的表面上形成邻接栅极6的另一端的N型漏极层9(NSD)。再有，漏极层9也可以与栅极6分离。

P+W层4和源极层8之间的体层7的表面区域是沟道区域CH。此外，在体层7内邻接源极层8形成体层7的电位固定用P+型电位固定层10(PSD)。

此外，在同一外延层2内形成P沟道型MOS晶体管60。MOS晶体管60由在外延层2的表面上形成的源极层11(P+)及漏极层12(P+)、和在外延层2上隔着栅极绝缘膜3形成的栅极14构成。

然后，形成使P型杂质扩散的绝缘分离层15，以便包围DMOS晶体管50和MOS晶体管60双方的元件。在外延层2内重叠上分离层15a和下分离层15b，一体化地构成绝缘分离层15。通过从外延层2的上面向下方扩散硼等P型杂质来形成上分离层15a。另一方面，通过自半导体衬底1的底部侧向上方扩散硼等P型杂质来形成下分离层15b。利用绝缘分离层15使相邻的分离区域绝缘。

在以上这样的结构中，在N型外延层2内形成P+W层4，在该P+W层4内形成N沟道型DMOS晶体管50。在这样的结构中，利用P+W层4使外延层2和DMOS晶体管50的漏区绝缘，设定彼此独立的电位。由此，在由绝缘分离层15包围的一个区域内，能够高效地混载DMOS晶体管50其它的器件元件，与现有结构相比，能够减小芯片面积。而且，采用此结构，不会对其它的器件元件(上述例子中MOS晶体管60)的特性造成影响。

此外，如果是上述这样的结构，就能够设计图2所示的半导体芯片。在图2中，在用绝缘分离层15包围的一个分离区域X内，就集成形成了例如作为高电源电压(Vdd1)利用200伏、作为低电源电压(Vss1)利用190伏的DMOS晶体管、利用与该DMOS晶体管相同电源电压(Vdd1及Vss1)的MOS晶体管、双极晶体管等的器件元件。

并且，在另一分离区域Y中，就集成形成了例如作为高电源电压(Vdd2)利用10伏、作为低电源电压(Vss2)利用0伏的DMOS晶体管、利用与该DMOS晶体管相同电源电压(Vdd2及Vss2)的MOS晶体管、双极晶体管等的器件元件。

像这样，根据本实施方式的结构，能够按各使用的电源电压形成分离区域，不需要像现有这样形成多个分离区域。由此，就能够减小作为整体的芯片面积。

接着，参照附图，说明在上述这样的P+W层4内形成的DMOS晶体管中具有低导通电阻、提高电流驱动能力的结构。图3至图6是按制造工序顺序表示该结构的DMOS晶体管形成区域的剖面图。再有，对于与上述DMOS晶体管50相同的结构使用相同的符号，并省略或简化其说明。

首先，如图3所示，对P型半导体衬底1的表面，高浓度地离子注入N型杂质，经外延生长，形成外延层2及N+型埋置层3。

接着，以未图示的光刻胶层作为掩膜，向外延层2的表面的绝缘分离层形成区域中注入P型杂质，经扩散，形成成为绝缘分离层15的一部分的下分离层15b(P+B)。例如，在加速电压80KeV、注入量1.6×10¹⁴/cm²的条件下，进行硼离子的该离子注入。

接着，以未图示的光刻胶层作为掩膜，向外延层2的表面注入P型杂质，在形成DMOS晶体管的区域中形成P+W层4。例如，在加速电压80KeV、注入量3×10¹³/cm²的条件下，进行硼离子的该离子注入。

接着，以未图示的光刻胶层作为掩膜，在与下分离层15b对应的位置处注入P型杂质，经热扩散，形成上分离层15a(ISO)。由此，在外延层2内，重叠上分离层15a和下分离层15b。一体化地形成绝缘分离层15。

接着，以未图示的光刻胶层作为掩膜，向P+W层4的表面中的、一部分包含栅极形成区域的区域中注入N型杂质，形成用于降低导通电阻的FN层20。例如，在加速电压160KeV、注入量5×10¹²/cm²的条件下，进行砷(As)离子的该离子注入。使用砷(As)离子是为了在P+W层4的浅的区域中形成FN层20。由此，耗尽层变得容易扩展，提高耐压。此外，基于防止击穿的观点，也优选在浅的区域中形成FN层20。

接着，如图4所示，在半导体衬底1的表面上，例如通过热氧化法形成具有约90nm膜厚的栅极绝缘膜5。接着，在栅绝缘膜5上形成具有约400nm膜厚的栅极6。构图栅极6，以使其配置在FN层20的一部分上。再有，栅极6由多晶硅、高熔点金属硅化物等构成。

接着，以栅极6作为掩膜的一部分，向栅极6的左侧的P+W层4的表面注入P型杂质，经热扩散，形成成为体层一部分的P+D层21。同时，在栅极6的右侧的P+W层4的表面上形成与栅极6分离的P+D层22。例如，在加速电压50KeV、注入量2×10¹³/cm²的条件下，进行硼离子的该离子注入。再有，P+D层22被形成在此后形成的接触形成区域的下方。此外，P+D层22是与没有该P+D层22的情形相比击穿点处于更深位置、有助于提高耐静电击穿性的层。

接着，以栅极6作为掩膜的一部分，向栅极6的右侧的P+W层4的表面注入N型杂质，形成具有比FN层20更高的N型杂质浓度、且比FN层20更深地注入了N型杂质的N+D层23。例如，在加速电压100KeV、注入量1.5×10¹³/cm²的条件下，进行磷离子的该离子注入。由于N+D层23的形成，构成了从FN层20的栅极6侧的端部向漏极区域侧的方向慢慢地提高N型杂质的浓度的结构，能够使导通电阻下降。此外，N+D层23比FN层20形成得更深，通过在N型杂质浓度的分布中设置差异，就能够使栅极6的下方的耗尽层容易扩展，缩短实效的沟道长度。

接着，如图5所示，以未图示的光刻胶层作为掩膜，向形成P+D层22的区域中注入P型杂质，形成与P+D层重叠的FP层24。例如，在加速电压50KeV、注入量1.5×10¹³/cm²的条件下，进行硼离子的该离子注入。再有，FP层24与P+D层22相同，也形成在此后形成的接触形成区域的下方，是击穿点处于更深位置、有助于提高耐静电击穿性的层。

接着，以栅极6作为掩膜的一部分，向P+D层21的表面注入P型杂质，形成具有比P+D层21更高的P型杂质浓度的SP+D层25。例如，在加速电压50KeV、注入量2×10¹⁴/cm²的条件下，进行硼离子的该离子注入。像这样，本实施方式的体层7由P型P+D层22和比P+D层22浓度更高的浅扩散的SP+D层25两重结构构成。借助于此两重结构，在利用浓度低的P+D层21承受耐压，利用浓度更高的SP+D层25进行阈值的调整的同时，还能够防止击穿。

接着，以未图示的光刻胶层作为掩膜，注入P型杂质，在SP+D层25的表面上形成与源极层8邻接的电位固定层10。例如，在加速电压50KeV、注入量1.3×10¹⁵/cm²的条件下，进行磷离子的该离子注入。

接着，以栅极6作为掩膜的一部分，注入N型杂质，进行热处理，形成与栅极6的各个端邻接的源极层8(NSD)及漏极层9(NSD)。

接着，如图6所示，在半导体衬底1的表面的整个表面上形成层间绝缘膜26(例如，利用热氧化法或CVD法形成的氧化硅膜或BPSG膜)。接着，通过以未图示的光刻胶层为掩膜，蚀刻层间绝缘膜26及栅极绝缘膜5，来形成到达源极层8、漏极层9及电位固定层10的接触孔。接着，在该接触孔处形成由铝等导电材料构成的布线层27。再有，前面形成的P+D层22及FP层24位于该接触区域的下方。

由以上的制造工序，能够得到具有充分源·漏极耐压且具有低的导通电阻的电流驱动能力高的DMOS晶体管70。

说明图6所示的DMOS晶体管70的工作特性的一个例子。比较在DMOS晶体管70的结构中，FN层20的离子注入量为5.5×10¹²/cm²时的DMOS晶体管(DMOS1)、注入量为6.0×10¹²/cm²的条件的DMOS晶体管(DMOS2)、和图8中示出的现有结构的DMOS晶体管(Normal DMOS)的工作特性。

图7表示上述各DMOS晶体管的阈值(Vt)、导通电阻(Ron)、跨导(Gm)、饱和电流(Idsat)、截止时(栅极电位、源极电位及衬底电位为0V的情形)的源·漏极耐压(BVdson)的测量结果。

由此图可知，由于DMOS1及DMOS2的导通电阻(Ron)比现有结构(Normal DMOS)减小了1/2左右，跨导(Gm)变大7倍左右，所以能够证明提高了电流驱动能力。此外，判明截止时的耐压(BVds)维持现有结构没有变化的耐压。此外，导通时的耐压(BVdson)也非常高。即，本实施形态的结构中，能够实现耐压的维持和导通电阻的降低的两方面。

并且还有，比较作为另一DMOS晶体管，没有形成N+D层23的情形和形成N+D层23的情形的测量结果。于是，相对于在没有形成N+D层23的情况下导通电阻为大约103.1(kΩ)，在形成N+D层23的情况下导通电阻却约为96.3(kΩ)，降低了大约6.6％。由此证明，从使导通电阻提高的观点出发，优选具备N+D层23。

像这样，在上述的本实施方式中，在外延层内形成与该外延层相反导电类型的阱层，在该阱层内配置DMOS晶体管。由此，能够在由绝缘分离层包围的一个分离区域内高效地混载DMOS晶体管和其它的器件元件，与现有的结构相比，能够缩小芯片面积。

此外，在本实施方式的DMOS晶体管中，由于结构为形成了N型杂质扩散层(FN层20及N+D层23)，自栅极6的下方相对漏极方向使N型杂质浓度慢慢地变高，所以提高了导通电阻及相互电导。此外，通过将FN层20形成得比N+D层23浅，就能够防止击穿、实现高耐压。

此外还有，通过在漏极层9的接触区域的下方形成P型杂质扩散层(P+D层22或FP层24)，就将击穿点BD配置在比衬底表面更深的位置。由此，认为难以引起栅极端的破坏，提高了对于静电击穿的耐性。再有，在此所说的击穿点是引起击穿现象(Break down)的位置。

再有，本发明不限于上述实施方式，毫无疑问，能够在不脱离其宗旨的范围内进行设计变更。例如，为了提高耐静电击穿性，虽然在上述实施方式中是P+D层22和FP层24的两层结构，但通过改变注入条件等，用一层同样也能够提高耐静电击穿性。此外，虽然省略了有关P沟道型的DMOS晶体管的说明，但仅导电类型不同、而结构相同是周知的。此外，即使是混载本发明的DMOS晶体管和P沟道型MOS晶体管以外的其它的器件元件的结构，也能够同样适用。

Claims

1.一种半导体器件，其特征在于，包括：

在第1导电类型的半导体层的表面上形成的、具有元件分离功能的第2导电类型的阱层；和

在上述阱层内形成的DMOS晶体管，

上述DMOS晶体管包括：

包含在上述阱层的表面上形成的沟道区域的第2导电类型的体层；

在上述体层的表面上形成的第1导电类型的源极层；

在上述体层的一部分上隔着栅极绝缘膜形成的栅极；

在上述阱层的表面上形成的第1导电类型的漏极层；和

在上述栅极下方形成的、降低导通电阻的第1导电类型的第1扩散层。

2.根据权利要求1所述的半导体器件，其特征在于，包括在上述阱层的表面上，与上述栅极的上述漏极层侧的端部相邻接而形成的、比上述第1扩散层的浓度更高的第1导电类型的第2扩散层。

3.根据权利要求2所述的半导体器件，其特征在于，上述第2扩散层形成得比上述第1扩散层更深。

4.根据权利要求1至权利要求3任意一项所述的半导体器件，其特征在于，包括与上述漏极层重叠、比上述漏极层形成得更深的第2导电类型的第3扩散层。

5.根据权利要求1至权利要求3任意一项所述的半导体器件，其特征在于，包括将上述半导体层分离成多个分离区域、使相邻的分离区域绝缘的绝缘分离层，

在一个分离区域内混载上述DMOS晶体管和利用与上述DMOS晶体管相同的电源电压的器件元件。

6.一种半导体器件的制造方法，特征在于，包括：

在第1导电类型的半导体层的表面上形成具有元件分离功能的第2导电类型的阱层的工序；

在上述阱层的表面的栅极形成区域中，形成用于降低导通电阻的第1导电类型的第1扩散层的工序；

在上述第1扩散层的一部分上隔着栅极绝缘膜形成栅极的工序；

在上述阱层内形成深达上述栅极的下方区域的一部分的第2导电类型的体层的工序；

在上述体层内形成与上述栅极邻接的源极层的工序；和

在上述阱层内形成漏极层的工序。

7.根据权利要求6所述的半导体器件的制造方法，其特征在于，具有在上述阱层的表面上，邻接上述栅极的上述漏极层侧的端部，形成比上述第1扩散层的浓度更高的第1导电类型的第2扩散层的工序。

8.根据权利要求7所述的半导体器件的制造方法，其特征在于，在形成上述第2扩散层的工序中，将上述第2扩散层形成得比上述第1扩散层更深。

9.根据权利要求6至权利要求8任意一项所述的半导体器件的制造方法，其特征在于，具有形成与上述漏极层重叠、比上述漏极层更深的第2导电类型的第3扩散层的工序。

10.根据权利要求6至权利要求8任意一项所述的半导体器件的制造方法，其特征在于，具有：

将上述半导体层分离成多个分离区域、形成使相邻的分离区域绝缘的绝缘分离层的工序；和

在一个分离区域内形成上述DMOS晶体管和利用与上述DMOS晶体管相同的电源电压的器件元件的工序。