TWI382538B - 金屬氧化物半導體電晶體結構 - Google Patents

金屬氧化物半導體電晶體結構 Download PDF

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Description

金屬氧化物半導體電晶體結構
本發明有關於一種高電壓結構，特別有關於一種高電壓金屬氧化物半導體(High Voltage Metal Oxide Semiconductor,HVMOS)電晶體結構。
高電壓MOS是應用於高電壓下的金屬氧化物(MOS)裝置，其中的高電壓可能比提供給I/O電路的電壓還要高。HVMOS裝置可用作開關並被廣泛應用於聲頻輸出驅動器(audio output driver)、CPU電源供應器(power supply)、電力管理系統(power management system)、AC/DC變換器(converter)、LCD或等離子電視驅動器(plasma television driver)、汽車電子零件(automobile electronic component)、PC周邊裝置(peripheral device)、小型直流電動機控制器(DC motor controller)以及其他消費電子裝置。
第1圖為傳統高電壓NMOS裝置的剖視示意圖。如第1圖所示，高電壓NMOS裝置101包括閘極210，閘極210覆蓋一P型矽基底(substrate)100的部分區域，還包括形成於P型矽基底100中的深N型井(Deep N Well,DNW)110、形成於P型矽基底100中並接近於閘極210的第一邊緣(edge)210a且與第一濃度(concentration)的N型摻雜劑(dopant)摻雜的NW(N型井)120、與第一濃度的P型摻雜劑摻雜的通道區(channel region)130(位於與NW120相鄰的部分閘極210的下面)、形成於NW120的第一部分中的淺溝槽隔離(Shallow Trench Isolation,STI)區160、以及位於NW120的第二部分與閘極210的第一邊緣210a遠端的N+ 分接頭(tap)區150。N型源區155包括N+ 區155a與形成於PW(P型井)140中的輕摻雜N型區155b，其中PW140接近於與閘極210的第一邊緣210a相對的第二邊緣210b。
N+ 分接頭區150形成於STI區160與STI區162之間。N+ 分接頭區150並不是自對準於閘極210，而是與閘極210間有一距離D。上面所描述的高電壓NMOS裝置101利用STI區160降低汲極電壓(drain voltage)並產生高汲極持續電壓。此外，上面所描述的高電壓NMOS裝置101可利用井離子植入法(well implant)形成汲極端子(terminal)。
然而，因為DNW110與P型基底100之間的接面(junction)會被開啟(turn on)而導致泄漏，所以當汲極具有負偏壓(negatively biased)時，上面所描述的高電壓NMOS裝置101無法工作。在某些情況下需要一高電壓NMOS裝置，且汲極端子可以為負偏壓。
為了解決上述問題，本發明提供一種高電壓MOS電晶體結構。
一種MOS電晶體結構，包括：一閘極，覆蓋一半導體基底的一有效區域，其中半導體基底具有第二導電型之摻雜；一汲極摻雜區，為一第一導電型，位於半導體基底中，與所述閘極的一邊緣之間具有一距離；一第一輕摻雜區，為所述第一導電型，位於所述閘極與所述汲極摻雜區之間；一源極摻雜區，為所述第一導電型，位於所述第二導電型的一第一離子井中；以及一第二輕摻雜區，為所述第一導電型，位於所述閘極與所述源極摻雜區之間。
一種MOS電晶體結構，包括：一閘極，覆蓋一半導體基底的一有效區域，其中半導體基底具有第二導電型之摻雜；一汲極結構，為一第一導電型，位於半導體基底中，並位於所述閘極的一側，其中，所述汲極結構包括與一第二重摻雜區隔開的一第一重摻雜區，所述第二重摻雜區接近於所述閘極；所述汲極結構還包括一第一輕摻雜區置於所述第一重摻雜區與所述第二重摻雜區之間，以及一第二輕摻雜區置於所述閘極與所述第二重摻雜區之間；一源極摻雜區，為所述第一導電型，位於所述閘極另一側的所述第二導電型的一第一離子井中；以及 一第三輕摻雜區，為所述第一導電型，位於所述閘極與所述源極摻雜區之間。
本發明提供的高電壓MOS電晶體可與標準CMOS程序相容，不需要額外成本，可用於大量隔離，降低HCI效應，改進TDDB特性，並可工作於負偏壓。
雖然本發明以較佳實施例揭露如下，然其並非用以限定本發明。在不脫離本發明的精神下，當可做些許更動與潤飾。
根據本發明，HVMOS電晶體的較佳結構的詳細描述如下。已改進的HVMOS電晶體結構用於描述一高電壓NMOS電晶體，但任何熟知技藝者應該了解，通過將導電摻雜劑的極性倒轉可產生高電壓PMOS電晶體。
第2圖為依據本發明的一個實施例的高電壓NMOS電晶體結構示意圖。第3圖為第2圖中沿線I-I’的剖視示意圖。如第2圖和第3圖所示，高電壓NMOS電晶體1形成於有效區域中或被STI區16所包圍的氧化物定義(Oxide Defined,OD)區域18中。高電壓NMOS電晶體1包括覆蓋有效區域18的閘極21。閘極21可為多晶矽、金屬、矽化物或它們的組合。高電壓NMOS電晶體1進一步包括第二離子井(DNW)11， DNW11形成於用於大量隔離(bulk isolation)的P型矽基底10中。值得注意的是，在某些PMOS中可省略DNW11。
在閘極21的一側，將N+ 汲極摻雜區12植入到P型矽基底10的有效區域18中，其中P型矽基底10具有第一濃度的P型摻雜劑。本發明的一個顯著特徵為，N+ 汲極摻雜區(重摻雜區)12不與閘極21的邊緣對準，且與閘極的邊緣之間拉開一段距離L。這樣做可以提高汲極側的電壓降，並且改進閘極21與汲極之間閘極電介質層24的時間相關電介質擊穿(Time Dependent Dielectric Breakdown,TDDB)。N型(第一導電型)輕摻雜區14布置於閘極21的邊緣與N+ 汲極摻雜區12之間。N型輕摻雜區14延伸至側壁墊片(spacer)22a的側下方，側壁墊片22a形成於閘極21的側壁(sidewall)。
在閘極21的另一側，將N+ 源極摻雜區13植入到有效區域18的PW20(第一離子井)中。PW20具有第二濃度的P型(第二導電型)摻雜劑，其中，第二濃度比上述第一濃度高。N+ 源極摻雜區13實質上與閘極21的邊緣對準。在與側壁墊片22a相對的側壁墊片22b下方提供N型輕摻雜區15。由於N+ 汲極摻雜區12形成於P型矽基底10之中，而不是PW(P型井)之中，所以可以降低熱載子注入(Hot Carrier Injection,HCI)效應。
通道區30定義於閘極21下面的N型輕摻雜區14與N型輕摻雜區15之間。從第3圖可看出，通道區30可包括PW20的第一部分30a與P型矽基底10的第二部分30b。相應的，高電壓NMOS電晶體1在通道區30中具有不同P型摻雜濃度。閘極電介質層24(例如二氧化矽)形成於閘極21與通道區30之間。
本發明另一特徵為，閘極21可包括兩個部分：第一部分21a與第二部分21b。閘極21的第一部分21a具有第一濃度的N型摻雜劑，接近於N+ 汲極摻雜區12的第二部分21b具有第二濃度的N型摻雜劑。根據本發明，第二濃度比第一濃度低。
例如，在N+ 源極/汲極離子植入程序中，通過利用源極/汲極阻擋層32遮蔽(mask)閘極21、側壁墊片22a以及部分有效區域18，可同時形成第二部分21b與已延伸N型輕摻雜區14。值得注意的是，部分21a和21b間的邊界與PW20和基底10間的邊界(boundary)可以對準也可以不對準。由於第二部分21b具有一降低的閘極摻雜濃度，所以閘極21與汲極之間的閘極電介質層24的TDDB特性可被顯著改進。
從第3圖可看出，高電壓NMOS電晶體1可工作於以下條件下，例如包括：閘極電壓-2V~0V，源極電壓-4V，汲極電壓-4V，以及基底電壓-4V。本發明的一個密切特徵為，所述高電壓電晶體可工作於負偏壓，而傳統的高電壓電晶體無法工作 於負偏壓。
第4圖為根據本發明另一實施例的高電壓NMOS電晶體結構剖視示意圖，其中，相同數字代表相同區、層或元件。如第4圖所示，高電壓NMOS電晶體1a包括閘極21，閘極21覆蓋STI區16包圍的有效區域，還包括PW20中的N+ 汲極摻雜區12與N+ 源極摻雜區13，以及用於大量隔離的P型矽基底10中的DNW11。
同樣，N+ 汲極摻雜區12與閘極21的邊緣之間拉開一段距離L，用於提高汲極側電壓降並改進TDDB。將N型輕摻雜區14布置於閘極21的邊緣與N+ 汲極摻雜區12之間。N型輕摻雜區14延伸至側壁墊片22a側下方，側壁墊片22a形成於閘極21的側壁上。在與側壁墊片22a相對的側壁墊片22b下方提供N型輕摻雜區15。閘極21可包括兩個部分：第一部分21a與第二部分21b。閘極21的第一部分21a具有第一濃度的N型摻雜劑。接近於N+ 汲極摻雜區12的第二部分21b具有第二濃度的N型摻雜劑。根據本發明，第二濃度比第一濃度低。
第5圖為根據本發明另一實施例的對稱高電壓NMOS電晶體結構剖視示意圖，其中，相同數字代表相同區、層或元件。如第5圖所示，高電壓NMOS電晶體1b包括閘極21，閘極21覆蓋STI區16包圍的有效區域，還包括PW20中的N+ 汲極摻雜區12與N+ 源極摻雜區42以及在用於大量隔離的P型矽 基底10中的DNW11。N+ 汲極摻雜區12與閘極21之間拉開的距離為L1 ，N+ 源極摻雜區42與閘極21之間拉開的距離為L2 。在一個實施例中，距離L1 等於距離L2 。
將N型輕摻雜區14布置於閘極21的邊緣與N+ 汲極摻雜區12之間。N型輕摻雜區14延伸至側壁墊片22a的側下方。將N型輕摻雜區44布置於閘極21的另一邊緣與N+ 源極摻雜區42之間。N型輕摻雜區44延伸至與側壁墊片22a相對的側壁墊片22b的側下方。
閘極21可包括三部分：第一部分21a、第二部分21b以及第三部分21c。第一部分21a夾在第二部分21b與第三部分21c中間。閘極21的第一部分21a具有第一濃度的N型摻雜劑。接近於N+ 汲極摻雜區12的第二部分21b具有第二濃度的N型摻雜劑。接近於N+ 源極摻雜區42的第三部分21c具有第三濃度的N型摻雜劑。根據本發明，第一濃度比第二濃度或第三濃度高。在一個實施例中，第二濃度實質上與第三濃度相等。
第6圖為根據本發明另一實施例的高電壓NMOS電晶體結構剖視示意圖，其中，相同數字代表相同區、層或元件。如第6圖所示，高電壓NMOS電晶體1c包括閘極21，閘極21覆蓋STI區16包圍的有效區域，還包括在PW20中接近於墊片22b的N+ 源極摻雜區13、在墊片22b下方的N型輕摻雜區15以及在用於大量隔離的P型矽基底10之中的DNW11。
高電壓NMOS電晶體1c在PW20之中進一步包括汲極結構50。汲極結構50接近於墊片22a，並包括與第二N+ 摻雜區54隔開的第一N+ 摻雜區52，其中第二N+ 摻雜區54接近於所述閘極21。汲極結構50進一步包括置於第一N+ 摻雜區52與第二N+ 摻雜區54之間的第一N型輕摻雜區62，以及布置於墊片22a下方的第二N型輕摻雜區64。舉例來說，為形成汲極結構50與N+ 源極摻雜區13，在N+ 源極/汲極離子植入程序中，可將源極/汲極阻擋層置於第一N型輕摻雜區62之上，否則將與閘極21以及墊片22a與22b自對準。獨特的汲極結構50可提高串聯電阻，且可改進TDDB的特性。
第7圖為根據本發明另一實施例的對稱高電壓NMOS電晶體結構剖視示意圖，其中，相同數宇代表相同區、層或元件。如第7圖所示，高電壓NMOS電晶體1d包括閘極21，閘極21覆蓋STI區16包圍有效區域，還包括在PW20中的汲極結構50與源極結構70以及在用於大量隔離的P型矽基底10之中的DNW11。高電壓NMOS電晶體1d的汲極結構50可與第6圖中所述結構相同。
同樣，汲極結構50接近於墊片22a，並包括與第二N+ 摻雜區54隔開的第一N+ 摻雜區52，其中第二N+ 摻雜區54接近於所述閘極21。汲極結構50進一步包括置於第一N+ 摻雜區52與第二N+ 摻雜區54之間的第一N型輕摻雜區62，以及布置於墊片22a下方的第二N型輕摻雜區64。源極結構70可為汲極結構50的鏡像。源極結構70接近於墊片22b，並包括與第二N+ 摻雜區74隔開的第一N+ 摻雜區72，其中第二N+ 摻雜區74接近於所述閘極21。源極結構70進一步包括置於第一N+ 摻雜區72與第二N+ 摻雜區74之間的第一N型輕摻雜區82，以及布置於墊片22b下方的第二N型輕摻雜區84。
第8圖為根據本發明另一實施例的非對稱高電壓NMOS電晶體結構剖視示意圖，其中，相同數字代表相同區、層或元件。如第8圖所示，高電壓NMOS電晶體1e包括閘極21，閘極21覆蓋STI區16包圍有效區域，還包括在P型矽基底10之中的汲極結構50以及在用於大量隔離的P型矽基底10之中的DNW11。除了汲極結構50不形成於PW20之中以外，高電壓NMOS電晶體1e的汲極結構50實質上與第6圖中所述相同。在閘極21的另一側(與汲極結構50相對)，在PW20中提供N+ 源極摻雜區42。N+ 源極摻雜區42與閘極21的邊緣之間拉開一段距離L2 。將N型輕摻雜區44布置於閘極21的邊緣與N+ 源極摻雜區42之間。N型輕摻雜區44延伸至與側壁墊片22a相對的側壁墊片22b的側下方。
閘極21可包括兩個部分：第一部分21a與第二部分21b。閘極21的第一部分21a具有第一濃度的N型摻雜劑。接近於N+ 源極摻雜區42的第二部分21b具有第二濃度的N型摻雜劑。根據本發明，第一濃度比第二濃度高。通道區30可包括PW20的第一部分30a與P型矽基底10的第二部分30b。相應的，高電壓NMOS電晶體1e在通道區30中具有不同P型摻雜濃度。
總而言之，本發明高電壓MOS電晶體至少包括以下特徵之一：
(1)本發明高電壓MOS電晶體與標準CMOS程序相容，並且不需要額外成本。
(2)DNW可用於大量隔離。
(3)在某些實施例中，汲極結構形成於固有P型矽基底之中，而源極端子形成於PW之中。通過這樣做，可以降低HCI效應。
(4)可降低閘極/汲極覆蓋區中的閘極摻雜濃度以提高閘極/汲極覆蓋區中閘極氧化物的TDDB。
(5)N+ 汲極摻雜區與閘極的邊緣之間拉開一段距離，可提高汲極側的電壓降並改進TDDB。
(6)在N+ 源極/汲極離子植入程序中應用源極/汲極阻擋層可產生獨特的汲極結構，其中，汲極結構提高串聯電阻並改進TDDB特性。
任何熟知技藝者，在不脫離本發明之精神和範圍內，當可作些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．P型基底
101．．．高電壓NMOS裝置
110．．．DNW
120．．．NW
130．．．通道區
140．．．PW
150．．．N+ 分接頭
155．．．N型源區
155a．．．N+ 區
155b．．．輕摻雜N型區
160．．．STI區
162．．．STI區
210．．．閘極
210a．．．第一邊緣
210b．．．第二邊緣
1a．．．高電壓NMOS電晶體
1b．．．高電壓NMOS電晶體
1c．．．高電壓NMOS電晶體
1d．．．高電壓NMOS電晶體
1e．．．高電壓NMOS電晶體
10．．．P型矽基底
11．．．DNW
12．．．N+ 汲極摻雜區
13．．．N+ 源極摻雜區
14．．．N型輕摻雜區
15．．．N型輕摻雜區
16．．．STI區
18．．．有效區域
20．．．PW
21．．．閘極
21a．．．閘極21的第一部分
21b．．．閘極21的第二部分
21c．．．閘極21的第三部分
22a．．．側壁墊片
22b．．．側壁墊片
24．．．閘極電介質層
30．．．通道區
30a．．．PW20的第一部分
30b．．．P型矽基底10的第二部分
32．．．源極/汲極阻擋層
42．．．N+ 源極摻雜區
44．．．N型輕摻雜區
50．．．汲極結構
52．．．汲極結構50的第一N+ 摻雜區
54．．．汲極結構50的第二N+ 摻雜區
62．．．汲極結構50的第一N型輕摻雜區
64．．．汲極結構50的第二N型輕摻雜區
70．．．源極結構
72．．．源極結構70的第一N+ 摻雜區
74．．．源極結構70的第二N+ 摻雜區
82．．．源極結構70的第一N型輕摻雜區
84．．．源極結構70的第二N型輕摻雜區
第1圖為傳統高電壓NMOS裝置的剖視示意圖。
第2圖為依據本發明的一個實施例的已改進高電壓NMOS電晶體結構示意圖。
第3圖為第2圖中沿線I-I’的剖視示意圖。
第4圖為根據本發明另一實施例的高電壓NMOS電晶體結構剖視示意圖。
第5圖為根據本發明另一實施例的對稱高電壓NMOS電晶體結構剖視示意圖。
第6圖為根據本發明另一實施例的高電壓NMOS電晶體結構剖視示意圖。
第7圖為根據本發明另一實施例的對稱高電壓NMOS電晶體結構剖視示意圖。
第8圖為根據本發明另一實施例的非對稱高電壓NMOS電晶體結構剖視示意圖。
1．．．高電壓NMOS電晶體
10．．．P型矽基底
11．．．DNW
12．．．N+ 汲極摻雜區
13．．．N+ 源極摻雜區
14．．．N型輕摻雜區
15．．．N型輕摻雜區
16．．．STI區
18．．．有效區域
20．．．PW
21．．．閘極
32．．．源極/汲極阻擋層

Claims (19)

  1. 一種MOS電晶體結構，包括：一閘極，覆蓋一半導體基底的一有效區域，其中所述半導體基底具有一第二導電型之摻雜；一汲極摻雜區，為一第一導電型，位於所述半導體基底中，與所述閘極的一邊緣之間具有一距離；一第一輕摻雜區，為所述第一導電型，位於所述閘極與所述汲極摻雜區之間；一源極摻雜區，為所述第一導電型，位於所述第二導電型的一第一離子井中；以及一第二輕摻雜區，為所述第一導電型，位於所述閘極與所述源極摻雜區之間。
  2. 如申請專利範圍第1項所述之MOS電晶體結構，其中，所述半導體基底為所述第二導電型；所述MOS電晶體結構進一步包括位於用於隔離的所述半導體基底中的所述第一導電型的一第二離子井，其中，所述第一離子井位於所述第二離子井之上。
  3. 如申請專利範圍第1項所述之MOS電晶體結構，其中，一通道區定義為位於所述閘極之下的所述第一與第二輕摻雜區之間。
  4. 如申請專利範圍第3項所述之MOS電晶體結構，其中，所述通道區包括所述第一離子井的一第一部分與所述半導體基底的一第二部分。
  5. 如申請專利範圍第3項所述之MOS電晶體結構，進一步包括位於所述閘極與所述通道區之間的一閘極電介質層。
  6. 如申請專利範圍第1項所述之MOS電晶體結構，其中，所述閘極包括兩部分：一第一部分與一第二部分，其中，所述閘極的所述第一部分具有一第一濃度的摻雜劑，接近於所述汲極摻雜區的所述第二部分具有一第二濃度的摻雜劑。
  7. 如申請專利範圍第6項所述之MOS電晶體結構，其中，所述第二濃度比所述第一濃度低。
  8. 如申請專利範圍第2項所述之MOS電晶體結構，所述汲極摻雜區形成於所述半導體基底中，位於所述第二離子井之上。
  9. 如申請專利範圍第1項所述之MOS電晶體結構，其中，所述源極摻雜區與所述汲極摻雜區都形成於所述第一離子井中。
  10. 如申請專利範圍第1項所述之MOS電晶體結構，其 中，一淺溝槽隔離區包圍所述有效區域。
  11. 如申請專利範圍第1項所述之MOS電晶體結構，其中，所述閘極包括一側壁墊片。
  12. 一種MOS電晶體結構，包括：一閘極，覆蓋一半導體基底的一有效區域，其中所述半導體具有一第二導電型之摻雜；一汲極結構，為一第一導電型，位於所述半導體基底中，並位於所述閘極的一側，其中，所述汲極結構包括與一第二重摻雜區隔開的一第一重摻雜區，所述第二重摻雜區接近於所述閘極；所述汲極結構還包括一第一輕摻雜區置於所述第一重摻雜區與所述第二重摻雜區之間，以及一第二輕摻雜區置於所述閘極與所述第二重摻雜區之間；一源極摻雜區，為所述第一導電型，位於所述閘極另一側的所述第二導電型的一第一離子井中；以及一第三輕摻雜區，為所述第一導電型，位於所述閘極與所述源極摻雜區之間。
  13. 如申請專利範圍第12項所述之MOS電晶體結構，其中，所述半導體基底為所述第二導電型；所述MOS電晶體結構進一步包括位於用於大量隔離的所述半導體基底中的所述第一導電型的一第二離子井，其中，所述第一離子井位於所述第二離子井之上。
  14. 如申請專利範圍第12項所述之MOS電晶體結構，其中，所述汲極結構不形成於所述第一離子井中。
  15. 如申請專利範圍第12項所述之MOS電晶體結構，其中，所述汲極結構、所述源極摻雜區以及所述第三輕摻雜區形成於所述第一離子井中。
  16. 如申請專利範圍第12項所述之MOS電晶體結構，其中，所述閘極包括兩部分：一第一部分與一第二部分，其中，所述閘極的所述第一部分具有一第一濃度的摻雜劑，接近於所述汲極摻雜區的所述第二部分具有一第二濃度的摻雜劑。
  17. 如申請專利範圍第16項所述之MOS電晶體結構，其中，所述第二濃度比所述第一濃度低。
  18. 如申請專利範圍第12項所述之MOS電晶體結構，其中，一淺溝槽隔離區包圍所述有效區域。
  19. 如申請專利範圍第12項所述之MOS電晶體結構，其中，所述閘極包括一側壁墊片。
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