KR100776142B1 - 반도체 소자 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 브레이크다운 전압(breakdown voltage)을 향상시키도록 한 반도체 소자에 관한 것이다.
본 발명에 따른 반도체 소자는 제 1 도전형 실리콘 기판내에 형성되는 제 2 도전형의 매몰층; 상기 실리콘 기판의 소정영역에 형성되는 제 1 도전형 제 1 웰 영역; 상기 제 1 웰 영역의 표면내에 일정한 간격을 갖고 형성되는 제 1 도전형 제 2 웰 영역; 상기 제 2 웰 영역 사이의 제 1 웰 영역의 표면내에 형성되는 제 2 도전형 제 3 웰 영역; 상기 제 3 웰 영역의 표면에 형성되는 소오스 영역; 상기 제 2 웰 영역의 표면에 형성되는 드레인 영역; 상기 소오스 영역와 드레인 영역 사이에 형성되는 게이트 전극; 상기 드레인 영역과 숏트되고 상기 제 1 웰 영역의 표면에 형성되는 더미 웰 영역; 및 상기 제 1 웰 영역을 제외한 상기 실리콘 기판 표면에 형성되는 제 1 도전형의 제 4 웰 영역이 포함되어 구성되는 것을 특징으로 한다.
LDMOS, 숏트, 드레인 영역, 브레이크다운
Description
도 1 및 도 2는 종래 기술의 LDMOS 반도체 소자를 나타낸 단면도.
도 3은 본 발명에 의한 LDMOS 반도체 소자를 나타낸 단면도.
본 발명은 반도체 소자에 관한 것으로, 특히 브레이크다운 전압(breakdown voltage)을 향상시키도록 한 반도체 소자에 관한 것이다.
일반적으로 전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다.
이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크다운 전압을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크다운 전압이 고전압보다 커야 한다.
상기 고전압 반도체 소자중 고전압용 MOS인 LDMOS(lateral diffused MOS)는 채널영역과 드레인 전극이 드리프트 영역(drift region)을 두고 분리되어 게이트 전극에 의하여 제어되어 고전압에 적합한 구조를 갖는다.
도 1 및 도 2는 종래 기술의 LDMOS 반도체 소자를 나타낸 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 p형의 실리콘 기판(10)의 소자 격리 영역에 형성되는 소자 격리막(11)과, 상기 실리콘 기판(10)내에 소정 깊이로 n형의 매몰층(12)과, 상기 매몰층(12)이 형성된 실리콘 기판(10)의 표면내에 소정 깊이로 형성되는 제 1 n-웰 영역(13)과, 상기 소자 격리막(11) 사이의 제 1 n-웰 영역(13)이 형성된 실리콘 기판(10)의 표면내에 형성되는 제 2 n-웰 영역(14) 및 제 1 p-웰 영역(15)과, 상기 제 1 n-웰 영역(14)을 제외한 상기 실리콘 기판(10) 표면내의 소정영역에 형성되는 제 2 p-웰 영역(16)과, 상기 제 2 p-웰 영역(16)에 오버랩(overlap)되어 상기 실리콘 기판(10)의 표면내에 형성되는 n형의 더미 웰 영역(17)과, 상기 제 1 p-웰 영역(15)이 형성된 실리콘 기판(10)과 소자 격리막(11)상에 각각 오버랩되어 형성되는 게이트 전극(18)과, 상기 게이트 전극(18) 사이의 제 1 p-웰 영역(15)에 형성되는 소오스 영역(19)과, 상기 제 2 n-웰 영역(14)의 표면내에 형성되는 드레인 영역(20)과, 상기 게이트 전극(18)의 양측면에 형성되는 절연막 측벽(21)이 포함되어 구성된다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자는 제 2 p-웰 영역(16)에 오버랩되어 형성되는 더미 웰 영역(17)이 제 2 p-웰 영역(16)과 p-n 정션(junction)으로 브레이크다운을 발생시켜 LDMOS의 브레이크다운을 제한하는 원인 이 되고 있다.
이는 도 2에서와 같이, 상기 더미 웰 영역(17)을 드레인 영역(20)이 형성된 제 2 n-웰 영역(14) 사이에 정션 브레이크다운이 발생하지 않도록 거리를 넓혀도 문제가 생긴다.
즉, 더미 웰 영역(17)이 드레인 영역(20)이 형성된 제 2 n-웰 영역(14)과 거리가 넓혀질수록 LDMOS의 브레이크다운 전압이 변하기 때문이다.
본 발명은 드레인 영역과 더미 웰 영역을 숏트(short)시켜 브레이크다운 전압을 향상시키도록 한 반도체 소자를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자는 제 1 도전형 실리콘 기판내에 형성되는 제 2 도전형의 매몰층; 상기 실리콘 기판의 소정영역에 형성되는 제 1 도전형 제 1 웰 영역; 상기 제 1 웰 영역의 표면내에 일정한 간격을 갖고 형성되는 제 1 도전형 제 2 웰 영역; 상기 제 2 웰 영역 사이의 제 1 웰 영역의 표면내에 형성되는 제 2 도전형 제 3 웰 영역; 상기 제 3 웰 영역의 표면에 형성되는 소오스 영역; 상기 제 2 웰 영역의 표면에 형성되는 드레인 영역; 상기 소오스 영역와 드레인 영역 사이에 형성되는 게이트 전극; 상기 드레인 영역과 숏트되고 상기 제 1 웰 영역의 표면에 형성되는 더미 웰 영역; 및 상기 제 1 웰 영역을 제외한 상기 실리콘 기판 표면에 형성되는 제 1 도전형의 제 4 웰 영역이 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자를 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 LDMOS 반도체 소자를 나타낸 단면도이다.
도 3에 도시한 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 p형의 실리콘 기판(100)의 소자 격리 영역에 형성되는 소자 격리막(101)과, 상기 실리콘 기판(100)내에 소정 깊이로 n형의 매몰층(102)과, 상기 매몰층(102)이 형성된 실리콘 기판(100)의 표면내에 소정 깊이로 형성되는 제 1 n-웰 영역(103)과, 상기 소자 격리막(101) 사이의 제 1 n-웰 영역(103)이 형성된 실리콘 기판(100)의 표면내에 형성되는 제 2 n-웰 영역(104) 및 제 1 p-웰 영역(105)과, 상기 제 1 n-웰 영역(103)을 제외한 상기 실리콘 기판(100) 표면내의 소정영역에 형성되는 제 2 p-웰 영역(106)과, 상기 제 2 n-웰 영역(104)이 형성된 제 1 n-웰 영역(102)의 표면내에 형성 n형의 더미 웰 영역(107)과, 상기 제 1 p-웰 영역(105)이 형성된 실리콘 기판(100)과 소자 격리막(101)상에 각각 오버랩되어 형성되는 게이트 전극(108)과, 상기 게이트 전극(108) 사이의 제 1 p-웰 영역(105)에 형성되는 소오스 영역(109)과, 상기 제 2 n-웰 영역(104)의 표면내에 형성되는 드레인 영역(110)과, 상기 게이트 전극(108)의 양측면에 형성되는 절연막 측벽(111)이 포함되어 구성된다.
여기서, 상기 제 2 n-웰 영역(104) 표면내에 형성되는 드레인 영역(110)과 상기 더미 웰 영역(107)은 금속배선(120)을 통해 전기적으로 연결되어 있다.
또한, 상기 소오스 영역(109)은 상기 제 1 p-웰 영역(105) 표면내에 LDD(Light Doped Drain) 영역(112)을 포함하여 구성되어 있고, 상기 게이트 전극(108)은 하부에 게이트 절연막(113)을 개재하고 있다.
또한, 상기 제 2 p-웰 영역(106)은 접지단이 연결된다.
따라서, 본 발명의 반도체 소자는 드레인 영역(110)과 더미 웰 영역(107)을 숏트(short)시킴으로써 정션 브레이크다운(junction breakdown)은 제 2 n-웰 영역(104)과 제 2 p-웰 영역(106) 사이에서 발생하여 브레이크다운 전압을 높일 수 있다.
또한, 상기 더미 웰 영역(107)과 제 2 n-웰 영역(104) 사이의 거리를 넓히지 않아도 되기 때문에 LDMOS 소자의 문턱전압의 변화가 없다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자는 다음과 같은 효과가 있다.
첫째, LDMOS의 문턱전압이나 그 밖에 다른 파라메타(parameter)의 변화없어 브레이크다운 전압을 높일 수 있다.
둘째, 코스트(cost)가 소모되는 추가 공정없이 단순히 더미 웰 영역과 드레인 영역을 숏트시켜 브레이크다운 전압을 향상시킬 수 있다.
Claims (2)
- 제 1 도전형 실리콘 기판내에 형성되는 제 2 도전형의 매몰층;상기 실리콘 기판의 소정영역에 형성되는 제 1 도전형 제 1 웰 영역;상기 제 1 웰 영역의 표면내에 일정한 간격을 갖고 형성되는 제 1 도전형 제 2 웰 영역;상기 제 2 웰 영역 사이의 제 1 웰 영역의 표면내에 형성되는 제 2 도전형 제 3 웰 영역;상기 제 3 웰 영역의 표면에 형성되는 소오스 영역;상기 제 2 웰 영역의 표면에 형성되는 드레인 영역;상기 소오스 영역와 드레인 영역 사이에 형성되는 게이트 전극;상기 드레인 영역과 숏트되고 상기 제 1 웰 영역의 표면에 형성되는 더미 웰 영역; 및상기 제 1 웰 영역을 제외한 상기 실리콘 기판 표면에 형성되는 제 1 도전형의 제 4 웰 영역이 포함되어 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 4 웰 영역은 접지단이 연결되는 것을 특징으로 하는 반도체 소자.
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| KR20020043996A (ko) * | 2000-12-05 | 2002-06-14 | Korea Electronics Telecomm | 횡형 트렌치 게이트 디모스 전력소자를 갖는 대전류용전력집적회로 제조방법 |
| KR100628250B1 (ko) | 2005-09-28 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 전력용 반도체 소자 및 그의 제조방법 |
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