KR20120005775A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

저전압 로직 웰을 기반으로 하는 고전압/전력용 반도체 소자가 제시된다. 본 반도체 소자는, 기판, 기판의 표면 상의 제1 위치에 도핑되어 형성된 제1 웰 영역, 기판의 표면 상의 제2 위치에서, 제1 웰 영역과 상이한 타입으로 도핑되어 형성된 제2 웰 영역, 제1 웰 영역 및 제2 웰 영역의 사이에서, 제1 웰 영역과 제2 웰 영역이 혼재하는 중복 영역, 중복 영역의 표면을 걸쳐서 제1 웰 영역 및 제2 웰 영역에 형성된 절연막, 절연막 상에 형성된 게이트 전극, 제1 웰 영역 상측에 형성된 소스 영역, 및 제2 웰 영역 상측에 형성된 드레인 영역을 포함한다. 그리고, 본 반도체 소자는 소자 격리부도 포함할 수 있다. 소자 격리부는 제2 웰 영역 내의 드레인 영역의 일 측에 형성되며, 제2 웰 영역보다 낮은 깊이를 갖는 STI(shallow Trench Isolation)로 형성될 수 있다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR THEREOF}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 저전압 로직 웰을 이용하는 고전압(high voltage)/전력(파워)(power) 소자의 전기적 특성을 향상시킨 반도체 소자 및 그 제조방법에 관한 것이다.
전자 기술의 발달에 힘입어 소형의 다기능 전자기기에 대한 요구가 증가하고 있다. 이에 따라, 시스템 온 칩(System on Chip : Soc) 기술이 도입되고 있다. 시스템 온 칩이란 다른 특성을 갖는 복수 개의 소자가 하나의 칩에 집적되어 하나의 시스템을 구현하는 기술을 의미한다.
이러한 시스템 온 칩에는 고전압에서 동작하는 소자와 저전압에서 동작하는 소자가 병행하여 사용된다. 그러나 종래에는 고전압에서 동작하는 소자에 대한 공정과 저전압에서 동작하는 소자에 대한 공정을 별도로 진행하였다는 점에서, 시스템 온 칩에 대한 공정 과정이 복잡하고, 제조 비용도 높았다.
그리고, 고전압/전력 소자를 형성하는 공정에는 고온·장시간의 열공정이 수행되어야 한다는 점에서, 다른 로직 소자(저전압에서 동작하는 회로에서 사용됨)에 영향을 주는 문제점도 있었다.
최근에는 하나의 공정을 통하여 고전압/전력 소자 및 저전압/로직 소자를 형성하기 위하여, 고전압/전력 소자를 EDMOS(extended drain metal oxide semiconductor) 소자로 구현하고 있다. EDMOS 소자의 고전압 웰(well)을 저전압 소자의 로직 웰(logic well)로 대체하는 연구가 이루어져 왔다.
그러나, 종래의 EDMOS 소자의 경우, 실리콘 표면과 인접한 드리프트(Drift) 영역의 길이가 극히 짧아지면서, 브레이크다운 전압(breakdown voltage)을 높이기 쉽지 않았으며, 전류구동력(current drivability)을 높이기도 쉽지 않았다.
따라서, 본 발명의 목적은, 저전압 로직 웰을 이용하는 고전압 또는 전력 소자의 전기적 특성을 향상시킨 반도체 소자 및 그 제조방법을 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 기판, 상기 기판의 표면 상의 제1 위치에 도핑되어 형성된 제1 웰 영역, 상기 기판의 표면 상의 제2 위치에서, 상기 제1 웰 영역과 상이한 타입으로 도핑되어 형성된 제2 웰 영역, 상기 제1 웰 영역 및 상기 제2 웰 영역의 사이에서, 상기 제1 웰 영역과 상기 제2 웰 영역이 혼재하는 중복 영역, 상기 중복 영역의 표면을 걸쳐서 상기 제1 웰 영역 및 상기 제2 웰 영역에 형성된 절연막, 상기 절연막 상에 형성된 게이트 전극, 상기 제1 웰 영역 상측에 형성된 소스 영역, 및 상기 제2 웰 영역 상측에 형성된 드레인 영역을 포함한다.
이 경우, 상기 중복 영역은, 0.2㎛ 내지 0.7㎛의 폭을 갖는 것이 바람직하다.
한편, 상기 중복 영역은, 상기 제1 웰 영역 및 상기 제2 웰 영역보다 넷(net) 도핑 농도가 낮은 것이 바람직하다.
이 경우, 상기 중복 영역은, 상기 제1 웰 영역과의 경계로부터 상기 제2 웰 영역과의 경계로 갈수록 점차 낮아지는 넷 도핑 농도를 갖는 것이 바람직하다.
한편, 상기 중복 영역은, 상기 기판의 수직 방향으로 상이한 도핑 농도를 가지며 상기 기판의 수평방향으로 도핑 농도 차이에 따라 웰 농도 프로파일이 굴곡진 것이 바람직하다.
한편, 본 반도체 소자는, 상기 소스 영역의 일 측에서, 상기 소스 영역과 동일한 타입으로 도핑되어 형성된 LDD 영역을 더 포함하며,상기 LDD 영역은, 상기 소스 영역보다 낮은 도핑 농도를 가지며, 상기 LDD 영역의 적어도 일부는, 상기 게이트 전극 하부에 위치하는 것이 바람직하다.
한편, 본 반도체 소자는, 상기 드레인 영역의 일 측에 형성된 소자 격리부를 더 포함할 수 있다.
이 경우, 상기 소자 격리부는, 상기 제2 웰 영역보다 낮은 깊이를 갖는 STI(Shallow Trench Isolation)인 것이 바람직하다.
한편, 본 실시 예에 따른 반도체 소자의 제조방법은, 기판 표면을 도핑하여 서로 다른 타입의 제1 웰 영역 및 제2 웰 영역과, 상기 제1 웰 영역 및 상기 제2 웰 영역이 중복되는 중복 영역을 형성하는 단계, 상기 중복 영역의 표면을 걸쳐서 상기 제1 웰 영역 및 상기 제2 웰 영역까지 연결되는 절연막을 형성하는 단계, 상기 절연막 상에 게이트 전극을 형성하는 단계, 및, 이온 주입 공정을 수행하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
이 경우, 상기 제1 웰 영역 및 제2 웰 영역을 형성하는 단계는, 단계적으로 낮은 에너지를 이용하는 이온 주입 공정을 복수회 수행하여 상기 제1 웰 영역 및 상기 제2웰 영역을 형성하는 것이 바람직하다.
한편, 상기 중복 영역은, 0.2㎛ 내지 0.7㎛의 폭을 갖는 것이 바람직하다.
한편, 상기 중복 영역은, 상기 제1 웰 영역 및 상기 제2 웰 영역보다 넷(net) 도핑 농도가 낮은 것이 바람직하다.
이 경우, 상기 중복 영역은, 상기 제1 웰 영역과의 경계로부터 상기 제2 웰 영역과의 경계로 갈수록 점차 낮아지는 넷 도핑 농도를 갖는 것이 바람직하다.
한편, 상기 중복 영역은, 상기 기판의 수직 방향으로 상이한 도핑 농도를 가지며 상기 기판의 수평방향으로 도핑 농도 차이에 따라 웰 농도 프로파일이 굴곡진 것이 바람직하다.
한편, 본 반도체 소자의 제조방법은, 상기 소스 영역의 일 측에서, 상기 소스 영역과 동일한 타입으로 도핑되어 형성된 LDD 영역을 형성하는 단계를 더 포함하고, 상기 LDD 영역은, 상기 소스 영역보다 낮은 도핑 농도를 가지며, 상기 LDD 영역의 적어도 일부는, 상기 게이트 전극 하부에 위치하는 것이 바람직하다.
한편, 본 반도체 소자의 제조방법은, 상기 드레인 영역의 일 측에 소자 격리부를 형성하는 단계를 더 포함할 수 있다.
이 경우, 상기 소자 격리부를 형성하는 단계는, 상기 제2 웰 영역보다 낮은 깊이를 갖는 STI(Shallow Trench Isolation)을 형성하는 것이 바람직하다.
한편, 상기 중복 영역은, 상기 넷 도핑 농도가 감소하는 속도가 서로 다른 두개의 영역이 존재하며, 상기 넷 도핑 농도가 감소하는 속도가 작은 영역의 폭이 상기 넷 도핑 농도가 감소하는 속도가 큰 영역의 폭보다 넓은 것이 바람직하다.
도 1은 본 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도,
도 2 내지 도 6은 다른 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도,
도 7a 내지 도 7h는 본 발명의 제1 실시 예에 따라 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 8 내지 도 9는 본 실시 예에 따른 반도체 소자의 도핑 농도를 나타내는 도면,
도 10a, 도 11a, 도 12a는 제1 실시예에 따른 반도체 소자와 도 10b, 도 11b, 도 12b는 제2 실시예에 다른 반도체 소자 각각의 전기적 특성에 대한 실험값과 시뮬레이션 결과를 나타내는 도면,
도 13a와 도 13b는 각각 VGS = 5 V, VDS = 10 V에서 제1 실시 예에 따른 반도체 소자와 제2 실시 예에 따른 반도체 소자 내의 충돌 이온화율(impact ionization rate) 분포를 나타내는 도면,
도 14a와 도 14b는 각각 VGS = 5 V, VDS = 10 V에서 제1 실시 예에 따른 반도체 소자와 제2 실시 예에 따른 반도체 소자 내의 등전위(equipotential contour) 분포를 나타내는 도면,
도 15는 제1 실시예에 따른 반도체 소자(nEDMOS #2)와 제2 실시예에 따른 반도체 소자(nEDMOS #1)의 전기적 특성을 비교한 표,
도 16a와 도 17a는 LG = 1.25㎛, B = 0.7㎛ 에 대해서 제1 웰 영역(120)의 길이 A의 증가에 따른 제1 실시 예에 따른 반도체 소자(nEDMOS #2)의 BVDSS, Rsp, Idsat 변화를 나타내는 도면, 그리고,
도 16b, 도 17b는 LG = 1.25㎛, B = 1.1㎛ - A 에 대해서 제1 웰 영역(120)의 길이 A의 증가에 따른 제2 실시 예에 따른 반도체 소자(nEDMOS #1)의 BVDSS, Rsp, Idsat 변화를 나타내는 도면이다.
이하에서는 첨부된 도면을 참고하여 본 발명을 보다 상세하게 설명한다.
<제1 실시 예>
도 1은 본 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 1을 참고하면, 반도체 소자(100)는 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), LDD 영역(160), 소자 격리부(171), 중복 영역(180) 및 절연막(190)을 포함한다. 한편, 본 실시 예에 따른 반도체 소자(100)는 EDMOS 소자이다.
기판(110)은 통상의 실리콘 기판이나, 고저항 실리콘 기판 등을 사용할 수 있다.
제1 웰 영역(120)은 기판(110)의 표면상의 제1 위치에 제1 도핑 타입의 도펀트(dopant)가 주입되어 형성되는 저전압 P-웰이다. 구체적으로, 제1 웰 영역(120)은 붕소(Boron), 인듐(Indium)과 같은 p-타입 도펀트(dopant)가 이온 주입을 통하여 형성된 저전압 P-웰이다.
제2 웰 영역(130)은 기판(110)의 표면상의 제2 위치에 제2 도핑 타입의 도펀트(dopant)가 주입되어 형성되는 저전압 N-웰이다. 구체적으로, 제2 웰 영역(130)은 인(phosphorous), 비소(Arsenic)와 같은 n-타입 도펀트(dopant)가 이온 주입을 통하여 형성된 저전압 N-웰이다. 이와 같이 저전압 P-웰 및 N-웰을 이용하는바, 다른 로직 회로를 구현하는 과정에서 고전압/전력 소자를 함께 구현할 수 있다.
도핑 영역(140)은 제1 도핑 타입 또는 제2 도핑 타입으로 도핑된 영역으로, 드레인 영역(141), 소스 영역(142), 기판 영역(143)을 포함할 수 있다. 드레인 영역(141) 및 소스 영역(142)은 제2 웰 영역(130)과 같은 타입의 N-타입의 도펀트(dopant)가 도핑된 영역이며, 기판 영역(143)은 제1 웰 영역(120)과 같은 타입의 P-타입의 도펀트(dopant)가 도핑된 영역이다.
전극(150)은 도핑 영역(140)을 외부 소자와 전기적으로 연결하기 위한 구성으로, 게이트 전극(151), 드레인 전극(152), 소스 전극(153) 및 기판 전극(154)을 포함할 수 있다.
게이트 전극(151)은 절연막(190)의 상부에 위치하며, 외부로부터 전압이 입력되면, 제1 웰 영역(120) 및 제2 웰 영역(130)에 채널을 형성할 수 있다.
드레인 전극(152)은 드레인 영역(141)의 상부에 위치하는 전극이고, 소스 전극(153)은 소스 영역(142)의 상부에 위치하는 전극이며, 기판 전극(154)은 기판 영역(143)의 상부에 위치하는 전극이다.
LDD(Lightly Doped Drain) 영역(160)은 도핑 농도를 국부적으로 줄여서 게이트에 의해 형성되는 전계를 줄이는 N- 영역이다. 구체적으로, LDD 영역(160)은 소스 영역의 일 측으로부터 게이트 전극의 하부까지에 위치하며, 소스 영역(142)의 도핑 농도보다 낮은 농도로 제2 웰 영역(130)과 같은 N-타입의 도펀트(dopant)가 도핑된 영역이다.
소자 격리부(171)는 드레인 영역(141)의 일 측에 형성되는 절연막이다. 구체적으로, 소자 격리부(171)는 제2 웰 영역(130) 내의 드레인 영역(141)의 일 측에 형성되며, 제2 웰 영역(130)보다 낮은 깊이를 갖는 STI(Shallow Trench Isolation)로 형성된다.
중복 영역(180)은 제1 웰 영역(120) 및 제2 웰 영역(130) 사이에서 추가 마스크(mask) 사용 없이 중복적으로 도핑되어 형성된 영역이다. 구체적으로, 중복 영역(180)은 붕소(Boron), 인듐(Indium)과 같은 p-타입의 도펀트(dopant)와 인(phosphorous), 비소(Arsenic)와 같은 n-타입의 도펀트(dopant)가 중복하여 이온 주입된 영역이다.
이와 같이 중복 영역(180)은 p-타입의 도펀트와 n-타입의 도펀트가 중복하여 이온 주입되어 형성되는바, 도 9에 도시된 바와 같이 제1 웰 영역(120) 및 제2 웰 영역(130)보다 넷(net) 도핑 농도가 낮다. 구체적으로, 중복 영역(180)은 제1 웰 영역(120)과의 경계로부터 제2 웰 영역(130)과의 경계로 갈수록 점차 낮아지는 넷 도핑 농도를 갖는다. 그리고, 중복 영역(180)은 도 8에 도시된 바와 같이 수직 방향으로 상이한 도핑 농도를 갖게 된다.
이러한 중복 영역(180)은 게이트(gate) 길이 LG = 1.25 ㎛ nEDMOS 설계를 위하여 0.2㎛ 내지 0.7㎛ 폭을 가질 수 있다. 게이트 길이가 증가함에 따라서 중복 영역의 최대 길이도 증가한다. 구체적으로, 도 1에 도시된 A, B, C, D는 소자설계 파라미터로, A는 게이트 왼쪽 끝단에서 제1 웰 영역의 오른쪽 끝단까지의 거리, B는 제2 웰 영역(130)의 왼쪽 끝단에서 소자 격리부(171)의 외쪽 끝단까지의 거리, C는 소자 격리부(171)의 왼쪽 끝단에서 게이트의 오른쪽 끝단까지의 거리, D는 게이트 오른쪽 끝단에서 소자 격리부의 오른쪽 끝단까지의 거리이다.
그리고, Lg는 게이트 길이로, Lov는 제1 웰 영역(120)과 제2 웰 영역(130)이 겹치는 영역, 즉, 중복 영역(180)의 폭을 말한다. 그러므로 Lg=A+B+C-Lov 라고 할 수 있다. 본 실시 예에 따른 반도체 소자가 0.18㎛ 공정으로 제작되는 경우, A 및 B는 0.7㎛ 내지 1.2㎛ 범위를 갖도록 형성할 수 있으며, C 및 D 는 0.15 ㎛±10%을 길이를 갖도록 할 수 있는바, 중복 영역(180)은 0.2㎛ 내지 0.7㎛ 폭을 갖도록 형성될 수 있다.
절연막(190)은 게이트 전극(151)과 기판(110) 사이를 절연한다. 구체적으로, 절연막(190)은 기판(110)의 제1 웰 영역(120) 및 제2 웰 영역(130) 상부의 위치에 산화막 또는 질화막 등으로 형성될 수 있다.
이상과 같이 본 실시 예에 따른 반도체 소자(100)는 제1 웰 영역과 제2 웰 영역을 중복 시킴으로써 낮은 도핑 레벨(doping level)을 갖는 중복 영역(180)을 포함하는바, EDMOS의 전기적 특성(device performance, leakage current, breakdown voltages, specific on-resistance)이 향상될 수 있다.
그리고, 본 실시 예에 따른 반도체 소자(100)는 드레인 영역에 인접하게 배치되는 소자 격리부(171)를 포함하는바, EDMOS의 BVDSS(breakdown voltage at VGS = 0V)와 BVDSN (breakdown voltage at VGS = 5V)가 향상될 수 있다. 그리고, 본 실시 예에 따른 반도체 소자(100)는 소스 영역 옆에 형성되는 LDD 영역(160)을 포함하는바, 전류구동력(current drivability)이 향상될 수 있으며, 전도성(transconductance(gm))을 증가시킬 수 있다.
도 1을 설명함에 있어서, 소스 영역(142) 및 제1 웰 영역(120)을 반도체 소자(100)의 좌측에 형성하고, 드레인 영역(141) 및 제2 웰 영역(130)을 반도체 소자의 우측에 형성하는 실시 예에 대해서만 설명하였으나, 구현시에 그 위치는 변경될 수 있다. 그리고, 도 1에는 기판 영역(143) 및 기판 전극(154)을 포함하는 것으로 설명하였으나, 구현시에는 이를 제외하는 형태로도 반도체 소자를 구현할 수 있다.
그리고, 도 1을 설명함에 있어서, 반도체 소자(100)는 중복 영역(180)을 포함하는 것으로 설명하였으나, 구현시에는 이하의 제2 실시 예, 제3 실시 예와 같이 중복 영역(180)을 제외하는 형태로도 반도체 소자를 구현할 수도 있다.
그리고, 도 1을 설명함에 있어서, 반도체 소자(100)는 LDD 영역(160)을 포함하는 것으로 설명하였으나, 구현시에는 이하의 제4 실시 예, 제5 실시 예와 같이 LDD 영역(160)을 생략하는 형태로 반도체 소자를 구현할 수도 있다.
그리고, 도 1을 설명함에 있어서, 반도체 소자(100)는 소자 격리부(171)를 포함하는 것으로 설명하였으나, 구현시에는 이하의 제3 실시 예, 제4 실시 예 및 제 6 실시 예와 같이 소자 격리부(171)를 생략하는 형태로 반도체 소자를 구현할 수도 있다.
<제2 실시 예>
도 2는 제2 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 2를 참고하면, 반도체 소자(100')는 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), LDD 영역(160), 소자 격리부(171) 및 절연막(190)을 포함한다. 여기서 반도체 소자(100')는 EDMOS 소자이다.
제2 실시예에 따른 반도체 소자(100')는 앞서 설명한 제1 실시예에 따른 반도체 소자(100)와 비교하였을 때, 중복 영역(180)이 생략된 형태를 갖는다. 중복 영역(180) 이외의 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), LDD 영역(160), 소자 격리부(171) 및 절연막(190)의 구조 및 동작에 대해서는 앞서 설명하였는바, 구체적인 설명은 생략한다.
이상과 같이 제2 실시 예에 따른 반도체 소자(100')는 소스 영역 옆에 형성되는 LDD 영역(160)을 포함하는바, 전류구동력(current drivability)이 향상될 수 있다. 그리고, 드레인 영역에 인접하게 배치되는 소자 격리부(171)를 포함하는바, EDMOS의 BVDSS(breakdown voltage at VGS = 0V)와 BVDSN (breakdown voltage at VGS = 5V)가 향상될 수 있다.
<제3 실시 예>
도 3은 제3 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 3을 참고하면, 반도체 소자(100'')는 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), LDD 영역(160), 및 절연막(190)을 포함한다. 여기서 반도체 소자(100')는 EDMOS 소자이다.
제3 실시예에 따른 반도체 소자(100'')는 앞서 설명한 제1 실시예에 따른 반도체 소자(100)와 비교하였을 때, 중복 영역(180) 및 소자 격리부(171)가 생략된 형태를 갖는다. 중복 영역(180) 및 절연막(190) 이외의 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), LDD 영역(160) 및 절연막(190)의 구조 및 동작에 대해서는 앞서 설명하였는바, 구체적인 설명은 생략한다.
이상과 같이 제3 실시 예에 따른 반도체 소자(100'')는 소스 영역 옆에 형성되는 LDD 영역(160)을 포함하는바, 전류구동력(current drivability)이 향상될 수 있다.
<제4 실시 예>
도 4는 제4 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 4를 참고하면, 반도체 소자(100')는 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), 중복 영역(180) 및 절연막(190)을 포함한다. 여기서 반도체 소자(100')는 EDMOS 소자이다.
제4 실시예에 따른 반도체 소자(100''')는 앞서 설명한 제1 실시예에 따른 반도체 소자(100)와 비교하였을 때, LDD 영역(160) 및 소자 격리부(171)가 생략된 형태를 갖는다. LDD 영역(160) 및 소자 격리부(171) 이외의 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), 중복 영역(180) 및 절연막(190)의 구조 및 동작에 대해서는 앞서 설명하였는바, 구체적인 설명은 생략한다.
이상과 같이 제4 실시 예에 따른 반도체 소자(100''')는 제1 웰 영역과 제2 웰 영역을 중복시킴으로써 낮은 도핑 레벨(doping level)을 갖는 중복 영역(180)을 포함하는바, EDMOS의 전기적 특성(device performance, leakage current, breakdown voltages, specific on-resistance)이 향상될 수 있다.
<제5 실시 예>
도 5는 제5 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 5를 참고하면, 반도체 소자(100')는 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), 소자 격리부(171), 중복 영역(180) 및 절연막(190)을 포함한다. 여기서 반도체 소자(100')는 EDMOS 소자이다.
제5 실시예에 따른 반도체 소자(100'''')는 앞서 설명한 제1 실시예에 따른 반도체 소자(100)와 비교하였을 때, LDD 영역(160)이 생략된 형태를 갖는다. LDD 영역(160) 및 소자 격리부(171) 이외의 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), 중복 영역(180), 소자 격리부(171) 및 절연막(190)의 구조 및 동작에 대해서는 앞서 설명하였는바, 구체적인 설명은 생략한다.
이상과 같이 제5 실시 예에 따른 반도체 소자(100'''')는 제1 웰 영역과 제2 웰 영역을 중복시킴으로써 낮은 도핑 레벨(doping level)을 갖는 중복 영역(180)을 포함하는바, EDMOS의 전기적 특성(device performance, leakage current, breakdown voltages, specific on-resistance)이 향상될 수 있다. 그리고, 드레인 영역에 인접하게 배치되는 소자 격리부(172)를 포함하는바, EDMOS의 isolation breakdown voltage가 향상될 수 있다.
<제6 실시 예>
도 6은 제6 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 6을 참고하면, 반도체 소자(100')는 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), LDD 영역(160), 중복 영역(180), 및 절연막(190)을 포함한다. 여기서 반도체 소자(100')는 EDMOS 소자이다.
제6 실시예에 따른 반도체 소자(100''''')는 앞서 설명한 제1 실시예에 따른 반도체 소자(100)와 비교하였을 때, 소자 격리부(171)가 생략된 형태를 갖는다. 소자 격리부(171) 이외의 기판(110), 제1 웰 영역(120), 제2 웰 영역(130), 도핑 영역(140), 전극(150), LDD 영역(160), 중복 영역(180) 및 절연막(190)의 구조 및 동작에 대해서는 앞서 설명하였는바, 구체적인 설명은 생략한다.
이상과 같이 제6 실시 예에 따른 반도체 소자(100''''')는 제1 웰 영역과 제2 웰 영역을 중복시킴으로써 낮은 도핑 레벨(doping level)을 갖는 중복 영역(180)을 포함하는바, EDMOS의 전기적 특성(device performance, leakage current, breakdown voltages, specific on-resistance)이 향상될 수 있다. 그리고, 드레인 영역에 인접하게 배치되는 소자 격리부(171)를 포함하는바, EDMOS의 BVDSS(breakdown voltage at VGS = 0V)와 BVDSN (breakdown voltage at VGS = 5V)가 향상될 수 있다. 그리고, 소스 영역 옆에 형성되는 LDD 영역(160)을 포함하는바, 전류구동력(current drivability)이 향상될 수 있다.
도 7a 내지 도 7h는 본 발명의 일 실시 예에 따라 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 7a를 참고하면, 기판(110)을 마련한다. 기판(110)은 통상의 실리콘 기판이나, P-타입이 기본적으로 도핑된 P-기판(Substrate)일 수 있다.
다음 공정으로, 도 7b에 도시된 바와 같이, 소자 격리부(171)를 형성한다. 구체적으로, 드레인 영역이 형성될 영역의 일 측에 제2 웰 영역보다 낮은 깊이를 갖는 STI를 형성할 수 있다. 한편, 구현시에 이 단계에서 다른 소자 격리부(172, 173, 174)만을 형성하고, 소자 격리부(171)를 형성하지 않음으로써, 상술한 실시 예 3, 실시 예 4, 실시 예 6과 같은 반도체 소자를 제작할 수도 있다.
그리고, 도 7c에 도시된 바와 같이, 서로 다른 타입의 제1 웰 영역(120), 제2 웰 영역(130)과 제1 웰 영역 및 제2 웰 영역이 중복되는 중복 영역(180)을 형성할 수 있다. 구체적으로, 각각의 웰 영역별로, 단계적으로 낮은 에너지를 이용하는 이온 주입 공정을 복수 회 수행하여, 제1 웰 영역(120) 및 제2 웰 영역(130)을 형성할 수 있다.
보다 구체적으로, 제1 웰 영역을 형성하는 공정은, 3단계의 이온 주입 공정을 통해 수행될 수 있다. 예를 들어, 1차 이온 주입 공정에서, 붕소(Boron)를 120 KeV 내지 200KeV, 1E12 내지 1E14 조건으로 이온 주입하고, 2차 이온 주입 공정에서, 붕소(Boron)를 5 KeV 내지 45 KeV, 1E11 내지 1E13 조건으로 이온 주입하고, 3차 이온 주입 공정에서 인듐(Indium)을 150KeV 내지 190KeV, 1E11 내지 1E13 조건으로 이온 주입할 수 있다.
그리고, 제2 웰 영역을 형성하는 공정 역시, 3단계의 이온 주입 공정을 통해 수행될 수 있다. 구체적으로, 1차 이온 주입 공정으로, 인(phosphorous)을 400KeV 내지 500KeV, 1E12 내지 1E14 조건으로 이온 주입하고, 2차 이온 주입 공정으로, 인(phosphorous)을 120KeV 내지 160 KeV, 1E11 내지 1E13 조건으로 이온 주입하고, 3차 이온 주입 공정으로 비소(Arsenic)를 110 내지 150KeV, 1E11 내지 1E13 조건으로 이온 주입할 수 있다.
한편, 중복 영역(180)은 제1 웰 영역을 형성하는 공정에서 사용하는 마스크와 제2 웰 영역을 형성하는 공정에서 사용하는 마스크의 위치를 중복시킴으로써 형성할 수 있다. 반대로, 제1 웰 영역 및 제2 웰 영역을 형성하는 과정에서 제1 웰 영역과 제2 웰 영역을 상호 중복되지 않게 하면, 상술한 실시 예 2, 실시 예 3과 같은 반도체 소자를 제작할 수 있다. 웰 영역을 형성하기 위한 이온 주입 공정 후에는 주입된 이온들의 활성화(activation) 또는 확산(diffusion)을 위한 어닐링(annealing) 공정이 수행될 수 있다. 구체적으로, 이온 주입된 도펀트(dopants)들에 대한 활성화(activation) 또는 확산(diffusion)을 수행하기 위하여, 900℃ 내지 1100℃, 1초 내지 20초 조건으로 어닐링을 수행할 수 있다.
한편, 본 실시 예에서는 소자 격리부(171)를 형성한 이후에 웰 영역(120, 130, 180)을 형성하는 실시예에 대해서만 설명하였지만, 웰 영역을 형성한 이후에 소자 격리부(171)를 형성하는 형태로도 구현될 수 있다.
그런 다음, 도 7d에 도시된 바와 같이, 절연막(190)을 형성한다. 구체적으로, 중복 영역(180)의 표면을 걸쳐서 제1 웰 영역(120), 제2 웰 영역(130)까지 연결되는 절연막을 형성할 수 있다. 이때 형성되는 절연막은 125Å의 두께를 가지는 산화막 또는 질화막일 수 있다.
그리고 나서, 도 7e에 도시된 바와 같이, 절연막 상부에 게이트 전극(151)을 형성할 수 있다.
그런 다음, 도 7f에 도시된 바와 같이, LDD 영역(160)을 형성할 수 있다. 구체적으로, 제1 웰 영역(120) 내에서 게이트 전극(151)의 하부에 N- 영역을 형성하기 위한 이온 주입 공정을 수행할 수 있다. 여기서 LDD 영역(160)은 소스 영역과 동일한 도핑 타입을 제1 웰 영역(120) 내의 게이트 전극(151)의 하부에 이온 주입하여 형성된 공정이다. LDD 영역 형성을 위한 이온 주입 공정 후에는 주입된 이온들의 활성화(activation) 또는 확산(diffusion)을 위한 어닐링 공정이 수행될 수 있다.
한편, 구현시에 이와 같은 공정을 생략함으로써, 상술한 실시 예 4 또는 5와 같은 반도체 소자를 제작할 수도 있다.
다음으로, 도 7g, 도 7h에 도시된 바와 같이, 드레인 영역(141), 소스 영역(142) 및 기판 영역(143)을 형성하기 위한 이온 주입 공정을 수행할 수 있다. 그리고, 드레인 영역(141), 소스 영역(142), 기판 영역(143)을 형성하기 위한 이온 주입 후에는 주입된 이온들의 활성화(activation) 또는 확산(diffusion)을 위한 어닐링 공정이 수행될 수 있다.
그리고 나서, 반도체 소자 즉, EDMOS를 형성하기 위한 후속 공정인, 전극 형성 및 스페이서(Spacer) 에칭 등을 진행하여, 도 1 내지 도 6에 도시된 바와 같은 반도체 소자를 형성할 수 있다.
도 8은 본 실시 예에 따른 반도체 소자의 도핑 농도를 나타내는 도면이다.
구체적으로, 도 8a는 제1 실시예에 따른 반도체 소자의 도핑 윤각을 나타내는 도면으로, 도 8a를 참고하면, 제1 웰 영역(PW)과 제2 웰 영역(NW)의 경계면이 매우 꺾이어 있는 것을 확인할 수 있다. 즉, 중복 영역(180)은 기판의 수직 방향으로 상이한 도핑 농도를 갖는 것을 확인할 수 있다. 이것은 제1 웰 영역(PW)과 제2 웰 영역(NW)이 중복됨으로써 도핑 농도가 많고 적음에 따라 한쪽 방향으로 들어가거나 나오게 된 것이다.
예를 들어 산화막(190)의 바로 아랫부분, 즉 채널(channel) 부분을 보면 제1 웰 영역(PW)이 제2 웰 영역(NW) 쪽으로 많이 치고 들어간 것을 볼 수 있다. 이것은 기판의 표면에서 제1 웰 영역(PW)의 농도가 제2 웰 영역(NW)의 농도보다 크기 때문이다. 반대로 기판의 표면보다 약간 깊은 곳에서는 제2 웰 영역(NW)이 제1 웰 영역(PW) 지역으로 더 들어간 것을 확인할 수 있다. 그러므로 1 웰 영역(PW)과 제2 웰 영역(NW) 간의 로컬 에어리어(local area)에서 농도 차이에 따라 여러 가지 프로파일(profile)이 얻어질 수 있다.
그리고, 도 8b는 제2 실시예에 따른 반도체 소자의 도핑 윤각을 나타내는 도면으로, 도 8b를 참고하면, 제1 웰 영역(PW)과 제2 웰 영역(NW)이 접하는 경계면을 위에서 아래로 거의 일직선에 가깝게 형성됨을 확인할 수 있다.
그리고, 도 8a 및 도 8b를 참고하면, 소자 격리부(STI)의 아랫부분의 프로파일이 다른 부분보다 위쪽으로 들어간 것을 확인할 수 있다. 이것은 소자 격리부(STI)을 형성한 후에 웰 영역에 대한 이온 주입을 수행하기 때문이다. 즉, 소자 격리부(STI)가 마스크 역할을 하게 되어, 그만큼 도핑이 얇게 주입되어서 깊이가 얇아진 것이다.
도 9는 본 실시 예에 따른 반도체 소자의 넷(net) 도핑 농도를 나타내는 도면이다. 구체적으로, 도 9의 점선은 도 1의 A 영역에서부터 B 영역까지의 넷 도핑 농도를 나타내고, 도 9의 실선은 도 2의 A 영역에서부터 B 영역까지의 넷 도핑 농도를 나타낸다.
도 9를 참고하면, 제1 실시예(점선)에 따른 중복 영역의 넷 도핑 농도(net doping concentration)는 dopant compensation에 의해서 제1 웰 영역(PW) 및 제2 웰 영역(NW)보다 낮음을 확인할 수 있다. 낮은 도핑 레벨을 갖는 중복 영역으로 인하여 웰 접합형 전계 효과(well junction electric field)는 완화되고, EDMOS 의 전기적 특성이 변화하게 된다. 구체적으로, 도 9의 점선을 참고하면, 중복 영역에서의 제1 웰 영역(PW)의 넷 도핑 농도가 완만하게 낮아지는 것을 확인할 수 있다. 즉, 중복 영역에 의하여 Graded p-n junction이 형성되며, 이를 통해 전계 효과(electric field)가 약해짐을 확인할 수 있다. 그리고, 전계 효과가 약해짐으로써 브레이크-다운 전압(breakdown voltage)(항복 전압)도 증가할 수 있음을 확인할 수 있다. 또한, 온 저항(on-resistance)이 감소될 수 있다.
반면에 도 9의 실선을 참고하면, 제1 웰 영역(PW)의 프로파일(profile)이 급격하게 떨어짐을 확인할 수 있다. 이를 통해 아주 좁은 구간에서 Abrupt p-n junction 이 형성됨을 확인할 수 있다.
도 10 내지 도 12는 제1 실시예에 따른 반도체 소자와 제2 실시예에 따른 반도체 소자의 전기적 특성에 대한 실험값과 시뮬레이션 결과를 나타낸다.
구체적으로, 도 10a는 제1 실시예에 따른 반도체 소자의 준문턱(subthreshold) 특성에 대한 실험값과 시뮬레이션 결과를 나타내는 도면이며, 도 10b는 제2 실시예에 따른 반도체 소자의 준문턱(subthreshold) 특성에 대한 실험값과 시뮬레이션 결과를 나타내는 도면이다. 도 10을 참고하면, 본 실시예에 따른 반도체 소자의 준문턱(subthreshold)특성은 시뮬레이션 결과와 실험치가 일치함을 확인할 수 있다. 그리고, 제1 실시예에 따른 반도체 소자의 누설전류(leakage current)는 제2 실시예에 따른 반도체 소자의 누설전류보다 더 작음을 확인할 수 있다.
그리고, 도 11a는 Vgs= 0V 일 때, 제1 실시예에 따른 반도체 소자의 ID-VDS 특성에 대한 실험값과 시뮬레이션 결과를 나타내는 도면이며, 도 11b는 Vgs= 0V 일 때, 제2 실시예에 따른 반도체 소자의 ID-VDS 특성에 대한 실험값과 시뮬레이션 결과를 나타내는 도면이다.
그리고, 도 12a는 Vgs= 5V 일 때, 제1 실시예에 따른 반도체 소자의 ID-VDS 특성에 대한 실험값과 시뮬레이션 결과를 나타내는 도면이며, 도 12b는 Vgs= 5V 일 때, 제2 실시예에 따른 반도체 소자의 ID-VDS 특성에 대한 실험값과 시뮬레이션 결과를 나타내는 도면이다. 제1 실시예에 따른 반도체 소자의 브레이크-다운 전압(breakdown voltage: BVDSN)는 제2 실시예에 따른 반도체 소자의 브레이크-다운 전압(BVDSN)보다 더 높음을 확인할 수 있다(도 15 참조)
도 11 및 도 12를 참고하면, 본 실시예에 따른 반도체 소자의 ID-VDS 특성은 시뮬레이션 결과와 실험치가 일치함을 확인할 수 있다. 그리고, 도 10 내지 도 12를 참고하면, 본 실시예에 따른 반도체 소자는 트랜지스터로 정상적으로 잘 동작함을 확인할 수 있다.
도 13은 VGS = 5 V, VDS = 10 V에서 제1 실시 예에 따른 반도체 소자와 제2 실시 예에 따른 반도체 소자 내의 충돌 이온화율(impact ionization rate) 분포를 나타내는 도면이다. 그리고, 도 14는 VGS = 5V, VDS = 10V에서 제1 실시 예에 따른 반도체 소자와 제2 실시 예에 따른 반도체 소자 내의 전위분포를 나타내는 도면이다.
도 13a을 참고하면, 제2 웰 영역(NW)과 제1 웰 영역(PW) 사이의 A 영역이 충돌 이온화율이 높음을 확인할 수 있다
그리고, 도 13a 및 도 13b를 비교하여 참고하면, 제1 실시 예(도 13a)에서의 높은 충돌 이온화율 영역은 제2 실시 예(도 13b)의 영역보다 좁고, 실리콘 표면으로부터 떨어져서 존재함을 확인할 수 있다. 이는 제1 실시 예에 따른 반도체 소자 제2 실시 예에 따른 반도체 소자에 비하여 충돌 이온화에 의한 EHP(Electron-Hole Pairs) 생성이 상대적으로 적음을 확인할 수 있다.
도 13과 도 14를 참고하면, 제1 실시예에 의한 NPN 기생 바이폴라 트랜지스터(NPN parasitic bipolar transistor)의 전류 게인(current gain)이 제2 실시예에 때보다 작고, 브레이크-다운 전압(BVDSN)이 더 높음을 확인할 수 있다(도 15 참조). 그리고, 제1 실시예에의 기판 표면 근처에서 전위 등고선(potential contour line) 사이 간격이 제2 실시예에 따른 반도체의 전위 등고선(potential contour line) 사이 간격보다 넓은바, 전계 효과가 더 약함을 확인할 수 있다.
도 15는 제1 실시예에 따른 반도체 소자(nEDMOS #2)와 제2 실시예에 따른 반도체 소자(nEDMOS #1)의 전기적 특성을 비교한 표이다.
도 15를 참고하면, 제1 실시예에 따른 반도체 소자(nEDMOS #2)가 제2 실시예(nEDMOS #1)에 따른 반도체 소자 대비 high performance (Idsat), low power (Ioff), safe operating area (BVDSN) 면에서 유리함을 확인할 수 있다. figure-of-merit (Rsp/BVDSS)에서는 유사함을 확인할 수 있다. 구체적으로, 제1 실시예에 따른 반도체 소자(nEDMOS #2)의 BVDSN(breakdown voltage at VGS = 5V), IDsat(drain saturation current at VGS = VDS = 5V)이, 제2 실시예에 따른 반도체 소자(nEDMOS #1)에 대비하여, 각각 22%, 13.4% 만큼 증가하며, Ioff (off-current at VGS = 0V, VDS = 10V)가 53%만큼 감소함을 확인할 수 있다.
도 16a 내지 도 17b는 제1 웰 영역(120)의 길이 증가에 따른 제1 실시 예에 따른 반도체 소자(nEDMOS #2) 및 제2 실시 예에 따른 반도체 소자(nEDMOS #1)의 BVDSS, Rsp, Idsat 변화를 나타내는 도면이다.
도 16a를 참고하면, 제1 실시예에 따른 반도체 소자(nEDMOS #2)는 제1 웰 영역(PW)가 증가할수록 BVDSS 가 증가, Rsp 도 증가함을 확인할 수 있다. 이와 같이 제1 웰 영역(PW)을 조정함으로써 다른 특성을 조정할 수 있는 점에서, 용이하게 반도체 소자의 특성을 디자인할 수 있음을 확인할 수 있다.
그러나, 도 16b 를 참고하면, 제2 실시예에 따른 반도체 소자(nEDMOS #1)는 BVDSS 의 최대치(maximum)가 존재하고, 제1 웰 영역(PW)가 증가할수록 Rsp 는 급격하게 무한대 값으로 증가하는 영역이 존재함을 확인할 수 있다. 따라서, 제2 실시예에 따른 반도체 소자를 설계하는 경우에는, 이와 같은 점을 참고하여야 한다.
도 17a를 참고하면, 제1 실시예에 따른 반도체 소자(nEDMOS #2)는 제1 웰 영역(PW)의 길이가 증가하여도 드레인 포화 전류(Drain saturation current) 값의 감소 폭이 크지 않은 것을 확인할 수 있다. 반면에, 도 17b를 참고하면, 제2 실시예에 따른 반도체 소자(nEDMOS #1)는 제1 웰 영역(PW)의 길이가 증가하는 경우, 드레인 포화 전류(Drain saturation current) 값의 감소 폭이 급격한 것을 확인할 수 있다.
도 16과 도 17을 참고하면, 제1 웰 영역이 증가함에 따라서 제1 실시예에 따른 반도체 소자의 figure-of-merit(Rsp/BVDSS)과 전류구동력(current drivability)은 제2 실시예에 따른 반도체 소자보다 더 좋아짐을 확인할 수 있다. 본 반도체 소자(nEDMOS)의 specific on-resistance는 문헌에서 발표되었던 세계에서 가장 작은 값과 필적할 정도로 작다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 개재의 범위 내에 있게 된다.
100: 반도체 소자 110: 기판
120: 제1 웰 영역 130: 제2 웰 영역
140: 도핑 영역 150: 전극
160: LDD 영역 171: 소자 격리부
180: 중복 영역 190: 절연막

Claims (18)

  1. 기판;
    상기 기판의 표면 상의 제1 위치에 도핑되어 형성된 제1 웰 영역;
    상기 기판의 표면 상의 제2 위치에서, 상기 제1 웰 영역과 상이한 타입으로 도핑되어 형성된 제2 웰 영역;
    상기 제1 웰 영역 및 상기 제2 웰 영역의 사이에서, 상기 제1 웰 영역과 상기 제2 웰 영역이 혼재하는 중복 영역;
    상기 중복 영역의 표면을 걸쳐서 상기 제1 웰 영역 및 상기 제2 웰 영역에 형성된 절연막;
    상기 절연막 상에 형성된 게이트 전극;
    상기 제1 웰 영역 상측에 형성된 소스 영역; 및
    상기 제2 웰 영역 상측에 형성된 드레인 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 중복 영역은, 0.2㎛ 내지 0.7㎛의 폭을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 중복 영역은, 상기 제1 웰 영역 및 상기 제2 웰 영역보다 넷(net) 도핑 농도가 낮은 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 중복 영역은, 상기 제1 웰 영역과의 경계로부터 상기 제2 웰 영역과의 경계로 갈수록 점차 낮아지는 넷 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 중복 영역은, 상기 기판의 수직 방향으로 상이한 도핑 농도를 가지며 상기 기판의 수평방향으로 도핑 농도 차이에 따라 웰 농도 프로파일이 굴곡진 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 소스 영역의 일 측에서, 상기 소스 영역과 동일한 타입으로 도핑되어 형성된 LDD 영역을 더 포함하며,
    상기 LDD 영역은, 상기 소스 영역보다 낮은 도핑 농도를 가지며,
    상기 LDD 영역의 적어도 일부는, 상기 게이트 전극 하부에 위치하는 것을 특징으로 하는 반도체 소자.
  7. 제1항 내지 제6항 중 한 항에 있어서,
    상기 드레인 영역의 일 측에 형성된 소자 격리부를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 소자 격리부는, 상기 제2 웰 영역보다 낮은 깊이를 갖는 STI(Shallow Trench Isolation)인 것을 특징으로 하는 반도체 소자.
  9. 기판 표면을 도핑하여 서로 다른 타입의 제1 웰 영역 및 제2 웰 영역과, 상기 제1 웰 영역 및 상기 제2 웰 영역이 중복되는 중복 영역을 형성하는 단계;
    상기 중복 영역의 표면을 걸쳐서 상기 제1 웰 영역 및 상기 제2 웰 영역까지 연결되는 절연막을 형성하는 단계;
    상기 절연막 상에 게이트 전극을 형성하는 단계; 및
    이온 주입 공정을 수행하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제1 웰 영역 및 제2 웰 영역을 형성하는 단계는,
    단계적으로 낮은 에너지를 이용하는 이온 주입 공정을 복수회 수행하여 상기 제1 웰 영역 및 상기 제2웰 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 중복 영역은, 0.2㎛ 내지 0.7㎛의 폭을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제9항에 있어서,
    상기 중복 영역은, 상기 제1 웰 영역 및 상기 제2 웰 영역보다 넷(net) 도핑 농도가 낮은 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 중복 영역은, 상기 제1 웰 영역과의 경계로부터 상기 제2 웰 영역과의 경계로 갈수록 점차 낮아지는 넷 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제9항에 있어서,
    상기 중복 영역은,
    상기 기판의 수직 방향으로 상이한 도핑 농도를 가지며 상기 기판의 수평방향으로 도핑 농도 차이에 따라 웰 농도 프로파일이 굴곡진 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제9항에 있어서,
    상기 소스 영역의 일 측에서, 상기 소스 영역과 동일한 타입으로 도핑되어 형성된 LDD 영역을 형성하는 단계를 더 포함하고,
    상기 LDD 영역은, 상기 소스 영역보다 낮은 도핑 농도를 가지며,
    상기 LDD 영역의 적어도 일부는, 상기 게이트 전극 하부에 위치하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제9항 내지 제15항 중 한 항에 있어서,
    상기 드레인 영역의 일 측에 소자 격리부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 소자 격리부를 형성하는 단계는,
    상기 제2 웰 영역보다 낮은 깊이를 갖는 STI(Shallow Trench Isolation)을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제13항에 있어서,
    상기 중복 영역은 상기 넷 도핑 농도가 감소하는 속도가 서로 다른 두개의 영역이 존재하며, 상기 넷 도핑 농도가 감소하는 속도가 작은 영역의 폭이 상기 넷 도핑 농도가 감소하는 속도가 큰 영역의 폭보다 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
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