KR102087444B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조방법은 반도체 기판에 제1 도전형의 웰(well)을 형성하는 단계, 상기 제1 도전형의 웰 내에 제2 도전형의 저농도 불순물을 이온 주입하여 제1 및 제2 저농도 드리프트 영역을 형성하는 단계, 상기 제1 및 제2 저농도 드리프트 영역과 일부 중첩되도록 상기 제1 도전형의 웰 상에 게이트를 형성하는 단계 및 상기 제1 및 제2 저농도 드리프트 영역 내에 제2 도전형의 고농도 불순물을 이온 주입하여 소오스 및 드레인 영역을 형성하는 단계;를 포함하여 구성되고, 반도체 소자 특성을 만족하기 위해, 상기 제2 저농도 드리프트 영역과 상기 게이트가 중첩되는 영역의 길이는 게이트 길이의 5% 이상 25% 이하인 것을 특징으로 한다.
본 발명에 따르면, 고집적 트랜지스터 소자의 벌크 전류, 그리고 스냅백(snapback) 및 HCI 신뢰성 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법이 제공되는 효과가 있다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 보다 구체적으로, 본 발명은 고전압과 저전압 사이의 중간 전압 영역에서 효율적으로 동작하는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 MOSFET의 드레인 부근에 생성되는 전계의 크기를 낮춰 소자의 HCI(Hot Carrier Immunity) 특성을 향상시키기 위한 다양한 기술들이 개발되고 있다.
도 1을 참조하면, 기판(10)에 게이트 산화막(12)과 게이트 도전막(11)을 형성한 상태에서 저농도의 도펀트를 경사(tilt) 이온 주입하여 LDD 영역(13)을 형성한다. 게이트 도전막(11)의 측벽에 스페이서(14)를 형성하고 이후, 고농도의 n형 물질을 이온 주입하여 소오스(16)와 드레인(15)을 형성한다.
이러한 MOSFET 구조는 형성 가능한 LDD 영역의 길이(Lo)는 일정한 한계값을 갖는다. 예를 들어 고밀도집적화를 위한 게이트 길이가 55nm이하의 미세공정을 적용하기 위해서는 게이트 도전막의 두께가 100nm 이하의 두께로 얇아져야 한다.
이러한 100nm 이하의 얇은 게이트 도전막의 경우, 형성 가능한 LDD 영역의 길이(Lo)는 일정한 한계값을 갖는다. 얇은 두께를 갖는 게이트를 마스크로 이용하여 LDD 영역을 형성하기 위해 게이트 두께보다 더 깊은 에너지를 갖는 이온 주입 공정을 수행하면, 주입되는 물질이 게이트를 통과한다. 그래서 채널이 형성되어야 할 영역인 게이트 하부의 P웰에 도핑되는 이른바, 폴리 실리콘 이온 투과(Poly-Si Ion Penetration) 현상이 발생하여 BVDss 특성이 저하되는 문제점이 생긴다.
따라서, high-end tech일수록 경사 이온 주입 방식으로는 적용 가능한 이온 주입 에너지에 한계가 있고, 이에 따라 형성 가능한 게이트 전극과 중첩되는 LDD 영역의 길이(Lo)에도 한계가 있을 수 밖에 없다.
여기에다가 high-end tech일수록 고밀도집적화를 위해 스페이서를 줄이게되는데 이렇게되면 고농도 영역이 채널 영역으로 더 확장되어 채널영역이 좁아져 전계가 더욱 증가하게 된다. 그래서 LDD 스페이서가 작아지면 Ioff 와 Isub.max가 높아지는 문제점을 유발한다.
또한 LDD 영역의 길이(Lo)가 충분하지 않으면, 드레인 측에 전계가 집중되어 벌크전류가 커져 HCI(Hot Carrier Immunity) 특성이 열화되는데, high-end tech일수록 이러한 문제점이 더욱 심화된다. 또한 드라이버 IC의 증폭기(AMP)에 사용되는 MOSFET은 트랜지스터간의 정합(Matching)특성을 위해 낮은 게이트 전압에서의 드레인전압-드레인전류 특성이 평탄(flat)해야 한다. 그런데, Lo가 충분하지 않아 벌크전류가 증가하게 되면 드레인전류가 급격히 증가한다. 이에 따라 평탄성(flatness)이 유지되지 않고 이른바 스냅백(Snapback)이 증가하여, 최종적으로는 증폭회로의 오프셋(Offset)특성을 열화시켜 드라이버 IC 제작을 못하게 된다.
이러한 한계로 인해, high-end tech일수록 벌크 전류가 높은 MOSFET 구조는 스마트폰 등에 적용되는 AMOLED를 구동하기 위한 드라이버 IC에 필요한 트랜지스터 소자의 제조에는 적합하지 않다.
즉, 스마트폰, LED TV, PC 모니터, 노트북 등 디스플레이 장치에 사용되는 AMOLED를 구동하기 위해서는 안정적으로 동작하는 MOSFET이 요구되며 이때, 이 소자가 갖추어야 하는 특성은 1) 고밀도집적화가 가능해야 하고, 2) 구동전류가 충분히 높아야 하고, 3) 누설전류는 충분히 작아야 하고, 4) 벌크전류가 충분히 낮아야 Snapback이 작아 드라이버 IC의 증폭기(AMP)에 적합해야 하며, 5) HCI(Hot Carrier Immunity) 신뢰성이 우수해야 한다는 점 등을 들 수 있다.
그러나 앞서 설명한 바와 같이, high-end tech일수록 MOSFET 구조에서 형성 가능한 LDD 영역의 길이(Lo)에 한계가 있고 스페이서가 작기 때문에 전계가 증가하여, 특히, 스마트폰에서 요구되는 특성을 만족시키는 7.7V트랜지스터 소자를 고밀도 집적하기 어렵다는 문제점이 있다.
미국공개특허 US6,114,210A
본 발명은 고집적 트랜지스터 소자의 문턱전압 특성과 BVDss 특성 및 기판 누설 전류 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
보다 구체적으로, 본 발명은 드레인에 약 7.7V가 인가되는 고집적 트랜지스터 소자에 있어서, 고집적화에 따라 게이트 도전막의 두께가 일정치 이하로 낮아져도 채널 영역에서의 쉐도잉(Shadowing) 발생을 방지하면서 저농도 드리프트 영역의 길이를 확장함으로써, 벌크 전류, 스냅백(snapback) 및 HCI 신뢰성특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
이러한 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 소자 제조방법은 반도체 기판에 제1 도전형의 웰(well)을 형성하는 단계, 상기 제1 도전형의 웰 내에 제2 도전형의 저농도 불순물을 이온 주입하여 제1 및 제2 저농도 드리프트 영역을 형성하는 단계, 상기 제1 및 제2 저농도 드리프트 영역과 일부 중첩되도록 상기 제1 도전형의 웰 상에 게이트를 형성하는 단계 및 상기 제1 및 제2 저농도 드리프트 영역 내에 제2 도전형의 고농도 불순물을 이온 주입하여 소오스 및 드레인 영역을 형성하는 단계;를 포함하여 구성되고, 반도체 소자 특성을 만족하기 위해, 상기 제2 저농도 드리프트 영역과 상기 게이트가 중첩되는 영역의 길이는 게이트 길이의 5% 이상 25% 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 반도체 소자 특성은 문턱전압(Vth), 드레인-소오스 영역 사이의 항복 전압(BVDss), 기판에서 정공(Hole) 누설전류 최대값(Isub.max), 전계 중에 어느 하나를 포함하며 상기 반도체 소자 특성 중에 적어도 어느 하나를 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 Isub.max 는 3×10-5A/um 이하를 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 전계는 3.5MV/cm 이하를 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 드레인-소오스 영역 사이의 항복 전압(BVDss) 값은 10V 이상을 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 반도체 소자 제조방법에 의해 제조된 반도체 소자의 게이트와 드레인에 인가되는 전압은 6V 이상 9V 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 제1 및 제2 저농도 드리프트 영역의 불순물 농도는 0.5×1018cm-3 이상 5×1018cm-3 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 제1 및 제2 저농도 드리프트 영역의 접합 깊이는 0.4um 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조방법에 있어서, 상기 제1 및 제2 저농도 드리프트 영역의 농도는 상기 기판의 표면에 가까울수록 높고, 상기 기판의 표면에서 멀어질수록 낮은 농도를 나타내는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 제1 도전형의 웰(well)이 형성된 반도체 기판, 상기 제1 도전형의 웰 내에 제2 도전형의 저농도 불순물이 주입되어 형성된 제1 및 제2 저농도 드리프트 영역, 상기 제1 및 제2 저농도 드리프트 영역과 일부 중첩되도록 상기 제1 도전형의 웰 상에 형성된 게이트, 상기 제1 저농도 드리프트 영역 내에 제2 도전형의 고농도 불순물이 주입되어 형성된 소오스 영역 및 상기 제2 저농도 드리프트 영역 내에 제2 도전형의 고농도 불순물이 주입되어 형성된 드레인 영역을 포함하여 구성되고, 반도체 소자 특성을 만족하기 위해, 상기 제2 저농도 드리프트 영역과 상기 게이트가 중첩되는 영역의 길이는 게이트 길이의 5% 이상 25% 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 반도체 소자의 게이트와 드레인에 인가되는 전압은 6V 이상 9V 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 제1 및 제2 저농도 드리프트 영역의 불순물 농도는 0.5×1018cm-3 이상 5×1018cm-3 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 제1 및 제2 저농도 드리프트 영역의 접합 깊이는 0.4um 이하인 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 제1 및 제2 저농도 드리프트 영역의 농도는 상기 기판의 표면에 가까울수록 높고, 상기 기판의 표면에서 멀어질수록 낮은 농도를 나타내는 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 반도체 소자는 디스플레이 드라이버의 디코더 또는 채널 앰프에 사용되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 반도체 소자 특성은 문턱전압(Vth), 드레인-소오스 영역 사이의 항복 전압(BVDss), 기판에서 정공(Hole) 누설전류 최대값(Isub.max), 전계 중에 어느 하나를 포함하며 상기 반도체 소자 특성 중에 적어도 어느 하나를 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 Isub.max 는 3×10-5A/um 이하를 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 전계는 3.5MV/cm 이하를 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 드레인-소오스 영역 사이의 항복 전압(BVDss) 값은 10V 이상을 만족하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 게이트의 두께는 50-150 nm, 상기 제2 저농도 드리프트 영역과 상기 게이트가 중첩되는 영역의 길이는 0.05-0.23 um 인 것을 특징으로 한다.
본 발명에 따른 반도체 소자에 있어서, 상기 제2 저농도 드리프트 영역의 농도는 상기 반도체 기판 표면으로부터 상기 제1 도전형의 웰과 접하는 정션 영역까지 한 차수(one order) 이상 감소 하는 것을 특징으로 한다.
본 발명에 따르면, 고집적 트랜지스터 소자의 벌크 전류, 스냅백(Snapback) 및 HCI 신뢰성 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법이 제공되는 효과가 있다.
보다 구체적으로, 드레인에 약 7.7V가 인가되는 고집적 트랜지스터 소자에 있어서, 고집적화에 따라 게이트 도전막의 두께가 일정치 이하로 낮아져도 채널 영역에서의 쉐도잉(Shadowing) 발생을 방지하면서 저농도 드리프트 영역의 길이를 확장함으로써, 소자의 문턱전압 특성과 BVDss 특성 및 기판 누설 전류 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법이 제공되는 효과가 있다.
도 1은 종래 기술의 반도체 장치이다.
도 2는 본 발명의 일 실시 예에 따른 DD(Drift Drain)-MOSFET 반도체 소자를 나타낸 도면이다.
도3은 본 발명의 제1 실시 예에 있어서, 게이트 형성 이전에 저농도 드리프트 영역을 형성하는 DD-MOSFET을 나타내는 평면도이다.
도4는 본 발명의 제2 실시 예에 있어서, 게이트 형성 이후에 저농도 드리프트 영역을 형성하는 LDD-MOSFET의 평면도이다.
도 5 내지 도 9는본 발명의 제1실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
도 10 내지 도 12는 본 발명의 제2 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
도 13은 저농도 드리프트 영역과 게이트가 중첩되는 비율과 전계 집중현상의 상관관계를 설명하기 위한 도면이다.
도 14는 본 실시 예에 있어서, 게이트 길이와 문턱전압의 관계를 비교하여 나타낸 도면이다.
도 15는 본 실시 예에 있어서, 게이트 전압과 기판 누설 전류의 관계를 비교하여 나타낸 도면이다.
도 16은 본 실시 예에 있어서, 드레인 전압과 드레인 전류의 관계를 나타낸 도면이다.
도 17은 본 실시 예에 있어서, 저농도 드리프트 영역과 게이트가 중첩되는 영역의 길이(Lo)에 따른 게이트 전압과 Isub.max의 상관 관계를 나타낸 도면이다.
도 18은 본 실시 예에 있어서, Vth, BVDss, Isub.max 요구특성을 모두 만족시키는 최적의 Lo 구간을 설명하기 위한 도면이다.
도 19는 Lo와 저농도 드리프트 영역의 도핑 농도에 따른 게이트 전압과 기판 누설 전류의 관계를 나타낸 도면이다.
도 20은 웰(well)과 저농도 드리프트 영역의 도핑 농도 프로파일에 따른 접합 깊이를 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
도 2를 참조하여 본 발명의 일 실시 예에 따른 DD-MOSFET 반도체 소자를 설명한다. DD-MOSFET 소자는 드레인에 6-9V 범위(정확하게는 7.7V)로 인가되는 고집적 트랜지스터 소자에 유용하다. 그래서 DD-MOSFET 소자는 3-9 인치 크기의 디스플레이 크기를 가진 장치의 디스플레이 드라이버 IC 에 사용되는 소자로서, 게이트와 드레인에 동일한 전압이 가해진다. DD-MOSFET 소자는 드라이버 IC에서 디코더(Decorder) 또는 채널 앰프(Channel AMP)에 사용되는 소자로서 게이트 길이가 최소 0.8um 이상되는 소자에 적합하며, 그 중에서도 0.9um-10um 에 많이 사용될 수 있다.
게이트 길이가 0.8um 미만이 되면, 드레인에 걸리는 전압이 6-9V가 되므로, 핫-캐리어 라이프 타임(hot carrier life-time)이 급격히 감소하여 이 구조를 적용하는데 어려움이 있다. 또한 게이트 길이가 줄어든 만큼, 그 아래에 존재하는 저농도 드리프트 영역들(40D, 40S)이 채널 영역에서 서로 가까이 배치되므로 소오스-드레인 영역 사이에 펀치-쓰루(punch-through)가 발생할 수 있다.
핫-캐리어 라이프 타임(Hot-carrier life-time)을 줄이기 위해서 드레인 영역(80D)을 게이트 스페이서(70)로부터 일정 간격 떨어지게 배치할 수 있다. 그러나 단위소자의 피치(pitch) 크기가 증대하여 고집적화에 불리하다. 그래서 드레인 영역(80D)를 게이트 스페이서(70)에 바로 붙여서 배치하였다. 그래서 이러한 DD-MOSFET 구조는 AMOLED 디스플레이 제품에 유리한데, 그 이유는 AMOLED 디스플레이 제품에는 디코더(Decorder) 또는 채널 앰프(Channel AMP) 회로가 사용되며, 그 회로에 NMOS 및 PMOS 소자가 약 10만개 - 100만개 들어가기 때문이다. 수백 만개 소자를 필요로 제품에서 단위소자의 크기를 줄여 고집적화에 매우 유리하다.
DD-MOSFET 소자는 이러한 고집적화의 필요에 따라 게이트 전극의 두께를 줄이는 방향으로 가게 되는데, DD-MOSFET 구조는 폴리실리콘을 사용하여 게이트 도전막을 형성한다. 그 게이트 도전막의 두께가 100nm 이하로 낮아져도 채널 영역에서의 쉐도잉(Shadowing) 발생을 방지하면서, 도 2에서 보듯이, 게이트 전극(60)과 중첩되는 저농도 드리프트 영역(80D)의 길이(Lo)를 확장함으로써, 소자의 문턱전압 특성과 BVDss 특성 및 기판 누설 전류 특성을 향상시킬 수 있는 반도체 소자이다.
도 2에 도시된 바와 같이, DD-MOSFET 반도체 소자는 기판(10), 저농도 드리프트 영역(40D, 40S), 게이트, 소오스(80S) 및 드레인(80D)을 포함하여 구성된다.
기판(10)에는 소자 분리막(30)과 제1 도전형의 웰(well, 20)이 형성되어 있다. 소자 분리막(30)은 단위 소자가 형성되는 영역인 활성 영역을 정의하는 기능을 수행한다. 제1 도전형의 웰(20)은 제1 도전형의 불순물이 도핑되어 형성된다. 이하에서는 제1 도전형의 불순물로 p형 물질인 인디움(In) 또는 보론(Boron, B)을 채택하여 P웰을 형성한 경우 즉, 형성되는 반도체 소자가 NMOSFET인 경우를 예로 들어 본 실시 예를 설명한다.
저농도 드리프트 영역(40D, 40S)은 소오스측 저농도 드리프트 영역(40S)과 드레인측 저농도 드리프트 영역(40D)으로 구성되며, 이 두 영역(40D, 40S)은 제1 도전형의 웰(20) 내의 중앙 영역에서 상호 이격되도록 제2 도전형의 저농도 불순물이 주입되어 형성된다. 제2 도전형의 불순물은 낮은 확산도(low diffusivity)를 갖는 n형 물질인 인 (Phosphorous, Ph) 또는 아세닉(As) 도펀트가 사용될 수 있다. 그리고 웰(20)의 도핑 농도는 1×1016-1×1018/cm3 가 되도록 한다.
DD-MOSFT 구조에서는 저농도 드리프트 영역(40D)이 소자의 문턱전압 특성과 BVDss 특성 및 기판 누설 전류와 관계가 매우 깊기 때문에 저농도 드리프트 영역(40D)의 이온 주입량(dose), 이온 주입 깊이, 이온 주입 농도를 잘 설계해야 소자의 문턱전압 특성과 BVDss 특성 및 기판 누설 전류 특성을 향상시킬 수 있다.
본 실시 예에 따른 반도체 소자의 게이트와 드레인에 인가되는 전압은 6V 이상 9V 이하인 경우, 드레인측 저농도 드리프트 영역(40D)과 게이트 전극(60)이 중첩되는 영역의 길이(Lo)는 게이트 길이(Lg)의 5% 이상 25% 이하이고, 저농도 드리프트 영역의 불순물 농도는 반도체 기판 표면으로부터 약 0.1um 정도 되는 깊이에서 0.5×1018cm-3 이상 5×1018cm-3 이하이고, 저농도 드리프트 영역의 접합 깊이(D)는 0.4um 이하인 것이 바람직하다. 이러한 저농도 드리프트 영역(40D)의 이온 주입량(dose), 이온 주입 깊이, 이온 주입 농도에 따른 효과는 후절에서 자세히 다루도록 한다.
게이트는 게이트 산화막(50)과 게이트 도전막(60) 및 게이트 도전막(60)의 측벽을 둘러싼 스페이서(70)로 구성되며, 저농도 드리프트 영역(40D, 40S)과 일부 중첩되도록 제1 도전형의 웰(20) 상에 형성되어 있다.
게이트 스페이서(700) 옆에 소오스 및 드레인 영역(80S, 80D)을 형성한다. 소오스 및 드레인 영역(80S, 80D)은 저농도 드리프트 영역 안(40S, 40D)에 형성된다. 드레인 영역(80D)은 열공정에 의한 도펀트 확산에 의해 게이트 스페이서(70) 아래의 실리콘 반도체 기판에 확산될 수 있다. 그래서 게이트 스페이서(70)와 일부 중첩되어 형성될 수 있다. 소오스 영역(80S)도 마찬가지이다.
드레인 영역(80D)이 게이트 스페이서(70)와 간격을 두고 떨어져서 형성할 수 있지만, NMOS, PMOS 소자 개수가 10만-100만개 되기 때문에, 조금만 간격을 두어도 전체적으로 소자 크기(pitch)가 매우 증가하기 때문에 이 구조는 본 발명에서는 사용하지 않는다. 그러한 구조는 드레인 및 게이트 인가 전압이 9, 13.5, 18, 20, 30V 소자에 적합하다. 높은 항복 전압이 필요한 경우에 드레인 영역(80D)을 스페이서(70)로부터 떨어져서 형성시킨다. 본 발명에서는 게이트 및 드레인 인가 전압이 6-9V 사이이기 때문에 스페이서(70) 옆에 바로 붙여서 드레인 영역(80D)을 형성한다.
소오스(80S)는 게이트의 일측으로 노출되어 있는 소오스측 저농도 드리프트 영역(40S) 내에, 드레인(80D)은 게이트의 타측으로 노출되어 있는 드레인측 저농도 드리프트 영역(40D) 내에 제2 도전형의 고농도 불순물이 주입하여 형성한다. 제2 도전형의 불순물은 n형 물질인 인(Phosphorous, Ph)과 아세닉(As) 도펀트가 사용될 수 있으며, 소오스(80S)와 드레인(80D)의 도핑농도는 낮은 저항을 갖기 위해서, 저농도 드리프트 영역(40D, 40S)의 도핑 농도보다 높은 농도를 가진다. 드레인측 영역과 소오스측 영역은 각각 고농도 도핑 영역과 저농도 도핑 영역으로 구성되기 때문에, 급격한 도핑 농도 변화로 인해서 드레인측에서 발생할 수 있는 전계 집중을 방지할 수 있다.
그리고 소자 분리막(30)은 저농도 드리프트 영역(40S, 40D)보다 깊게 형성해야 한다. 그래야 소자와 소자 사이의 분리가 이루어진다. 또한 드레인 영역(80D) 및 소오스 영역(80S)의 깊이보다 더 깊게 소자 분리막(30)을 형성한다. 그리고 도2에서 도시되었듯이, 소자 분리막(30)을 사이에 두고 양쪽에 저농도 드리프트 영역과 고농도 소오스/드레인 영역이 대칭적으로 형성되어 있다. 즉, 소자 분리막(30) 오른쪽에도 저농도 드리프트 영역(41)과 고농도 소오스 또는 드레인 영역(81)이 형성되어 있는 것이다. 이는 NMOS 또는 PMOS소자가 옆에 반복되어 배치되기 때문이다.
그리고 맨 왼쪽에 P웰과 전기적으로 연결된 고농도 P+ 영역(82)이 존재한다. 이는 Well 영역에 그라운드 또는 그라운드 보다 높은 전압을 인가해서 백-바이어스(back-bias)를 잡아주기 위함이다.
그리고 게이트 컨택(90G), 드레인 컨택(90D) 및 소오스 컨택(90S)은 단위 셀 외부와의 전기적인 연결을 위한 수단이다.
도 2와 같은 구조를 만들기 위해서 게이트 형성 공정을 기준으로 두가지 방법으로 제작 가능하다. 게이트 형성 이전에 저농도 드리프트 영역을 형성하는 방법(이하 DD-MOSFET)과 게이트 형성 이후에 저농도 드리프트 영역을 형성하는 방법(이하 LDD-MOSFET)이 있다. 이를 도 3과 도 4의 마스크 레이아웃을 추가적으로 참조하여 설명한다.
먼저 도 3은 게이트 형성 이전에 저농도 드리프트 영역을 형성하는 DD-MOSFET을 나타내는 마스크 레이아웃(mask layout) 평면도이다. 도3의 (A)에 도시된 바와 같이, 활성 영역 형성용 마스크(80M), 저농도 드리프트 영역 형성용 마스크 (40M), 게이트 전극 형성용 마스크(60M)을 보여 주고 있다. 활성 영역 형성용 마스크 (80M) 영역에는 추후에 소오스/드레인 영역(80S/80D)이 형성된다. 그 외의 지역은 소자 분리막(30)이 형성되는 영역이 된다.
도3의 (A)에 도시된 바와 같이, 활성 영역 형성용 마스크(80M)를 감싸도록 저농도 드리프트 영역 형성용 마스크(40M)가 형성한다. 게이트 전극 형성용 마스크(60M)는 저농도 드리프트 영역 형성용 마스크(40M)와 일부 중첩되면서 그 사이에 위치한다. 단위 소자 크기를 줄이기 위해서 게이트 전극 형성용 마스크(60M)의 세로 크기(Y축 방향)는 저농도 드리프트 영역 형성용 마스크(40M)의 크기를 벗어나지 않도록 한다.
도3의 (B)는 도3의 (A)의 B-B’ 단면으로서 도3의 (A) 와 같이 마스크 레이아웃을 통해 나중에 형성되는 소자의 단면을 나타낸다. 위에서 언급되었듯이, 활성 영역(active area)에 소오스/드레인 영역(80S, 80D)이 형성된다. 그리고 그 나머지 영역은 STI 등의 소자분리막(30)으로 둘러쌓이게 된다. 그리고 저농도 드리프트 영역(40S, 40D)이 소오스/드레인 영역(80S, 80D)보다 더 깊게 수직 방향으로 이온 주입 되므로, 저농도 드리프트 영역(40S, 40D)이 소오스/드레인 영역(80S, 80D)을 둘러싸면서 형성된다.
도 3에 개시된 바와 같이 본 실시 예의 방식에 따르면, 저농도 드리프트 영역(40D, 40S)을 형성하는 단계에서, 저농도 드리프트 영역 형성용 마스크(40M)의 크기를 조절함으로써 형성되는 저농도 드리프트 영역의 길이(Lo)를 조절할 수 있다.
보다 구체적으로, 본 실시 예에 따르면, P웰 상에 게이트(60)를 형성하기 이전에 마스크를 이용하여 저농도 드리프트 영역(40D, 40S)을 형성한다. 이때, 마스크의 크기를 조절함으로써, 저농도 드리프트 영역의 길이(Lo)를 필요에 따라 적절하게 조절할 수 있다.
본 실시 예의 이러한 구성에 따르면, 55nm이하의 미세공정을 적용하기 위해서 게이트 도전막의 두께를 일정 수준 이하 예를 들어, 100nm 이하로 낮추는 경우에도, 드레인 측의 전계를 낮춰 HCI(Hot Carrier Immunity) 특성을 향상시키고 누설전류의 크기를 낮추고 일정 수준의 스냅백(Snapback) 특성을 억제할 수 있다.
스냅백(Snapback) 특성은, 소오스에서 주입된 전자가 드레인 LDD 근처에서 최대전계에 의해 가속되어 격자와 충돌하면서 발생한 홀(hole) 전류가 기판전압을 증가시켜 소오스/기판전압을 순방향으로 형성시켜 더욱 드레인 전류를 증폭시키는 일련의 포지티브 피드백(Positive-feedback) 현상이다. 스마트폰 드라이버 IC의 AMP는 특히 낮은 게이트 전압에서의 드레인 전압-드레인 전류 특성(VD-ID)이 평탄(flat)해야 한다는 점이 중요하다.
그런데 낮은 게이트 전압에서는 채널형성이 약해서 전류 레벨이 낮기 때문에 약간의 벌크전류에 의해서도 쉽게 VD-ID의 평탄성(flatness)을 열화시키게 되므로 벌크전류를 줄여 스냅백(Snapback) 특성을 개선시키는 것이 스마트폰 드라이버 IC를 위한 MOSFET의 핵심기술이라 할 수 있다.
반면, 도 4는 게이트 형성 이후에 저농도 드리프트 영역을 형성하는 LDD-MOSFET의 평면도이다. 도 4의 (A)에 도시된 바와 같이, 활성 영역 형성용 마스크(800M), LDD영역 형성용 마스크 (400M), 게이트 전극 형성용 마스크(600M)을 보여 주고 있다. 활성 영역 형성용 마스크 (800M) 영역은 추후에 소오스/드레인 영역(800S/800D)이 형성된다. 그 외의 지역은 소자 분리막(300)이 형성되는 영역이 된다.
도 4의 (A)에 도시된 바와 같이, 활성 영역 형성용 마스크(800M)를 감싸도록 LDD 형성용 마스크(400M)가 형성된다. 도4의 (B)는 도4의 (A)의 B-B’ 단면으로서 도 4의 (A)와 같이 마스크 레이아웃을 통해 나중에 형성되는 소자의 단면을 나타낸다. 위에서 언급되었듯이, 활성 영역(active area)에 소오스/드레인 영역(800S, 800D)이 형성된다. 그리고 그 나머지 영역은 STI 등의 소자 분리막(300)으로 둘러쌓이게 된다. 그리고 LDD 영역(400S, 400D)이 소오스/드레인 영역(800S, 800D)보다 더 깊게 수직 방향으로 이온 주입 되므로, LDD 영역(400S, 400D)이 소오스/드레인 영역(800S, 800D)을 둘러싸면서 형성된다.
그런데 도 3의 (B)와 다른 점은 P웰 상에 게이트(600)를 형성한 이후, 이 게이트(600)를 마스크로 이용한 경사 이온 주입 방식으로 LDD 영역(400D, 400S)을 형성하기 때문에 형성 가능한 LDD 영역(400D, 400S)의 길이(Lo)는 일정한 한계값을 갖는다.
특히, 예를 들어 고밀도집적화를 위한 55nm이하의 미세공정을 적용하기 위해서는 게이트 도전막의 두께가 일정 수준 이하로 얇아져야 한다. 얇은 두께를 갖는 게이트(600)를 마스크로 이용하여 LDD 영역(400D, 400S)을 형성하기 위해 일정 레벨 이상의 에너지를 사용하여 이온 주입 공정을 수행한다.
주입되는 물질이 게이트(600)를 투과하여 채널이 형성되어야 할 영역인 게이트 하부의 P웰에 도핑되는 이른바, 폴리 실리콘 이온 투과(Poly-Si Ion Penetration)현상이 발생하여 BVDss 특성이 저하되는 문제점이 생긴다.
따라서, high-end tech일수록 경사 이온 주입 방식으로는 적용 가능한 이온 주입 에너지에 한계가 있고, 이에 따라 형성 가능한 저농도 드리프트 영역의 길이(Lo)에도 한계가 있을 수 밖에 없다.
여기에다가 high-end tech일수록 LDD 스페이서가 작아지기 때문에 고농도 영역과 채널간의 간격이 좁아져 전계가 더욱 증가하게 된다. 즉, 저농도 드리프트 영역의 길이(Lo)가 짧아지면, 드레인 측에 전계가 집중되어 벌크전류가 커져 스냅백(Snapback)이 증가되고 HCI(Hot Carrier Immunity) 특성이 열화되는 문제점이 있다.
이하 도면에서는 DD-MOSFET과 LDD-MOSFET 을 제조하기 위한 방법을 각각 설명한다. 먼저 도 5 내지 도 9는 본 발명의 제1 실시 예인 드리프트-드레인(drift-drain, 줄여서 DD) 구조를 사용한 DD-NMOSFET 반도체 장치 제조방법을 설명하기 위한 도면이다.
도 5를 참조하면, 기판을 제공하는 단계에서는, 제1 도전형의 웰(well, 20)이 형성된 기판(10)을 제공하는 과정이 수행된다. 구체적으로, 이 단계에서 제공되는 기판(10)에는 단위 소자가 형성되는 영역인 활성 영역을 정의하기 위한 소자 분리막(30)이 형성되어 있고, 제1 도전형의 불순물이 도핑된 제1 도전형의 웰(20)이 형성되어 있다. 소자 분리막(30)의 깊이는 300nm 이상이다.
이하에서는 제1 도전형의 불순물로 p형 물질인 보론(Boron, B)을 채택하여 P웰을 형성한 경우 즉, 형성되는 반도체 소자가 NMOSFET인 경우를 예로 들어 본 실시 예를 설명한다. 물론 본 실시 예는 제1 도전형의 불순물로 n형 물질을 채택하여 N웰을 형성함으로써 PMOSFET을 제조하는 방법에도 적용될 수 있다. 여기서 웰(20)의 도핑 농도는 1×1016- 1×1018cm-3 가 되도록 한다.
다음으로 도 6을 참조하면, 저농도 드리프트 영역을 형성하는 단계에서는, 제1 도전형의 웰(20) 내의 중앙 영역에서 상호 이격되도록 제2 도전형의 저농도 불순물을 이온 주입하여 저농도 드리프트 영역(40D, 40S)을 형성하는 과정이 수행된다. 제2 도전형의 불순물은 낮은 확산도(low diffusivity)를 갖는 n형 물질인 인(Phosphorous, Ph)원자가 사용될 수 있다.
이러한 저농도 드리프트 영역(40D, 40S)을 형성하기 위해 적용될 수 있는 구체적인 공정의 예를 설명하면 다음과 같다.
먼저, 제1 도전형의 웰(20)이 형성되어 있는 기판(10)의 상부에 저농도 드리프트 영역(40D, 40S)을 형성하기 위한 저농도 드리프트 영역 형성용 마스크(40M)를 형성한다. 저농도 드리프트 영역 형성용 마스크(40M)는 채널이 형성되는 영역인 제1 도전형의 웰(20) 내의 중앙 영역에서 수직 방향으로 상부에 위치한 기판(10) 표면에 형성된다.
다음으로, 표면에 저농도 드리프트 영역 형성용 마스크 (40M)가 형성되어 있는 제1 도전형의 웰(20)의 내부로 제2 도전형의 저농도 불순물을 이온 주입함으로써, 제1 도전형의 웰(20) 내부에 중앙 영역을 사이에 두고 서로 이격되어 있는 2개의 저농도 드리프트 영역(40D, 40S)을 형성한다. 즉, 드레인측과 소오스측에 각각 드레인측 저농도 드리프트 영역(40D)과 소오스측 저농도 드리프트 영역(40S)이 형성된다. 소오스측 저농도 드리프트 영역(40S)이 제1 저농도 드리프트 영역이고, 드레인측 저농도 드리프트 영역(40D)이 제2 저농도 드리프트 영역이다.
이온 주입 에너지는 저농도 드리프트 정션 깊이를 고려해서 30-50KeV 에너지로 1E11 - 1E14 cm-2 도즈로 이온주입한다. 저농도 드리프트 영역은 경사 이온 주입 없이(No-tilt) 기판에 수직 방향으로 이온 주입한다. 그리고 도펀트 활성화(activation)을 위해 800-1100℃에서 급속 열처리(RTP) 공정을 실시한다. 이러한 조건하에 이온 주입을 할 경우, 반도체 기판 표면으로부터 0.1um 깊이에서 도펀트 농도가 0.5-5.0E18 cm-3 가 된다. 또한 P웰과 접하는 저농도 드리프트 정션 깊이는 0.4um 이하가 된다. 이러한 농도와 정션 깊이를 만족해야 우수한 특성을 갖는 소자를 제조할 수 있다. 저농도 드리프트 정션 깊이는 소자 분리막의 깊이보다 얇게 형성한다. 왜냐하면 인접하는 DD-MOS 소자와 분리를 하기 위해서이다.
본 실시 예에 따르면, 저농도 드리프트 영역을 형성하는 단계에서, 저농도 드리프트 영역 형성용 마스크(40M)의 크기를 조절함으로써 형성되는 저농도 드리프트 영역(40D, 40S)의 크기를 조절할 수 있다. 앞서 설명한 저농도 드리프트 영역(40D, 40S)을 형성하는 단계가 수행되면 P웰(20)의 내부에는 드레인측 저농도 드리프트 영역(40D)과 소오스측 저농도 드리프트 영역(40S)이 채널 영역인 중앙 영역을 사이에 두고 서로 이격된 상태로 형성된다.
도 7에 도시된 바와 같이, P웰(20)의 이 중앙 영역을 포함하여 드레인측 저농도 드리프트 영역(40D)과 소오스측 저농도 드리프트 영역(40S)의 일부와 중첩되는 영역의 상부에 게이트 절연막(50)과 게이트 도전막(60)을 형성하고, 게이트 도전막(60)의 측벽에 스페이서(70)를 형성한다. 게이트 절연막(50)의 두께는 6-9V 전압을 견디기 위해 10-30nm 두께를 사용한다. 그리고 폴리실리콘을 사용하여 게이트 도전막(60)을 형성하며, 게이트 도전막(60)의 두께는 고속 동작을 위해 150nm 이하로 매우 얇은 두께로 형성하는데 두께는 50-150 nm 두께를 필요로 한다.
도 8에 도시된 바와 같이, 소오스/드레인 영역을 형성하기 위해 게이트의 양측으로 노출되어 있는 저농도 드리프트 영역(40D, 40S) 내에 제2 도전형의 고농도 불순물을 이온 주입하여 소오스(80S)와 드레인(80D)을 형성하는 과정이 수행된다. 앞서 설명한 바와 같이 제2 도전형의 불순물은 n형 물질인 인(Phosphorous, Ph)원자가 사용될 수 있으며, 소오스(80S)와 드레인(80D)을 형성하기 위해서는 저농도 드리프트 영역(40D, 40S)을 형성하기 위해 적용한 도핑 농도보다 높은 농도를 적용하여 소오스(80S)와 드레인(80D)을 형성한다.
소오스 및 드레인 이온 주입 에너지는 저농도 드리프트 영역을 형성할 때 사용하는 에너지보다 작아야 한다. 본 발명에서는 50keV 로 As 도펀트를 이온 주입 하고, 연이어, 25KeV 의 phosphorous 도펀트로 이온 주입한다. 도즈량은 As의 경우 1E14-1E16 cm-2, Phosphorous 는 1E12-1E14 cm-2 로 이온 주입한다. 소오스/드레인 이온 주입도 저농도 드리프트 이온 주입 방식과 마찬가지로, 경사 이온 주입 없이(no-tilt) 이온 주입을 한다. 즉 기판에 수직 방향으로 이온 주입한다. 그리고 저농도 드리프트 도즈량보다 최소한 커야 한다. 그리고 도펀트 확산을 위해서 rapid thermal processing(RTP) 방법으로 1000℃이상에서 짧은 시간 동안 어닐링(annealing)을 실시한다.
이러한 과정이 수행되면, 드레인측 영역과 소오스측 영역은 각각 고농도 도핑 영역과 저농도 도핑 영역으로 구성되기 때문에, 급격한 농도 변화로 인해서 드레인측에서 발생할 수 있는 전계 집중을 방지할 수 있다.
다음으로 도 9에 도시된 바와 같이 컨택 플러그를 형성한다. 반도체 전면에 걸쳐 BPSG 물질을 이용하여 절연막(도시 하지 않음)을 형성하고, 마스킹 공정을 적용하여 단위 셀 외부와의 전기적인 연결을 위한 컨택(contact)을 형성하는 과정이 수행된다. 도면부호 90G는 게이트 컨택이고, 90D는 드레인 컨택이고, 90S는 소오스 컨택이다. 저농도 드리프트 영역과 게이트가 중첩되는 비율(Lo/Lg, %)은 드레인측 저농도 드리프트 영역(40D)과 게이트와 중첩되는 길이(Lo)를 게이트 길이(Lg)로 나눈 값이며 단위는 %이다. 이상에서 설명한 공정을 거치게 되면 확장된 Lo를 갖는 DD(Drift Drain) 방식의 NMOSFET이 제조된다.
도 10 내지 도 12는 본 발명의 제2 실시 예인 LDD 방식의 LDD-NMOSFET 반도체 장치 제조방법을 설명하기 위한 도면이다. 도 10을 참조하면, 소자 분리막(300)이 형성된 기판(100)에 P웰(200)을 형성한다. 그리고 P웰 위에 게이트 절연막(500)과 게이트 도전막(600)을 형성한다. P웰(200)의 농도 및 게이트 절연막(500) 및 게이트 도전막(600)의 두께는 앞서 설명한 DD-MOSFET 조건과 동일하다.
도 11에서 저농도의 n형 물질을 경사 이온 주입하여 LDD 영역(400D, 400S)을 형성한다. 이는 DD-MOSFET와는 다르게 경사 이온 주입하는 것이다. 게이트 두께가 얇기 때문에 높은 이온 주입 에너지를 사용하면 안된다. 본 발명에서는 60-80KeV 에너지로 1E11-1E13 cm-2 도즈로 이온 주입한다. 그리고 경사 이온 주입을 하기 위해 20-50도의 각도로 이온 주입 한다. 이렇게 함으로써 게이트 도전막 또는 게이트 전극 아래 부분까지도 최대한 이온 주입되어 LDD 영역이 형성된다. 그리고 도펀트 확산 및 활성화를 위해 700-900℃ 에서 10-60분 동안 열처리를 실시한다.
도12에서 게이트 도전막(600)의 측벽에 스페이서(700)를 형성한후, 게이트를 마스크로 이용하여 고농도의 n형 물질을 이온 주입하여 소오스(800S)와 드레인(800D)을 형성한다. 그리고 전기적인 연결을 위하여 컨택들(900G, 900D, 900S)을 형성한다.
도시되지 않았지만, 이와 비슷하게 1.5V 에서 동작하는 로직 소자 또는 SRAM 소자도 동시에 형성할 수 있다.
이하에서는, DD(drift drain)- NMOSFET과 LDD(Lightly Doped Drain)-NMOSFET 특성을 설명한다.
도 13은 저농도 드리프트 영역과 게이트가 중첩되는 비율과 전계 집중현상의 상관관계를 설명하기 위한 도면이다. 도 13을 참조하면, 저농도 드리프트 영역과 게이트가 중첩되는 비율(Lo/Lg)에 따라 드레인측에 생성되는 전계가 달라지는 것을 알 수 있다. 즉, 게이트 길이(Lg) 대비 드레인측 저농도 드리프트 영역과 게이트가 중첩되는 길이(Lo) 비율이 커질수록 드레인측에 생성되는 전계는 낮아진다. 전계가 낮아지면 핫-케리어 (HCI) 특성이 향상된다.
예를 들어, 도 13의 도면부호 A를 참조하면, 본 발명의 제1 실시 예에 따라 제조된 DD- NMOSFET를 구성하는 게이트 도전막의 두께가 100nm이고 저농도 드리프트 영역과 게이트가 중첩되는 비율이(Lo/Lg) 11%인 상태에서 드레인에 7.7V를 인가하는 경우, 드레인측에 생성되는 전계의 최대치는 2.4(MV/cm)이다. 일반적으로 소자의 동작 안정성을 위해 허용되는 전계 최대치가 3.5(MV/cm)인 점을 고려하면, 본 실시 예의 실험치는 적정한 수준임을 알 수 있다.
도 13의 도면부호 B는 최대 전계 값이 3.5(MV/cm)보다 높은 값을 보여 주고 있다. 중첩되는 길이 비율이 낮을수록 전계가 증가함으로 인해 소자 적용이 불가능한 영역을 나타낸다.
도 13을 통해서 알 수 있는 바와 같이, 소자의 안정한 동작을 위해 전계 값이 3.5(MV/cm) 이하가 되는 것이 중요한데, 이 조건을 만족시키기 위해 게이트 전극과 중첩되는 드리프트 드레인 길이와 게이트 길이 비율, Lo/Lg 값이 최소 5% 이상이 되어야 한다. 그래서 최대 전계 값이 3.5(MV/cm) 이하가 될 수 있다. 예를 들어 게이트 길이(Lg)가 1.0um 라면, Lo 값이 최소 0.05um 이상이 되어야 한다는 것이다. 만약 5% 미만이 되면, 최대 전계 값이 3.5(MV/cm) 이상이 나와 소자의 항복 전압이 낮아져 사용할 수 없게 된다.
도 14는 LDD-NMOSFET 과 DD-NMOSFET 구조의 드레인에 7.7V가 인가되는 경우, 게이트 길이와 문턱전압의 관계를 비교하여 나타낸 도면이다. 목표 기대치를 게이트 길이(Lg)가 약 0.9um일 때 문턱전압(Vth)이 약 0.7V라고 설정한 경우이다. 도 14를 참조하면, LDD-NMOSFET(도면 부호 LDD)과 DD-NMOSFET (도면 부호 DD)구조 모두 0.9um 근처에서 문턱 전압(Vt) 롤오프(roll-off) 특성이 우수하다. LDD-NMOSFET 및 DD-NMOSFET 구조 모두 목표 기대치를 충족시킴을 알 수 있다. 기존에 LDD-MOS로 설계된 드라이버 IC를 회로설계 변동 없이 바로 DD-MOS로 변경하는 것이 가능하다는 것을 알 수 있다.
도 15는 본 실시 예에 있어서, 게이트 전압과 정공에 의한 벌크 전류의 관계를 비교하여 나타낸 도면이다. 보다 구체적으로 기판에서 정공(Hole) 누설전류 최대값, Isub,max를 도시하였다. DD-NMOSFET(도면 부호 A)는 Vd=7.87V에서 Isub.max [A/um]값이, 10-5A/um 수준을 보여주고 있다. 반면 LDD-NMOSFET(도면 부호 B, C)는 10-4A/um 이상의 값을 보여주고 있다. 따라서 DD-NMOSFET 소자의 Isub.max값이 LDD-NMOSFET 대비 한 차수(one order) 이하의 크기로 줄어 들었다.
도 16은 본 실시 예에 있어서, 드레인 전압과 드레인 전류의 관계를 나타낸 도면이다. 도면부호 B와 C를 참조하면, LDD-NMOSFET의 경우 드레인 전류가 드레인 전압에 대하여 비교적 평탄한 특성을 보이다가 드레인 전압이 약 6V를 초과하면서 드레인 전류가 크게 증가한다. 반면 도 16의 도면부호 A를 참조하면, DD-NMOSFET의 경우 드레인 전압이 약 6V를 초과하여도 드레인 전류가 드레인 전압의 영향을 거의 받지 않고 평탄한 특성을 보이며 전체 구간에서 매우 안정된 값을 갖는다.
따라서, DD-MOSFET 소자는 스마트폰 드라이버 IC의 채널 증폭기(Channel AMP) 등에 사용되었을 때 옵셋(offset) 이 거의 없는 안정적인 드레인 전류를 보여 주기 때문에 핵심 기술이라 할 수 있다. 또한 낮은 게이트 전압에서의 드레인 전압-드레인 전류 특성(VD-ID)과 HCI특성의 충분한 개선이 예상되어 드라이버 IC 제작기술에 반드시 필요함을 알 수 있다.
앞서 설명한대로 DD-MOSFET 구조가 LDD-MOSFET 구조보다 우수하기 때문에 DD-MOSFET 을 위주로 설명하고자 한다. 도 17은 DD-MOSFET 구조에서, 저농도 드리프트 영역과 게이트가 중첩되는 영역의 길이(Lo)에 따른 게이트 전압과 Isub.max의 상관 관계를 나타낸 도면이다. Isub.max는 기판 누설 전류의 최대치이다. 여기서 1.1*VDD에서 Isub.max를 평가 한다.
도 17을 참조하면, 드레인 전압이 1.1VDD=8.47V인 경우, LDD방식을 통해 제조된 NMOSFET의 경우 게이트 전압의 변화에 따라 벌크 전류의 변화가 크고, 적용 가능한 게이트 전압 영역에서 벌크 전류의 값이 전반적으로 매우 크다. HCI 신뢰성도 1.1*VDD 기준이다. 반면, 본 실시 예의 DD방식을 통해 제조된 NMOSFET의 경우 저농도 드리프트 영역과 게이트가 중첩되는 영역의 길이(Lo)가 길어질수록 Isub.max가 3×10-5A/um 이하를 만족하고 있다.
이상에서 설명한 내용을 통하여 도 18에 개시된 바와 같이 문턱 전압(Vth), BVDss, Isub.max 요구 특성을 모두 만족시키는 최적의 Lo 구간을 표시하였고, 그 구체적인 실험 결과값을 표 1에 개시하였다. 표1은 게이트 길이, Lg=0.9um 일 때 기준이다.
Lo
[um]		 Lo/Lg
(%)		 Vth
[V]		 Idsat
[uA/um]		 Ioff
[A/um]		 BVDss
[V]		 Isub.max
[uA/um]
0 0.0 0.69 489 4.00E-14 10.6 38
0.05 5.6 0.758 477 2.48E-14 10.4 32
0.10 11.1 0.735 503 2.80E-14 11.0 20
0.15 16.7 0.698 537 3.72E-14 11.5 12
0.20 22.2 0.633 580 1.80E-13 11.8 6
0.25 27.8 0.498 636 1.29E-10 8.5 3.1
0.30 33.3 0.208 714 5.58E-06 2.7 1.7
도 18과 표 1을 참조하여 Vth, BVDss, Isub.max가 모두 적정 수준의 값을 갖도록 하는 Lo 구간을 설명하면 다음과 같다. Lo 구간이 0.05-0.23um인 경우, 즉, Lo/Lg(%) 구간이 5-25 % 인 경우, 문턱 전압인 Vth는 Lo에 반비례하여 완만하게 하강한다. Lo가 0.05um인 경우 Vth는 약 0.750V이고, Lo가 0.21um인 경우 Vth는 약 0.598V이다. Lo가 0.23um을 초과하면, Vth는 급격하게 하락하기 때문에, Lo가 0.23um을 초과하는 구간은 부적합하다.
Lo 구간이 0.05-0.23um인 경우, 드레인과 소오스 영역 사이의 항복 전압인 BVDss는 Lo에 비례하여 완만하게 상승하지만 상승 기울기가 작아서 거의 평탄한 특성을 갖는다. 이 구간에서 Lo가 0.08um인 경우 BVDss는 약 10.7V이고, Lo가 0.21um인 경우 BVDss는 약 11.1V이다. Lo가 0.23um을 초과하면, BVDss가 10V 미만으로 급격하게 하락하기 때문에, Lo가 0.23um을 초과하는 구간은 부적합하다. 그러므로 Lo 값은 BVDss 값이 최소 10V 이상이 되는 조건으로 설계되어야 한다.
보다 구체적으로, Lo가 커질수록 채널의 길이는 짧아질 수 밖에 없는데, Lo가 0.23um을 초과하여 채널의 길이가 지나치게 짧아지면, 드레인과 소스로부터의 공핍층이 게이트 밑의 기판 영역으로 이동하기 때문에 채널 부분의 전위 장벽이 저하된다. 이에 따라 드레인 전압의 약간의 증가에 의해 드레인 전류가 급증하고, 공핍층의 접촉에 의한 펀치쓰루(punch-through)가 발생한다.
Lo 구간이 0.05-0.23um인 경우, 기판 누설 전류인 Isub.max는 Lo에 반비례하는 특성을 보인다. Lo가 0.08um인 경우 Isub.max는 약 25uA/um이고, Lo가 0.21um인 경우 Isub.max는 약 5uA/um 이다. Isub.max가 작을수록 반도체 소자의 특성이 향상되지만, 앞서 설명한 Vth, BVDss 특성을 함께 고려하면, 최적의 Lo 구간은 약 0.05-0.23um인 것을 알 수 있다. Lo/Lg(%)로 환산하면, 5-25% 구간으로 최적의 구간이다. 보다 좁게는 Lo/Lg(%)가 10-23% 일 때 가장 적합하다.
또한 저농도 드리프트 영역의 도핑 농도에 따른 게이트 전압과 기판 누설 전류의 관계에 대한 실험을 통하여, 도 19에 개시된 바와 같이 Isub.max를 낮출 수 있는 최적의 도핑 구간(도면부호 C)이 존재한다는 사실을 알 수 있다. 보다 구체적으로, 도면 부호 C는 Lo가 0.15um인 경우 50keV 에너지와 8.0E12cm-3 도즈로 저농도 드리프트 영역을 도핑한 경우이다. C의 경우 보다 높거나 낮은 도핑농도를 사용한 A, B, D, E의 경우와 비교하여 Isub.max가 가장 낮은 것을 알 수 있다. 이러한 실험 결과로부터 Isub.max를 최소화할 수 있는 최적의 도핑 구간이 존재한다는 것을 알 수 있다. 이 실험 결과는 드레인 전압이 1.1VDD=8.47V인 경우, 드레인 누설전류(IDOFF)를 비교한 결과인데, LDD방식 대비 DD방식 사용시 약 3 order를 감소시킴을 알 수 있다. 이는 DD방식의 전계감소에 의한 효과에 인한 결과로 벌크전류 결과와 일치되는 결과라 할 수 있다.
도 20은 웰(well)과 저농도 드리프트 영역의 도핑 농도 프로파일에 따른 접합 깊이를 나타낸 도면이다.
도 20을 참조하면, 드레인측 저농도 드리프트 영역은 인(Ph) 도펀트로 도핑되고, P웰은 보론(B)으로 도핑된다. X-축은 반도체 기판의 표면으로부터 깊이를 나타낸다. 0 - 0.02um 구간은 반도체 기판에 형성된 게이트 절연막을 나타낸다. 0.02um 이후가 게이트 절연막 아래의 활성영역을 나타낸다. 이들의 도핑 농도 프로파일로부터 저농도 드리프트 영역의 접합 깊이는 0.4um 이하가 적합한데, 도 20에서 보듯이, 정션 깊이가 약 0.23um 로서 그 구간 안에 있음을 확인할 수 있다. 0.4um 초과하면 그 만큼 수평 방형으로도 확산되어 펀치 쓰루가 발생할 수 있어 위험한 구간이다.
그리고 저농도 드리프트 영역의 농도는 기판 표면에 가까울수록 높고, 기판 표면에서 멀어질수록 낮은 농도를 나타낸다. 도핑 농도는 1E17 - 1E19 cm-3를 가지고 있다. 특히 기판 표면으로부터 0.1um 깊이 근처에서 저농도 드리프트 영역의 농도는 0.5×1018cm-3 이상 5×1018cm-3 이하 값을 보여주고 있다. 이러한 농도 조건일 때 Isub.max, BVDss, Ioff 등의 반도체 소자 특성을 만족할 수 있다. 또한 저농도 드리프트 영역의 농도는 반도체 기판 표면으로부터 P웰과 접하는 지점인 정션 영역까지 한 차수(one order) 이상 감소하고 있다.
반면에 P웰 농도는 드리프트 농도보다 낮으며 정션 영역(N drift/P웰 경계)까지는 대체로 농도가 감소하다가 정션 영역 이후에 농도가 증가한다. P웰 농도 감소는 저농도 드리프트 영역의 농도에 비해 한 차수 이내에서 감소한다.
이상의 실험들을 통하여, 본 실시 예에 따른 반도체 소자 제조방법에 의해 제조된 반도체 소자의 게이트와 드레인에 인가되는 전압은 6V 이상 9V 이하인 경우, 저농도 드리프트 영역과 게이트가 중첩되는 영역의 길이(Lo)는 게이트 길이(Lg)의 5% 이상 25% 이하이고, 저농도 드리프트 영역의 불순물 농도는 0.5×1018cm-3 이상 5×1018cm-3 이하이고, 저농도 드리프트 영역의 접합 깊이(D)는 0.4um 이하인 것이 바람직하다는 것을 알 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 고집적 트랜지스터 소자의 문턱전압(Vth) 특성과 항복전압(BVDss) 특성 및 기판 누설 전류(Isub) 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법이 제공되는 효과가 있다.
보다 구체적으로, 드레인에 약 7.7V가 인가되는 고집적 트랜지스터 소자에 있어서, 고집적화에 따라 게이트 도전막의 두께가 일정치 이하로 낮아져도 채널 영역에서의 쉐도잉(Shadowing) 발생을 방지하면서 저농도 드리프트 영역의 길이를 확장함으로써 벌크 전류, 그리고 스냅백(snapback) 및 HCI 신뢰성 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법이 제공되는 효과가 있다.
이상에서 본 발명에 대한 기술사상을 첨부된 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
10: 기판
20: 제1 도전형의 웰
30: 소자 분리막
40D: 드레인측 저농도 드리프트 영역
40M: 저농도 드리프트 영역 형성용 마스크
40S: 소오스측 저농도 드리프트 영역
50: 게이트 절연막
60: 게이트 도전막
60M: 게이트 전극 형성용 마스크
70: 스페이서
80D: 드레인
80M: 활성 영역 형성용 마스크
80S: 소오스
90G: 게이트 컨택
90D: 드레인 컨택
90S: 소오스 컨택

Claims (23)

  1. 반도체 소자 제조방법에 있어서,
    반도체 기판에 웰 영역 및 소자 분리막을 형성하는 단계;
    상기 웰 영역 내에 제1 드리프트 영역, 제2 드리프트 영역 및 제3 드리프트 영역을 형성하는 단계;
    상기 제1 드리프트 영역, 상기 제2 드리프트 영역과 일부 중첩되도록 상기 웰 영역 상에 게이트 전극을 형성하는 단계; 및
    상기 제1 드리프트 영역, 상기 제2 드리프트 영역 내에 소오스 영역 및 드레인 영역을 각각 형성하는 단계;를 포함하며,
    상기 제3 드리프트 영역은 상기 웰 영역 내에 형성되고, 상기 소자 분리막에 의해 상기 제2 드리프트 영역으로부터 이격되고, 상기 제3 드리프트 영역의 깊이는 상기 제2 드리프트 영역의 깊이와 동일한 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 반도체 소자 제조방법에 의해 제조된 반도체 소자 특성은 문턱전압(Vth), 상기 드레인 영역과 상기 소오스 영역 사이의 항복 전압(BVDss), 기판에서 정공(Hole) 누설전류 최대값(Isub.max), 전계 중에 어느 하나를 포함하며 상기 반도체 소자 특성 중에 적어도 어느 하나를 만족하는 것을 특징으로 하는, 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 누설전류 최대값은 3×10-5A/um 이하를 만족하는 것을 특징으로 하는, 반도체 소자 제조방법.
  4. 제2항에 있어서,
    상기 전계는 3.5MV/cm 이하를 만족하는 것을 특징으로 하는, 반도체 소자 제조방법.
  5. 제2항에 있어서,
    상기 드레인 영역과 상기 소오스 영역 사이의 항복 전압(BVDss) 값은 10V 이상을 만족하는 것을 특징으로 하는, 반도체 소자 제조방법.
  6. 제1항에 있어서,
    상기 드레인 영역에 인가되는 전압은 6V 이상 9V 이하인 것을 특징으로 하는, 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 드리프트 영역의 불순물 농도는 0.5×1018cm-3 이상 5×1018cm-3 이하인 것을 특징으로 하는, 반도체 소자 제조방법.
  8. 제1항에 있어서,
    상기 제1 및 제2 드리프트 영역의 접합 깊이는 0.4um 이하인 것을 특징으로 하는, 반도체 소자 제조방법.
  9. 제1항에 있어서,
    상기 제1 및 제2 드리프트 영역의 농도는 상기 기판의 표면에 가까울수록 높고, 상기 기판의 표면에서 멀어질수록 낮은 농도를 나타내는 것을 특징으로 하는, 반도체 소자 제조방법.
  10. 반도체 소자에 있어서,
    웰 영역 및 소자 분리막이 형성된 반도체 기판;
    상기 웰 영역 내에 형성된 제1 드리프트 영역, 제2 드리프트 영역 및 제 3 드리프트 영역;
    상기 제1 드리프트 영역, 상기 제2 드리프트 영역과 일부 중첩되도록 상기 웰 영역 상에 형성된 게이트 전극;
    상기 제1 드리프트 영역 내에 형성된 소오스 영역; 및
    상기 제2 드리프트 영역 내에 형성된 드레인 영역을 포함하며,
    상기 제 3 드리프트 영역은 상기 웰 영역 내에 형성되고, 상기 소자 분리막에 의해 상기 제2드리프트 영역으로부터 이격되고, 상기 제 3 드리프트 영역의 깊이는 상기 제2 드리프트 영역의 깊이와 동일한 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 드레인 영역에 인가되는 전압은 6V 이상 9V 이하인 것을 특징으로 하는, 반도체 소자.
  12. 제10항에 있어서,
    상기 제1 및 제2 드리프트 영역의 불순물 농도는 0.5×1018cm-3 이상 5×1018cm-3 이하인 것을 특징으로 하는, 반도체 소자.
  13. 제10항에 있어서,
    상기 제1 및 제2 드리프트 영역의 접합 깊이는 0.4um 이하인 것을 특징으로 하는, 반도체 소자.
  14. 제10항에 있어서,
    상기 제1 및 제2 드리프트 영역의 농도는 상기 기판의 표면에 가까울수록 높고, 상기 기판의 표면에서 멀어질수록 낮은 농도를 나타내는 것을 특징으로 하는, 반도체 소자.
  15. 제10항에 있어서,
    상기 반도체 소자는 디스플레이 드라이버의 디코더 또는 채널 앰프에 사용되는 것을 특징으로 하는, 반도체 소자.
  16. 제10항에 있어서,
    상기 반도체 소자 특성은 문턱전압(Vth), 상기 드레인 영역과 상기 소오스 영역 사이의 항복 전압(BVDss), 기판에서 정공(Hole) 누설전류 최대값(Isub.max), 전계 중에 어느 하나를 포함하며 상기 반도체 소자 특성 중에 적어도 어느 하나를 만족하는 것을 특징으로 하는, 반도체 소자.
  17. 제16항에 있어서,
    상기 누설전류 최대값은 3ⅹ10-5A/um 이하를 만족하는 것을 특징으로 하는, 반도체 소자.
  18. 제16항에 있어서,
    상기 전계는 3.5MV/cm 이하를 만족하는 것을 특징으로 하는, 반도체 소자.
  19. 제16항에 있어서,
    상기 드레인 영역과 상기 소오스 영역 사이의 항복 전압(BVDss) 값은 10V 이상을 만족하는 것을 특징으로 하는, 반도체 소자.
  20. 제16항에 있어서,
    상기 게이트 전극의 두께는 50-150 nm, 상기 제2 드리프트 영역과 상기 게이트 전극과 중첩되는 영역의 길이는 0.05-0.23 um 인 것을 특징으로 하는, 반도체 소자.
  21. 제16항에 있어서,
    상기 제2 드리프트 영역의 농도는 상기 반도체 기판 표면으로부터 상기 웰 영역과 접하는 정션 영역까지 한 차수(one order) 이상 감소 하는 것을 특징으로 하는, 반도체 소자.
  22. 제10항에 있어서,
    상기 제3 드리프트 영역의 깊이는 상기 소자 분리막의 깊이보다 얕은 것을 특징으로 하는 반도체 소자.
  23. 제10항에 있어서,
    상기 제3 드리프트 영역 내에 형성된 고농도 도핑 영역;을 더 포함하는 반도체 소자.

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