CN104638006A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种半导体器件和一种制造半导体器件的方法，所述半导体器件包括：基板，包括阱区；具有栅极长度的栅电极，设置在阱区上；第一漂移区和第二漂移区，与栅电极叠置。第一漂移区和第二漂移区可以与栅电极叠置为作为栅极长度的百分比的叠置长度。

Description

半导体器件及其制造方法
本申请要求于2013年11月13日在韩国知识产权局提交的第10-2013-0137625号韩国专利申请的权益，出于所有目的，该韩国专利申请的全部公开内容通过引用包含于此。
技术领域
下面的描述涉及一种被构造成在中等电压区有效操作的半导体器件和一种半导体器件的制造方法。
背景技术
正在开发各种技术来改善器件的抗热载流子性(Hot Carrier Immunity,HCI)特性，从而使在金属氧化物半导体场效应晶体管(MOSFET)的漏极周围产生的电场的强度降低。
参照图1，在基板10上形成栅极氧化物膜12和栅极导电膜11，通过以倾斜角注入具有低掺杂浓度的掺杂剂来形成LDD区13。形成侧壁分隔件14，然后，通过注入高掺杂浓度的N型掺杂剂来形成源极16和漏极15。
在MOSFET结构中，对可形成的LDD区长度(Lo)具有一定的限制值。为了应用次微米级器件，栅极长度可以等于或小于55nm，栅极导电膜的厚度应该等于或小于100nm。
就厚度小于100nm的薄栅极导电膜而言，可形成的LDD区长度(Lo)具有一定的限制值。如果以足以穿过栅极的较高的能量来实施离子注入，以形成侧向延伸的LDD区，则注入的掺杂剂可能穿透至栅电极下方的半导体区中。结果，在栅极下方的沟道区处形成注入的LDD区。如果这种情况出现，则晶体管不能用作MOSFET。
因此，对可用于以倾斜角注入离子的能量而言，技术越高端，存在的限制越多。从而，在LDD区的长度(Lo)受到限制。
此外，技术越高端，用于大规模集成的LDD分隔件的厚度减少得越多。为此，高掺杂浓度的区域延伸至更远的沟道区，然后沟道区变小，使得电场增大。因此，当在LDD分隔件变小时，Ioff和Isub.max变高。
此外，如果LDD区的长度(Lo)不足，则电场集中在漏极区，因此，体电流(bulk current)变大。因此，抗热载流子(HCI)特性劣化。技术越高端，上述问题变得越激化。用于驱动器IC的AMP的MOSFET在栅电压低时需要使漏电压-漏电流特性平坦，以匹配晶体管之间的特性。但是，如果体电流因Lo不足而增大，则漏电流显著增大。因此，不能保持平坦，并且所谓的骤回(snapback)因此而增大。最终，放大器电路的偏移特性劣化，从而不能实现驱动器IC的生产。
由于高端技术中的这样的限制，具有高的体电流MOSFET结构不适于用来生产用于驱动在智能手机等中应用的AMOLED的驱动器IC所需的晶体管器件。
即，为了驱动用于诸如智能手机、LED TV、PC监视器和笔记本电脑的显示设备的AMOLED，需要稳定地操作的MOSFET。这里，装置所需要的特性为：1)大规模集成的可能性，2)高驱动电流，3)小的泄漏电流，4)为了使骤回小而具有低的体电流，以适用于驱动器IC的AMP，5)热载流子干扰(HCI)的高可靠性。
然而，如上所解释的，技术越高端，对MOSFET结构中可形成的LDD区的长度的限制因素越多。另外，由于小分隔件，所以电场增大。
发明内容
提供本发明内容，从而以简化的形式介绍下面在具体实施方式中进一步描述的选择的要点。本发明内容并不意图确定要求保护的主题的关键特征或必要特征，也不意图用于帮助确定要求保护的主题的范围。
在一个总体方面中，一种半导体器件包括：基板，包括阱区；具有栅极长度的栅电极，设置在阱区上；第一漂移区，与栅电极叠置叠置长度；以及第二漂移区，与栅电极叠置叠置长度。
所述半导体器件还包括：源区和漏区，位于阱区中，其中，第一漂移区可以被设置成靠近于源区，第二漂移区可以被设置成靠近于漏区；以及所述叠置长度可以为栅极长度的5％至25％。
传递至半导体器件的栅极和漏极的电压的范围可以为6V至9V。
第一漂移区和第二漂移区可以具有0.5×1018cm-3至5×1018cm-3的掺杂浓度范围。
第一漂移区和第二漂移区中的每个的深度可以等于或小于0.4μm。
第一漂移区和第二漂移区的低掺杂浓度可以随着第一漂移区和第二漂移区更靠近基板的表面而增大，随着第一漂移区和第二漂移区距离基板的表面的更远而减小。
半导体器件可以被构造成用于显示器驱动器的通道放大器或解码器。
半导体器件的一个或更多个特性可以包括阈值电压(Vth)、漏区-源区之间的击穿电压(BVDss)、基板空穴泄漏电流的最大值(Isub.max)和在漏极侧产生的电场中的任何一个或组合，半导体器件可以被构造成满足所述一个或更多个特性中的至少一个。
Isub.max可以等于或小于3×10-5A/μm，在漏极侧产生的电场可以等于或小于3.5MV/cm，漏区-源区之间的击穿电压(BVDss)可以等于或大于10V，或者栅极的厚度可以为50nm至150nm；以及所述叠置长度可以为0.05μm至0.23μm。
低掺杂浓度的第二漂移区的掺杂浓度可以从基板的表面到与第一导电型阱接触的结区减小一个或更多个数量级。
在另一总体方面中，一种半导体器件包括：基板；栅电极，包括栅极长度；以及漂移区，与栅电极叠置。
所述半导体器件还可以包括：阱区，位于基板中；以及漏区和源区，位于阱区中，其中，漂移区包括被设置成靠近于漏区的第一漂移区和被设置成靠近于源区的第二漂移区。
基板空穴泄漏电流的最大值(Isub.max)可以等于或小于3×10-5A/μm，在漏极侧产生的电场可以等于或小于3.5MV/cm，漏区-源区之间的击穿电压(BVDss)可以等于或大于10V，或者栅极的厚度为50nm至150nm。
漂移区可以与栅电极叠置0.05μm至0.23μm的长度。
在另一总体方面中，一种制造半导体器件的方法包括：在基板中形成阱区；在阱区中注入导电型掺杂剂以形成漂移区；以及在阱区上形成栅极以与漂移区部分叠置。
在阱区上形成栅极的步骤还可以包括形成栅极以与漂移区叠置栅极的长度的5％至25％的叠置长度。
其他特征和方面将通过具体实施方式、附图以及权利要求而清楚。
附图说明
图1是示出根据现有技术的半导体器件的示图。
图2是示出漂移漏(Drift Drain,DD)-MOSFET半导体器件的示图。
图3是示出在形成栅极之前形成低掺杂浓度的漂移区的DD-MOSFET的示例的示图。
图4是示出在形成栅极之后形成低掺杂浓度的漂移区的LDD-MOSFET的示例的示图。
图5、图6、图7、图8和图9是示出半导体器件的制造方法的示例的示图。
图10、图11和图12是示出半导体器件的制造方法的示例的示图。
图13是示出用于解释低掺杂浓度的漂移区和栅极叠置的比例与电场的集中现象之间的相互关系的示例的示图。
图14是示出比较栅极长度与阈值电压之间的关系的方式的示例的示图。
图15是示出比较栅电压与基板泄漏电流之间的关系的方式的示例的示图。
图16是示出漏电压与漏电流之间的关系的示例的示图。
图17是示出根据低掺杂浓度的漂移区与栅极叠置的区域的长度(Lo)，栅电压与Isub.max之间的相互关系的示例的示图。
图18是示出满足所有Vth特性、BVDss特性、Isub.max特性的优选Lo部分的示例的示图。
图19是示出根据Lo和低掺杂浓度的漂移区的掺杂浓度，栅电压与基板泄漏电流之间的关系的示例的示图。
图20是示出根据关于低掺杂浓度的漂移区和阱的掺杂浓度分布的结深度的示例的示图。
除非另外描述或提出，否则在整个附图和详细描述中，相同的附图标号将被理解为指示相同的元件、特征和结构。附图可以不是按比例绘制的，并且为了清晰、说明和便利起见，可以夸大附图中元件的相对尺寸、比例和对元件的描绘。
具体实施方式
提供下面详细的描述以有助于读者获得对这里描述的方法、设备和/或系统的全面理解。然而，对于本领域普通技术人员来讲，这里描述的系统、设备和/或方法的各种改变、修改和等同物将是清楚的。描述的工艺步骤和/或操作的进程是示例；然而，工艺步骤和/或操作的顺序不限于这里阐述的顺序，并且除了必须以一定顺序发生的步骤和/或操作以外，可以如本领域所知地改变。另外，为了增加清楚性和简明性，可以省略对于本领域普通技术人员来说公知的功能和构造的描述。
这里描述的特征可以以不同的形式来实施，并且将不被解释为局限于这里描述的示例。相反，已经提供了这里描述的示例，使得该公开将是彻底的和完全的，并且该公开将向本领域普通技术人员传达本公开的全部范围。
将参照图2来描述DD-MOSFET半导体器件的示例。在这个示例中，在这个示例中，DD-MOSFET器件可用于被构造成将范围为6V至9V(或7.7V)的电压传送至漏极的高集成的晶体管。因此，DD-MOSFET器件是用作显示尺寸为3寸至9寸的设备的显示驱动器IC的器件。相同的电压被施加到栅极和漏极。DD-MOSFET器件是用作驱动器IC的通道AMP和解码器的器件，并且可适用于栅极长度至少为0.8μm的器件。它可以常用于栅极长度为0.9μm至10μm的器件。
如果栅极长度变成小于0.8μm，则传递至漏极的电压将为6V至9V。因此，热载流子的寿命大幅度降低并且应用该结构可能导致困难。另外，如果栅极长度减小，则位于栅极下方的具有低掺杂浓度的第一漂移区40S和第二漂移区40D被布置成在沟道区彼此相邻。因此，可能在源区和漏区之间产生击穿现象。
为了减少热载流子寿命，可以将漏区80D布置成与栅极分隔件70分隔开。然而，由于单个器件的间距大小增大，因此对高集成度不利。因此，漏区80D被布置成直接附着于栅极分隔件70。从上述方面来看，这样的DD-MOSFET结构对AMOLED显示产品是有利的。这是由于解码器或通道AMP电路用在AMOLED显示产品中，并且其电路包括大约十万至大约百万的NMOS器件和PMOS器件。对于需要数百万的器件的高集成的产品来说，减小单个器件的尺寸是非常有利的。
根据上述高集成度的需求，可以以减小栅电极的厚度的方式来制造DD-MOSFET器件。在DD-MOSFET中，利用多晶硅层形成栅极导电膜。即使栅极导电膜的厚度变成等于或小于100nm，也防止在沟道区产生阴影。另外，如图2中所示，半导体器件还可以通过扩展与栅电极60叠置的低掺杂浓度的漂移区40D的长度(Lo)来改善阈值电压、BVDss和基板泄漏电流的特性。
如图2中所示，DD-MOSFET半导体器件包括：基板10；漂移区40D和40S，具有低掺杂浓度；栅极60；源区80S；和漏区80D。
器件隔离层30和第一导电型阱20形成在基板10中。器件隔离层30起限定其中形成有单个器件的有效区域的作用。第一导电型阱20通过利用第一导电型掺杂剂掺杂来形成。在下文中，将通过选择P型的铟(In)或硼(B)的第一导电型掺杂剂来形成P阱的示例(即，半导体器件是NMOSFET的示例)用作解释本公开的示例。
具有低掺杂浓度的漂移区40D、40S由在源极侧的具有低掺杂浓度的第一漂移区40S和在漏极侧的具有低掺杂浓度的第二漂移区40D构成。通过注入具有低掺杂浓度的第二导电型掺杂剂来使这两个区40D、40S形成为在第一导电型阱20内侧的中心区域中彼此隔离。第二导电型掺杂剂可以是具有低扩散率的N型的砷(As)掺杂剂或磷(P)掺杂剂。例如，阱20的掺杂浓度的范围为1×1016/cm3至1×1018/cm3。
在DD-MOSFET结构中，低掺杂浓度的漂移区40D具有与阈值电压、BVDss和基板泄漏电流的特性紧密的关系。因此，对于低掺杂浓度的漂移区40D而言，响应于对离子的剂量、离子注入的深度和离子注入的掺杂浓度的全面设计可能改善阈值电压、BVDss和基板泄漏电流的特性。
例如，如果传递到半导体器件的栅极和漏极的电压的范围为6V至9V，则优选地是，在漏极侧的低掺杂浓度的漂移区40D与栅电极60叠置的区域的长度(Lo)的范围为栅极长度(Lg)的5％至25％。另外，优选的是，在距离半导体的基板表面大约0.1μm的深度处，低掺杂浓度的掺杂剂的浓度的范围为0.5×1018/cm-3至5×1018/cm-3，并且优选的是，低掺杂浓度的漂移区的结深度(D)等于或小于0.4μm。对于低掺杂浓度的漂移区40D的这样的离子剂量、离子注入的深度和离子注入的掺杂浓度在下面也一样。
栅极结构由栅极氧化膜50和栅极导电膜60构成。侧壁分隔件70围绕栅极导电膜60并且形成在第一导电型阱20上。此外，侧壁分隔件70与低掺杂浓度的漂移区40D、40S部分叠置。
源区80S和漏区80D形成在栅极分隔件70的侧面区域处。源区80S和漏区80D形成在低掺杂浓度的漂移区40S、40D的内部。因掺杂剂通过热处理扩散，因此漏区80D可以扩散至栅极分隔件70下方的硅半导体的基板。因此，漏区可以形成为与栅极分隔件70部分叠置，源区80S也是这样。
漏区80D可以形成为与栅极分隔件70分隔开。然而，NMOS器件、PMOS器件的数量在十万至一百万之间，使得小间隔也可能导致器件间距的急剧增大。为此，本公开没有仅涉及前述结构。这样的结构适用于被构造成向漏极和栅极传递9V、13.5V、18V、20V和30V的电压的器件。在需要高击穿电压时，漏区80D被形成为与分隔件70分隔开。因此，传递至栅极和漏极的电压的范围为6V至9V，漏区80D形成为直接附着为紧挨分隔件70。
通过注入具有高掺杂浓度的第二导电型掺杂剂，在暴露于栅极的一侧的源极侧的低掺杂浓度的漂移区40S的内部形成源极80S，在暴露于栅极的另一侧的漏极侧的低掺杂浓度的漂移区40D的内部形成漏极80D。第二导电型掺杂剂可以是N型的磷(P)掺杂剂或砷(As)掺杂剂。为了具有较低的电阻，源极80S和漏极80D的掺杂浓度比低掺杂浓度的漂移区40D、40S的掺杂浓度高。漏极侧的区域和源极侧的区域分别形成在高浓度的掺杂区域和低浓度的掺杂区域中，从而可以防止电场的集中现象，电场的集中现象可能因掺杂浓度的快速变化而发生在漏极处。
器件隔离层30应该形成为比低掺杂浓度的漂移区40S、40D深。这使得器件之间能够分隔开。另外，器件隔离层30可以形成为比漏区80D和源区80S的深度深。另外，如图2中所示，低掺杂浓度的漂移区和高掺杂浓度的源/漏区对称地形成，使器件隔离层30夹在它们之间。即，低掺杂浓度的漂移区41和高掺杂浓度的源区或漏区81也形成在器件隔离层30的右侧。这是由于NMOS器件或PMOS器件重复地布置在该侧。
另外，与P型阱电连接的高掺杂浓度的P+区82位于最左侧。这是为了通过将等于或大于接地电压的电压传递至阱区来得到(catch)反馈偏压。
栅极接触件90G、漏极接触件90D和源极接触件90S允许单个单元与外部电连接。
以形成栅极的工艺为基础，制造如图2的示例中示出的结构的两种方法包括在形成栅极之前形成低掺杂浓度的漂移区(在下文中，“DD-MOSFET”)和在形成栅极之后形成低掺杂浓度的漂移区(在下文中，“LDD-MOSFET”)。将进一步参照图3和图4的示例来解释这些。
首先，图3是示出呈现DD-MOSFET的掩模布局的平面图的示例的示图，其中，DD-MOSFET在形成栅极之前形成低掺杂浓度的漂移区。如图3中的(A)所示，示出了用于形成有源区的掩模80M的示例、用于形成低掺杂浓度漂移区的掩模40M的示例以及用于形成栅电极的掩模60M的示例。在用于形成有源区的掩模80M的区域中，随后形成漏区80S/漏区80D。剩余的区域将由器件隔离层30形成。
如图3中的(A)所示，用于形成低掺杂浓度的漂移区的掩模40M被形成为围绕用于形成有源区的掩模80M。用于形成栅电极的掩模60M与用于形成低掺杂浓度的漂移区的掩模40M部分叠置，并且位于低掺杂浓度的漂移区的掩模40M之间的位置中。用于形成栅电极的掩模60M的垂直长度(Y轴方向)应该在用于形成低掺杂浓度的漂移区的掩模40M的长度范围内，从而减小单个器件的尺寸。
在图3中的(B)中，沿图3中的(A)中的线B-B’截取的剖视图的示例示出了随后通过掩模布局形成的器件的横截面。如上所述，源区80S/漏区80D形成在有源区处。将利用诸如STI等的器件隔离层30来围绕剩余区域。另外，由于通过离子注入工艺垂直地注入低掺杂浓度的漂移区40S、40D，低掺杂浓度的漂移区40S、40D比源区80S/漏区80D深，因此低掺杂浓度的漂移区40S、40D形成为围绕源区80S/漏区80D。
参照图3，在形成低掺杂浓度的漂移区40D、40S的示例操作中，可以通过控制用于形成低掺杂浓度的漂移区的掩模40M的尺寸来控制低掺杂浓度的漂移区的长度(Lo)。例如，在P型阱上形成栅极60之前，利用掩模形成低掺杂浓度的漂移区40D、40S。这里，通过控制掩模的尺寸，可以根据场合的需要来控制低掺杂浓度的漂移区的长度(Lo)。
在这个示例中，即使当将栅极导电膜的厚度减小在特定水平(例如，100nm)以下从而应用栅极长度为55nm或更小的亚微米级器件时，也可以通过降低漏极侧的电场来改善抗热载流子(HCI)特性。另外，可以降低泄漏电流的大小，可以抑制特定水平的骤回特性。
快速恢复特性是一系列的正反馈现象，通过该正反馈现象由从源极注入的电子产生的空穴流因最大化的电场通过在漏极LDD周围加速而与晶格碰撞。所述碰撞使基板电压增大，从而源电压/漏电压沿着向前的方向形成，从而使漏电流被进一步放大。对于智能手机驱动器IC的AMP，重要的是，漏电压-漏电流特性(VD-ID)是平坦的，尤其是在栅电压低时。
此外，在低栅电压时，因弱沟道形成而使电流水平低。因此，小的体电流将容易地降低VD-ID的平整度。通过减小体电流来改善快速恢复特性将是用于智能手机驱动器IC的MOSFET的核心技术。
相反，图4是示出在形成栅极之后形成低掺杂浓度的漂移区的LDD-MOSFET的平面图的示图。图4中的(A)示出了用于形成有源区的掩模800M的示例、用于形成LDD区的掩模400M的示例和用于形成栅电极的掩模600M的示例。源区800S/漏区800D形成在随后用于形成有源区的掩模800M的区域中。剩余区域将由器件隔离层300形成。
如图4中的(A)所示，用于形成LDD的掩模400M被形成为围绕用于形成有源区的掩模800M。图4中的(B)是沿图4中的(A)的线B-B’截取的剖视图，其示出了随后通过掩模布局形成的器件的剖视图。如上所述，源区800S/漏区800D形成在有源区中。将利用诸如STI等的器件隔离层300来围绕剩余区域。通过离子注入工艺来垂直地实现LDD区400S、400D，LDD区400S、400D比源区800S/漏区800D深。因此，LDD区400S、400D形成为围绕源区800S/800D。
应该理解的是，与图3中的(B)不同的是，在P阱中形成栅极600之后，利用栅极600作为掩模通过倾斜离子注入工艺来形成LDD区400D、400S，因此，可形成的LDD区400D、400S的长度(Lo)具有特定限制的值。
例如，为了对大规模集成电路应用55nm或更小的亚微米级器件，栅极导电膜的厚度应该薄至特定水平之下。为了形成LDD区400D、400S，通过利用具有小厚度的栅极600作为掩模，利用超过特定水平的能量来实现离子注入工艺。
BVDss特性因多晶硅离子渗透现象的产生而劣化，通过多晶硅离子渗透现象，掺杂剂渗透至栅极600下方的区域(即，应该形成沟道处)内并且位于栅极底部处P型阱被掺杂。
因此，技术越高端，用于倾斜离子注入方法的能量存在更多的限制因素。因此，低掺杂浓度的可形成的漂移区的长度(Lo)变得有限。
此外，技术越高端，LDD分隔件变得越小。因此，高掺杂浓度的区域和沟道之间间距变得窄，使得电场增大。即，如果低掺杂浓度的漂移区的长度(Lo)变短，则电场集中于漏极侧，使得体电流变大，然后快速恢复增强，因此热载流子干扰(HCI)特性劣化。
在下文中，将分别参照附图来解释制造DD-MOSFET和LDD-MOSFET的方法。图5至图9是示出利用漂移-漏极结构(DD)来制造DD-NMOSFET半导体器件的方法的示例的示图。
参照图5，在设置基板的操作中，设置形成有第一导电型阱20的基板10。特别地，在这个操作设置的基板10中，具有：器件隔离层30，被构造成限定形成有单个器件的有效区；第一导电型阱20，利用第一导电型掺杂剂掺杂。例如，器件隔离层30的深度等于或大于300nm。
在下文中，将解释通过选择P型的硼(B)作为第一导电型掺杂剂的P型阱(即，半导体器件为NMOSFET)的示例。当然，关于通过选择N型掺杂剂作为第一导电型掺杂剂来形成N阱的用于制造PMOSFET的方法可以应用本公开。这里，阱20的掺杂浓度应该为1×1016/cm3至1×1018/cm3。然而，掺杂浓度不限于此。
参照图6，在形成低掺杂浓度的漂移区的操作中，利用具有低掺杂浓度的第二导电型掺杂剂通过离子注入来形成低掺杂浓度的漂移区40D、40S，并且使低掺杂浓度的漂移区40D、40S在第一导电型阱20的中心区处彼此隔离。第二导电型掺杂剂可以具有低扩散性的作为N型的磷(P)原子。
如下将详细描述可以用于形成这样的低掺杂浓度的漂移区40D、40S的工艺的具体示例。
首先，形成用于形成低掺杂浓度的漂移区的掩模40M，以在基板10的形成有第一导电型阱20的上部处形成低掺杂浓度的漂移区40D、40S。用于形成低掺杂浓度的漂移区的掩模40M形成在基板10的表面处，其中，所述表面竖直地位于第一导电型阱20的形成沟道的中心区的上部。
然后，通过将具有低掺杂浓度的第二导电型掺杂剂在表面上注入到形成有用于形成低掺杂浓度的漂移区的掩模40M的第一导电型阱20的内部，形成彼此隔离的低掺杂浓度的两个漂移区40D、40S，并使第一导电型阱20的中心夹在所述低掺杂浓度的两个漂移区40D、40S之间。即，在漏极处的低掺杂浓度的漂移区40D和在源极处的低掺杂浓度的漂移区40S分别形成在漏极和源极处。在源极处的低掺杂浓度的漂移区40S是低掺杂浓度的第一漂移区，在漏极处的低掺杂浓度的漂移区40D是低掺杂浓度的第二漂移区。
在离子注入期间，通过考虑到低掺杂浓度的漂移区的结深度，以1E11cm-2至1E14cm-2的剂量施加30KeV至50KeV的能量。通过向基板垂直地(没有倾斜角度地)注入离子来实现低掺杂浓度的漂移区。然后在800℃至1100℃的温度下执行快速热处理(RTP)以使掺杂剂活化。如果在这样的条件下执行离子注入，则距离半导体的基板表面0.1μm的深度处掺杂剂的浓度将为0.5E18cm-3至5.0E18cm-3。另外，与P型阱接触的低掺杂浓度的漂移区的结深度变成等于或小于0.4μm。如果满足掺杂浓度和结深度，则可以制造具有突出特性的半导体器件。因此，低掺杂浓度的漂移区的结深度可以形成为比器件隔离层的深度浅。这是为了使与相邻的DD-MOS器件分隔开。
在示例中，在形成低掺杂浓度的漂移区的操作中，可以通过控制用于形成低掺杂浓度的漂移区的掩模40M的尺寸来控制低掺杂浓度的漂移区40D、40S的尺寸。只要实施了形成低掺杂浓度的漂移区40D、40S的上述操作，就可以使在漏极侧的低掺杂浓度的漂移区40D和在源极侧的低掺杂浓度的漂移区40S形成为彼此隔离。在低掺杂浓度的漂移区40D和低掺杂浓度的漂移区40S之间形成作为夹在P阱20内部的沟道区的中心区。
如图7中所示，在包括P阱20的中心区域的区域的上部形成栅极绝缘件50和栅极导电膜60，在该区域中，栅极绝缘件50和栅极导电膜60与漏极侧和源极侧的低掺杂浓度的漂移区40D和漂移区40S的一部分叠置。然后在栅极导电膜60处形成侧壁分隔件70。栅极绝缘件50的厚度应该为10nm至30nm，从而经受6V至9V的电压。可以利用多晶硅来形成栅极导电膜60，然而，栅极导电膜60的材料不限于此。为了高速运动，栅极导电膜60的厚度可以形成为150nm或更小，例如，50nm至150nm。然而，栅极导电膜60的厚度不限于此。
如图8中所示，利用具有高掺杂浓度的第二导电型掺杂剂在暴露于栅极的两侧的低掺杂浓度的漂移区40D、40S的内部形成源极80S和漏极80D。如上面所讨论的，第二导电型掺杂剂可以具有N型的磷原子(P)。为了形成源极80S和漏极80D，通过施加比为了形成低掺杂浓度的漂移区40D、40S而施加的掺杂浓度高的掺杂浓度来形成源极80S和漏极80D。
用于针对源极和漏极的离子注入的能量应该比用于形成低掺杂浓度的漂移区的能量小。在这个示例中，在离子注入中在50KeV下使用砷(As)掺杂剂。然后，在离子注入中在25KeV下使用磷掺杂剂。在离子注入中，砷(As)的剂量的大小为1E14cm-2至1E16cm-2，磷的剂量为1E12cm-2至1E14cm-2，但是不限于此。与在低掺杂浓度的漂移区处的离子注入相同，在没有倾斜离子注入的情况下实现源区/漏区。即，对基板垂直地施加离子注入。另外，剂量的大小应该至少大于低掺杂浓度的漂移区的剂量的大小。另外，源区和漏区通过用于使掺杂剂扩散的快速热处理(RTP)方法在1000℃或更高的温度下直接经过退火。
一旦执行如上的操作，则在漏极侧的区域和在源极侧的区域分别由高浓度的掺杂区域和低浓度的掺杂区域构成。因此，可以防止电场的集中现象，因浓度的快速变化而可能在漏极侧发生防止电场的集中现象。
参照图9，可以如在这个示例中所描绘地那样形成接触插塞。通过BPSG的使用在半导体的整个表面处形成绝缘膜(未示出)，执行掩模工艺，以形成接触件，从而与单个单元的外部电连接。参考标号90G表示栅极接触件，90D表示漏极接触件，90S表示源极接触件。通过将漏极侧处的低掺杂浓度的漂移区40D与栅极叠置的长度(Lo)除以栅极长度(Lg)来定义低掺杂浓度的漂移区与栅极叠置的比例(Lo/Lg％)。在执行这个示例的上述工艺之后，得到按照具有延伸的长度的漂移漏极(DD)的方式的NMOSFET。
图10至图12是示出通过相应的LDD方法生产的LDD-NMOSFET半导体器件的制造方法的示例的示图。参照图10，在其中形成有器件隔离层300的基板100中形成P阱200。然后，在P阱上形成栅极绝缘件500和栅极导电膜600。P阱的掺杂浓度和栅极绝缘件500与栅极导电膜600的厚度可以与在上面关于DD-MOSFET讨论的相同。
参照图11，通过倾斜离子注入利用具有低掺杂浓度的N型的掺杂剂来形成LDD区400D、400S。与DD-MOSFET不同，执行倾斜离子注入。由于薄的栅极，因此应该不使用用于离子注入的高能量。在这个示例中，可以以1E11cm-2至1E13cm-2的剂量利用60KeV至80KeV的能量来执行离子注入。另外，对于倾斜离子注入，可以采用20度至50度的角度。这样做时，即使在栅极导电膜或栅电极的底部处也通过离子注入充分地形成横向延伸的LDD区。此外，为了使掺杂剂扩散并激活掺杂剂，在700℃至900℃的温度下进行热处理10分钟至60分钟。
参照图12，在栅极导电膜600处形成侧壁分隔件700。其后，通过利用栅极作为掩模的离子注入利用具有高掺杂浓度的N型的掺杂剂来形成源极800S和漏极800D。为了电连接而形成接触件900G、900D、900S。
尽管未示出，但是可以同时与之相似地形成在1.5V下操作的逻辑器件或SRAM。
在下文中，将描述DD(漂移漏极)-NMOSFET和LDD(稍微掺杂的漏极)-NMOSFET的特性。
图13是示出用于解释低掺杂浓度的漂移区与栅极叠置的比例和电场的集中现象之间的关系的示例的示图。参照图13，应该理解的是，在漏极侧产生的电场根据低掺杂浓度的漂移区与栅极叠置的比例(Lo/Lg)而改变。即，在漏极侧处的低掺杂浓度的漂移区与栅极叠置的长度(Lo)与栅极长度(Lg)的比例变得越大，在漏极侧产生的电场变得越低。如果电场变低，则改善HCI特性。
在示例中，参照图13的附图标号A，当构成DD-NMOSFET的栅极导电膜的厚度为100nm，低掺杂浓度的漂移区与栅极叠置的比例(Lo/Lg)为11％时，如果将7.7的电压传递至漏极，则在漏极侧产生的电场的最大值为2.4(MV/cm)。考虑到使器件安全操作的电场的最大值通常为3.5(MV/cm)，这个实验值可以被认为是合适的。
图13的附图标号B表示高于3.5(MV/cm)的电场的最大值。叠置的长度的比例越小，电场越大。指出了不能应用器件的区域。
如图13中所示，重要的是，为了器件的安全操作，电场值为3.5(MV/cm)或更小。为了满足这个条件，与栅电极叠置的漂移漏极长度与栅极长度的比例(Lo/Lg)应该至少为5％。因此，电场的最大值可以为3.5(MV/cm)或更小。在这个示例中，如果栅极长度(Lg)为1.0μm，则长度(Lo)值应该至少为0.05μm。如果与栅电极叠置的漂移漏极长度与栅极长度的比例(Lo/Lg)变成小于5％，则电场的最大值变成3.5(MV/cm)或更大。因此，器件的击穿电压降低，并且因此，器件不能起作用。
图14是示出在将7.7V的电压传递至LDD-NMOSFET和DD-NMOSFET的漏极的情况下比较栅极长度与阈值电压的方式的示图。在栅极长度(Lg)大致为0.9μm的情况下，利用0.7V作为近似的目标值来设置阈值电压(Vth)。参照图14，对于LDD-NMOSFET(LDD)和DD-NMOSFET(DD)两者而言，阈值电压(Vth)的滚降(roll-off)特性在0.9μm周围最佳。可以理解的是，LDD-NMOSFET结构和DD-NMOSFET结构两者满足目标值。可以理解的是，在现有的驱动器IC中设计的LDD-MOS可以直接改变成DD-MOS，而不需要修改电路设计。
图15是示出比较栅电压与由空穴导致的体电流的方式的示图。更具体地，描绘了基板空穴泄漏电流的最大值(Isub.max)。DD-NMOSFET(A)在Vd＝7.87V的点处表现出10-5A/μm水平的Isub[μA/μm]。相比之下，LDD-NMOSFET(B，C)表现出10-4A/μm或更大。因此，在DD-NMOSFET器件中，Isub.max值比LDD-NMOSFET中的Isub.max值小一个数量级。
图16是示出漏电压与漏电流之间的关系的示例的示图。参照图16的附图标号B和C，对于LDD-NMOSFET，当漏电流相对于漏电压平坦同时漏电压大于大约6V时，漏电流急剧增大。相比之下，参照图16的附图标号A，对于DD-NMOSFET，即使漏电压大于大约6V，漏电流的特征为平坦，而没有被漏电压影响，并且在整个部分中具有稳定的值。
因此，DD-MOSFET器件在被用作智能手机驱动器IC的通道AMP时可以被认为是用于表现出几乎没有偏移的稳定的漏电流的核心技术。另外，期待的是，可以充分地改善低栅电压时的漏电压-漏电流特性(VD-ID)和HCI特性。
如上面所解释的，DD-MOSFET结构在许多方面优于LDD-MOSFET结构。因此，将使用DD-MOSFET结构的示例以用于解释。图17是示出在DD-MOSFET结构根据低掺杂浓度的漂移区与栅极叠置的长度(Lo)，栅电压与Isub.max之间的相互关系的示例的示图。Isub.max是基板泄漏电流的最大值。在这个示例中，可以在1.1×VDD下评定Isub.max。
参照图17，对于通过LDD方法制造的NMOSFET，当漏电压为处于1.1VDD＝8.47V时，体电流根据栅电压的变化而大大地变化，体电流值在可应用的栅电压区通常非常大。这是基于1.1×VDD的HCI可靠性。相比之下，对于通过与各个方面相对应的DD方法制造的NMOSFET，当低掺杂浓度的漂移区与栅极叠置的区域的长度(Lo)变得更长时，Isub.max满足3×10-5A/μm或更小。
如图18中所示，验证了满足阈值电压(Vth)、BVDss和Isub.max的所有的需求特性的最优长度(Lo)部分。在表1中提供了其具体的实验结果。表1是在0.9μm的栅极长度(Lg)的基础上制订的。
表1
Lo[μm] Lo/Lg(％) Vth[V] Idsat[μA/μm] Ioff[A/μm] BVDss[V] Isub.max[μA/μm]
0 0.0 0.69 489 4.00E-14 10.6 38
0.05 5.6 0.758 477 2.48E-14 10.4 32
0.10 11.1 0.735 503 2.80E-14 11.0 20
0.15 16.7 0.698 537 3.72E-14 11.5 12
0.20 22.2 0.633 580 1.80E-13 11.8 6
0.25 27.8 0.498 636 1.29E-10 8.5 3.1
0.30 33.3 0.208 714 5.58E-06 2.7 1.7
参照图18和表1，如下将描述使所有Vth、BVDss、Isub.max具有最优水平值的Lo部分。当(Lo)部分为0.05μm至0.23μm(即，Lo/Lg(％)部分为5％至25％的情况)时，阈值电压(Vth)与Lo成反比地逐渐降低。当长度(Lo)为0.05μm时，阈值电压(Vth)为大约0.750V，当长度(Lo)为0.21μm时，阈值电压(Vth)为大约0.598V。如果长度(Lo)大于0.23μm，则Vth急剧减小。因此，Lo大于0.23μm的部分可能是不合适的。
当长度(Lo)部分为0.05μm至0.23μm时，漏区和源区之间的击穿电压BVDss与Lo成比例地逐渐上升。然而，由于上升倾斜度小，BVDss通常具有平坦特性。在这个部分中，在长度(Lo)为0.08μm的情况下，BVDss为大约10.7V，在长度(Lo)为0.21μm的情况下，BVDss为大约11.1V。如果Lo大于0.23μm，则BVDss急剧下降至小于10V。因此，Lo大于0.23μm的部分可能是不合适的区间。因此，应该以BVDss值为至少10V的这样的方式来设计Lo。
例如，Lo变得越大，沟道长度变得越短。如果Lo大于0.23μm并且沟道长度变得过短，则来自漏极和源极的耗尽层移动至栅极下方的基板区。为此，沟道部分处的势垒降低。因此，由于漏电压的稍微增大，漏电流急剧增大并且通过耗尽层的接触产生击穿现象。
在Lo部分为0.05μm至0.23μm的情况下，基板泄漏电流Isub.max的特征在于，与Lo成反比。当Lo为0.08μm时，Isub.max为大约25μA/μm，当Lo为0.21μm时，Isub.max为大约5μA/μm。Isub.max越小，则半导体器件的特性越好。然而，与上述Vth和BVDss的特征一起考虑，可以理解的是，优选的Lo部分为大约0.05μm至0.23μm。对于Lo/Lg(％)，5％至25％的范围部分是优选的。更确切地，10％至23％的Lo/Lg(％)是最优选的。
此外，在图19中示出了对于低掺杂浓度的漂移区的掺杂浓度而言与比较栅电压和基板泄漏电流相关的示例性试验。可以发现，存在可以使Isub.max降低的优选的掺杂部分(C)。更具体地，附图标号C表示当Lo为0.15μm时，利用50KeV的能量以8.0E12cm-12的剂量掺杂低掺杂浓度的漂移区的情况。将理解的是，当与使用等于或大于C的掺杂浓度的A、B、D和E相比时，在C中Isub.max最低。通过实验结果，应该理解的是，具有可以使Isub.max最小化的优选的掺杂部分。在漏电压为1.1VDD＝8.47V的情况下，通过比较漏极泄漏电流(IDOFF)来得到这个实验结果。可以理解的是，与LDD方法相比，当利用DD方法时，减少了大约3个数量级。这源于在DD方法中减小的电场的效果，这与关于体电流的结果相对应。
图20是示出根据关于低掺杂浓度的漂移区和阱的掺杂浓度分布的结深度的示例的示图。
参照图20，利用磷(P)掺杂剂对在漏极侧低掺杂浓度的漂移区掺杂，利用硼(B)对P阱掺杂。X轴表示距离半导体的基板表面的深度。从0至0.02μm的部分表示形成在半导体基板上的栅极绝缘件。大于0.02μm的部分表示形成在栅极绝缘件下方的有源区。优选的是，考虑到掺杂浓度分布，低掺杂浓度的漂移区的结深度等于或小于0.4μm。如图20中所示，结深度为大约0.23μm，落在所述范围内。如果深度大于0.4μm，则超过的量将水平地扩散。因此，由于可能产生击穿现象，从而这将是危险的。
随着低掺杂浓度的漂移区越靠近基板的表面，低掺杂浓度的漂移区的掺杂浓度变得越高，随着其远离基板的表面，低掺杂浓度的漂移区的掺杂浓度变得越低。掺杂浓度范围为1E17cm-3至1E19cm-3。具体地，在距离基板表面0.1μm的深度附近，低掺杂浓度的漂移区的掺杂浓度的范围为0.5×1018cm-3至5×1018cm-3。在这样的掺杂浓度条件下，可以满足Isub.max、BVDss、Ioff特性。另外，低掺杂浓度的漂移区的掺杂浓度从基板表面至与P型阱接触的结区减小一个或更多个数量级。
相比之下，P型阱的掺杂浓度比漂移区的掺杂浓度低，并且通常减小直至结区(N漂移/P阱的边界)并且在结区之后增大。与低掺杂浓度的漂移区的掺杂浓度相比，P阱的掺杂浓度减小一个或更小的数量级。
通过上述实验和半导体器件的示例，当传递至半导体器件的栅极和漏极的电压的范围为6V至9V时，低掺杂浓度的漂移区与栅极叠置的区域的长度(Lo)优选地在栅极长度(Lg)的5％至25％的范围内，低掺杂浓度的漂移区的掺杂剂的浓度优选地在0.5×1018cm-3至5×1018cm-3的范围内，低掺杂浓度的漂移区的结深度(D)优选地等于或小于0.4μm。
在各个方面中，半导体器件改善了高集成晶体管的诸如阈值电压(Vth)、击穿电压(BVDss)和基板泄漏电流(Isub)的特性，并且改善了其制造方法。
例如，对于被构造成将大约7.7V的电压传递至漏极的高集成的晶体管器件，即使栅极导电膜的厚度变得比高集成所需的特定水平低，也可以防止沟道区处阴影的产生。另外，通过扩展低掺杂浓度的漂移区的长度，也可以改善体电流特性、快速恢复特性和HCI可靠性特性。
尽管本公开包括具体示例，但是对于本领域普通技术人员将清楚的是，在不脱离权利要求及其等同物的精神和范围的情况下，可以在这些示例中进行形式和细节上的各种改变。这里描述的示例将仅以描述性含义被考虑，而不出于限制的目的。在每个示例中的多个特征或方面的描述将被看作可适用于其他示例中的相似特征或方面。如果以不同的顺序执行描述的技术，和/或如果描述的系统、体系结构、装置或电路中的组件以不同的方式组合和/或被其他组件或它们的等同物取代或补充，则也可以获得适当的结果。因此，公开的范围并不受详细描述的限制，而是通过权利要求及其等同物进行限定，并且权利要求及其等同物的范围内的各种修改将被解释为被包括在本公开中。

Claims (16)

1.一种半导体器件，所述半导体器件包括：
基板，包括阱区；
具有栅极长度的栅电极，设置在阱区上；
第一漂移区，与栅电极叠置叠置长度；以及
第二漂移区，与栅电极叠置叠置长度。
2.如权利要求1所述的半导体器件，所述半导体器件还包括：
源区和漏区，位于阱区中，其中，
第一漂移区被设置成靠近于源区，第二漂移区被设置成靠近于漏区；并且
所述叠置长度为栅极长度的5％至25％。
3.如权利要求1所述的半导体器件，其中，传递至半导体器件的栅极和漏极的电压的范围为6V至9V。
4.如权利要求1所述的半导体器件，其中，第一漂移区和第二漂移区具有0.5×1018cm-3至5×1018cm-3的掺杂浓度范围。
5.如权利要求1所述的半导体器件，其中，第一漂移区和第二漂移区中的每个的深度等于或小于0.4μm。
6.如权利要求1所述的半导体器件，其中，第一漂移区和第二漂移区的低掺杂浓度随着第一漂移区和第二漂移区更靠近基板的表面而增大，随着第一漂移区和第二漂移区距离基板的表面更远而减小。
7.如权利要求1所述的半导体器件，其中，半导体器件被构造成用于显示器驱动器的通道放大器或解码器。
8.如权利要求1所述的半导体器件，其中，半导体器件的一个或更多个特性包括阈值电压、漏区-源区之间的击穿电压、基板空穴泄漏电流的最大值和在漏极侧产生的电场中的任何一个或组合，半导体器件被构造成满足所述一个或更多个特性中的至少一个。
9.如权利要求7所述的半导体器件，其中，基板空穴泄漏电流的最大值等于或小于3×10-5A/μm，在漏极侧产生的电场等于或小于3.5MV/cm，漏区-源区之间的击穿电压等于或大于10V，或者栅极的厚度为50nm至150nm；并且
所述叠置长度为0.05μm至0.23μm。
10.如权利要求1所述的半导体器件，其中，低掺杂浓度的第二漂移区的掺杂浓度从基板的表面到与第一导电型阱接触的结区减小一个或更多个数量级。
11.一种半导体器件，所述半导体器件包括：
基板；
栅电极，包括栅极长度；以及
漂移区，与栅电极叠置。
12.如权利要求11所述的半导体器件，所述半导体器件还包括：
阱区，位于基板中；以及
漏区和源区，位于阱区中，
其中，漂移区包括被设置成靠近于漏区的第一漂移区和被设置成靠近于源区的第二漂移区。
13.如权利要求11所述的半导体器件，其中，基板空穴泄漏电流的最大值等于或小于3×10-5A/μm，在漏区侧产生的电场等于或小于3.5MV/cm，漏区-源区之间的击穿电压等于或大于10V，或者栅极的厚度为50nm至150nm。
14.如权利要求11所述的半导体器件，其中，漂移区与栅电极叠置0.05μm至0.23μm的长度。
15.一种制造半导体器件的方法，所述方法包括：
在基板中形成阱区；
在阱区中注入导电型掺杂剂以形成漂移区；以及
在阱区上形成栅极以与漂移区部分叠置。
16.如权利要求15所述的方法，其中，在阱区上形成栅极的步骤还包括形成栅极以与漂移区叠置栅极的长度的5％至25％的叠置长度。
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