CN102484134A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供缓和在栅极和漏极之间产生的电场集中的高击穿电压晶体管。本发明提供一种半导体器件，包括：第一栅电极，通过栅极绝缘膜在半导体基板上方形成；第二栅电极，通过栅极绝缘膜在半导体基板上方形成，且通过绝缘侧墙布置在第一栅电极的侧面；源极区域和漏极区域，在半导体基板上形成，从而夹置第一和第二栅电极；以及电场集中缓和区域，形成为夹置位于第一栅电极下方的半导体基板的某区域，且形成为与第二栅电极以及漏极和源极区域交叠。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，且更具体而言涉及高击穿电压晶体管。
背景技术
近年来，晶体管的制造工艺中的微制作得到发展，导致晶体管的尺寸越来越小。这样，希望避免在漏极区域端部产生的电场集中。即使在需要电压电阻特性的高压电阻晶体管（例如在液晶显示器驱动电路中使用的MOS晶体管）的制造工艺中的微制作得到发展，由此晶体管的尺寸减小。另一方面，希望栅极和漏极之间产生的电场集中改善。尤其是，希望在由于电场集中导致的GIDL（栅极感应漏极泄露）方面的改善。
作为改善电场集中的技术，已知存在在栅电极的端部下方形成比沟道区域厚的栅极氧化物膜的技术（偏置LOCOS），以及作为该技术的变型、在漏极高浓度区域以及硅化物和栅电极之间形成偏移区域的技术（例如，见专利文献1）。
将参考图19描述在漏极高浓度区域以及硅化物区域和栅电极之间形成偏移区域的技术。
图19是说明根据常规技术的半导体器件的剖面图。在根据常规技术的半导体器件中，MOS场效应晶体管的漏极区域包括：第二导电类型的低浓度扩散层70，在第一导电类型的半导体基板1的表面上形成；第二导电类型的浓度扩散层130，被低浓度扩散层70环绕且距低浓度扩散层70的外围预定距离向内形成；以及硅化物层120，被高浓度扩散层130环绕，且距高浓度扩散层130的外围预定距离向内形成。硅化物层120与在高浓度扩散层130的特定区域顶部之上从栅电极90上的特定区域顶部形成的偏移形成绝缘层300相邻布置，由此硅化物层120与栅电极90相距预定距离形成。具体而言，形成硅化物层120，在栅电极90上的其他区域和硅化物层120之间存在偏移区域（图19中的区域B）。
相关文献
专利文献
专利文献1：日本未审专利公开No.2004-47721。
发明内容
然而，该常规技术需要形成偏移形成绝缘层且对其进行构图。因为在顶层上对新层进行构图，考虑光刻工艺中的处理精度（例如，图19中用于“A”和“C”的处理精度，“A”指示栅电极90上的硅化物层120的边缘与栅电极90的端部之间的距离，且指示偏移形成绝缘层300与栅电极90的交叠宽度。“C”指示隔离区域20的端部和漏极区域上硅化物120的端部之间的距离），晶体管的尺寸必须增加。当在顶层上形成的偏移形成绝缘层与栅电极交叠时，变得难以均匀地向栅电极掺杂杂质。因此，必须考虑晶体管的特性中的变化（例如，栅电极的电学变化）设计晶体管。
本发明鉴于上述情况，且目标在于提供一种高击穿电压晶体管，其缓和在栅极和漏极之间产生的电场集中且能够通过更简单的工艺制造。
本发明提供一种半导体器件及其制造方法。半导体器件包含：第一栅电极，通过栅极绝缘膜在半导体基板上方形成；第二栅电极，通过栅极绝缘膜在半导体基板上方形成，且通过绝缘侧墙布置在第一栅电极的侧面；源极区域和漏极区域，在半导体基板上形成，从而夹置第一和第二栅电极；以及电场集中缓和区域，形成为夹置位于第一栅电极下方的半导体基板的某区域，且形成为与第二栅电极以及漏极和源极区域交叠。
本发明的效果
半导体器件包含：第一栅电极，通过栅极绝缘膜在半导体基板上方形成；第二栅电极，通过栅极绝缘膜在半导体基板上方形成，且通过绝缘侧墙布置在第一栅电极的侧面；源极区域和漏极区域，在半导体基板上形成，从而夹置第一和第二栅电极；以及电场集中缓和区域，形成为夹置位于第一栅电极下方的半导体基板的某区域，且形成为与第二栅电极以及漏极和源极区域交叠。因此，能够增加第一栅电极与源极和漏极区域之间的距离，且能够通过电场集中缓和区域施加电场。因此，能够缓和在栅极和漏极之间产生的电场集中。
能够在形成栅电极的工艺期间形成用于增加第一栅电极与栅极和漏极区域之间的距离的区域。因此，不必在顶层上对新层进行构图。因此，本发明能够提供一种能够通过更简单工艺制造的半导体器件。
因为不必在顶层上对新层进行构图，半导体器件较不易于受到光刻工艺中处理精度的影响。因此，本发明能够提供更紧凑的半导体器件。
附图说明
图1是概念性说明根据本发明的一个实施例的半导体器件的剖面图。
图2是根据本发明的一个实施例的半导体器件的制造工艺的视图。
图3是根据本发明的一个实施例的半导体器件的制造工艺的视图。
图4是根据本发明的一个实施例的半导体器件的制造工艺的视图。
图5是根据本发明的一个实施例的半导体器件的制造工艺的视图。
图6是具有常规结构的半导体器件和根据本发明的第一实施例的半导体器件的平面图。
图7是概念性说明根据本发明的第一实施例的修改例的半导体器件的平面图。
图8是概念性说明根据本发明的第二和第三实施例的半导体器件的平面图。
图9是用于描述根据第一实施例的半导体器件、第一实施例的修改例和根据第三实施例的半导体器件的性能的概念性剖面图。
图10是用于描述根据第一实施例和第二实施例的半导体器件的性能的概念性剖面图。
图11是概念性说明根据本发明的第四实施例的半导体器件的平面图。
图12是概念性说明根据本发明的第五和第六实施例的半导体器件的平面图。
图13是用于描述根据第一实施例、第四实施例和第六实施例的半导体器件的性能的概念性剖面图。
图14是示出具有常规结构的半导体器件和根据本发明的第一实施例的半导体器件的电学特性的示意图。
图15是示出根据本发明的第一实施例和第一实施例的修改例的半导体器件的电学特性的示意图。
图16是示出根据本发明的第一实施例和第二实施例的半导体器件的电学特性的示意图。
图17是示出根据本发明的第一实施例和第四实施例的半导体器件的电学特性的示意图。
图18是概念性说明根据本发明的第七实施例的半导体器件的平面图。
图19是概念性说明根据背景技术的半导体器件的剖面图。
具体实施方式
半导体器件包含：第一栅电极，通过栅极绝缘膜在半导体基板上方形成；第二栅电极，通过栅极绝缘膜在半导体基板上方形成，且通过绝缘侧墙（spacer）布置在第一栅电极的侧面；源极区域和漏极区域，在半导体基板上形成，从而夹置第一和第二栅电极；以及电场集中缓和区域，形成为夹置位于第一栅电极下方的半导体基板的特定区域，且形成为与第二栅电极以及漏极和源极区域交叠。
此处，半导体基板不仅包含预先注入杂质的基板，而且包含具有通过将杂质注入到一个或更多区域形成的所谓阱区域的基板。绝缘侧墙表示填充电极的侧面或电极之间的间隔的绝缘部件。例如，侧壁对应于绝缘侧墙。任意部件能够用作绝缘侧墙，只要它们具有与侧壁相同的功能且其材料并不受特别限制。
电场集中缓和区域表示分别在源极区域和漏极区域上形成以夹置在第一栅电极下方的半导体基板的特定区域上形成的沟道的区域。电场集中缓和区域表示从沟道到源极区域或漏极区域的半导体基板的区域。该区域的一部分与沟道接触，而该区域的其他部分与源极区域或漏极区域接触。电场集中缓和区域形成为包括具有与源极区域和漏极区域相同导电类型的杂质，且还包括与沟道相反导电类型的杂质。
在本发明的一个实施例中，第二栅电极包含多个电极，且多个电极布置为其间具有绝缘侧墙。
根据本实施例，能够增加第一栅电极与源极和漏极区域之间的距离，且能够减小第二栅电极与源极和漏极区域之间的电容。为了减小上述电容，多个电极中的每一个的线宽可以比第一栅电极的线宽小。
用于多个电极的绝缘侧墙的宽度可以是0.3微米或更小。侧墙由绝缘膜制成。当侧墙的宽度大于0.3微米时，绝缘膜必须形成为具有大于一般厚度的厚度（例如0.05至0.15微米），这导致增加制造成本的问题。因此，侧墙的宽度优选地不大于0.3微米。
在本发明的一个实施例中，第二栅电极的线宽大于第一栅电极的线宽。
根据本实施例，能够更多地增加第一栅电极与源极和漏极区域之间的距离。因此，本实施例能够提供适于需要高击穿电压的用途的晶体管。
在本实施例中，第二栅电极也可以包含多个电极，其中该多个电极可以布置为其间具有绝缘侧墙。而且，该多个电极中的每一个的线宽可以比第一栅电极的线宽小。
在本发明的一个实施例，第二栅电极布置在第一栅电极的漏极区域侧，且仅布置在漏极区域侧。根据本实施例，能够增加第一栅电极与漏极区域之间的距离，且能够相对减小第一栅电极与源极区域之间的距离。因此，能够在缓和栅极和漏极之间产生的电场集中的同时设计更紧凑的晶体管。
在本发明的一个实施例中，半导体基板以及第一和第二栅电极由硅材料制成，且第一和第二栅电极、源极区域和漏极区域均具有在其表面上形成的硅化物层。
根据本实施例，能够减小栅电极、源极区域和漏极区域的电阻值。因此，能够在缓和电场集中的同时实现晶体管的电阻的减小和晶体管的高速操作。
在本发明的一个实施例中，第一栅电极电学连接到向第一栅电极施加电势的信号线，且第二栅电极与第一栅电极和信号线电学隔离。
根据该实施例，第二栅电极并不有效地影响源极区域和漏极区域，由此不需要考虑栅极和漏极之间的寄生电容的增加。因此，第一栅电极与源极区域和漏极区域之间的距离能够设置得更大。使用这种配置，能够提供更适于需要高击穿电压的用途的晶体管。
在本发明的一个实施例中，第一栅电极电学连接到信号线，且第二电极电学连接到第一电极和信号线。
根据本实施例，当来自控制信号的电势施加于第一栅电极时，相同的电势也施加于第二栅电极。因此，半导体基板的表面上电场缓和区域中的载流子的浓度增加，由此能够实现晶体管的电阻的减小和晶体管的高速操作。
在本发明的一个实施例中，除了根据上述发明的半导体器件，半导体基板还包含第二半导体器件，该第二半导体器件包含：栅电极，通过栅极绝缘膜在半导体基板上方形成且在其侧面设置有绝缘侧墙；第二源极区域和漏极区域，在半导体基板上形成，从而夹置栅电极；以及第二电场缓和区域，形成为夹置栅电极下方的半导体基板的特定区域，且与第二源极区域和漏极区域交叠。
根据本实施例，能够在相同的半导体基板上形成能够缓和电场集中的高击穿电压半导体和低击穿电压半导体。因此，能够提供适于显示器件的半导体基板。
根据本发明的制造半导体基板的方法包含：在半导体基板上形成栅极绝缘膜的步骤；在栅极绝缘膜上形成光刻胶膜且对光刻胶膜进行构图使得光刻胶膜覆盖半导体基板上的特定区域的步骤；使用经构图的光刻胶膜作为掩膜向半导体基板注入与半导体基板具有相反导电类型的杂质的第一杂质注入步骤；在第一杂质注入步骤之后去除光刻胶膜的步骤；在去除光刻胶膜的基板上形成栅电极膜且对栅电极膜进行构图使得通过栅极绝缘膜在特定区域上布置第一栅电极且在不同于该特定区域的区域上且通过间隔在第一栅电极的侧面布置第二栅电极的步骤；在经构图的第一和第二栅电极上形成绝缘膜且回蚀绝缘膜从而在第一和第二栅电极的侧面以及第一和第二栅电极之间的间隔上形成绝缘侧墙的步骤；以及通过使用第一和第二栅电极以及绝缘侧墙作为掩膜向半导体基板注入与所述杂质具有相同导电类型的杂质的第二杂质注入步骤。
根据本发明的制造半导体器件的方法，形成第一栅电极和第二栅电极，且在形成栅电极的步骤中，通过使用第一栅电极、第二栅电极、绝缘侧墙作为掩膜形成源极区域和漏极区域。因此，不必在顶层上对新层进行构图以增加第一栅电极与源极区域和漏极区域之间的距离。因此，能够使用更简单的工艺制造高击穿电压晶体管。因为不需要在顶层上对新层进行构图，该方法较不易受光刻工艺中处理精度的影响，由此能够制造更紧凑的半导体器件。
根据本发明的制造半导体基板的方法包含：在通过隔离工艺分离成第一区域和第二区域的半导体基板上形成栅极绝缘膜的第一栅极绝缘膜形成步骤；在栅极绝缘膜上形成光刻胶膜且对光刻胶膜进行构图使得光刻胶膜覆盖半导体基板上的第一区域和第二区域上的特定区域的步骤；使用经构图的光刻胶膜作为掩膜向半导体基板注入与半导体基板具有相反导电类型的杂质的第一杂质注入步骤；在第一杂质注入步骤之后去除光刻胶膜的步骤；在去除光刻胶膜之后去除第二区域上的栅极绝缘膜且在第二区域上形成不同于栅极绝缘膜的第二栅电极膜的第二栅极绝缘膜形成步骤；在形成第二栅极绝缘膜的基板上形成栅电极膜且对栅电极膜进行构图使得第一栅电极通过栅极绝缘膜布置在第一区域上的该特定区域上、第二栅电极相距一定间隔在第一栅电极的侧面布置在不同于该特定区域的区域上且第三栅电极布置在第二区域上的步骤；通过使用经构图的栅电极作为掩膜向半导体基板上的第二区域注入与所述杂质具有相同导电类型的杂质的第二杂质注入步骤；在第二杂质注入步骤之后在注入杂质的半导体基板上形成绝缘膜且回蚀绝缘膜从而在第一至第三栅电极的侧面以及第一和第二栅电极之间的间隔上形成绝缘侧墙的步骤；以及通过使用第一至第三栅电极和绝缘侧墙作为掩膜向半导体基板注入与所述杂质具有相同导电类型的杂质的第三杂质注入步骤。
根据本发明的制造半导体器件的方法，形成第一栅电极、第二栅电极和第三栅电极，且在形成栅电极的步骤中，通过使用第一栅电极、第二栅电极、第三栅电极和绝缘侧墙作为掩膜形成源极区域和漏极区域。因此，能够在相同的半导体基板上形成第一栅电极与源极区域和漏极区域之间的距离增加的高击穿电压晶体管和低击穿电压晶体管。
下面将参考附图详细描述本发明。
（第一实施例）
图1说明根据本发明的第一实施例的半导体器件。图1是半导体器件的概念性剖面图。如图1所示，根据本实施例的半导体器件1包括：栅电极9A、9B和9C，通过栅极氧化物膜6在P型半导体基板1上形成；N型源极/漏极区域12，形成为夹置栅电极9A、9B和9C；以及N型漂移区域7，形成为夹置栅电极9A下方的半导体基板1的一部分且与栅电极9B和9C以及N型源极/漏极区域12交叠。
根据本实施例的半导体器件1采用硅基板1作为半导体基板1。在硅基板中形成P阱区域4A，且在该区域中形成半导体器件1。具有其上形成的掺杂P型或N型杂质的一个或多个区域的基板可以用作半导体基板1，或者可以使用以预定浓度初步掺杂P型或N型杂质的基板。在本实施例中，硅材料用于半导体基板1以形成稍后描述的硅化物层13。然而，半导体基板1的材料并不特别受限制，只要它能够形成晶体管（半导体器件）即可。半导体基板1不限于硅基板。半导体基板1可以是诸如锗的元素半导体、化合物半导体（例如锗硅）或者由玻璃基板上的多晶硅或非晶硅形成的基板。
如图1所示，在半导体基板1上形成栅极氧化物膜6。栅极氧化物膜6在栅电极9A、9B和9C下方形成，从而与之接触以从半导体基板1电学隔离栅电极9A、9B和9C。栅极氧化物膜6从栅电极9A、9B和9C下方的部分延伸到N型源极/漏极区域12侧。
栅极氧化物膜6由氧化硅膜形成。栅极氧化物膜6并不特别受限制，只要它能够从半导体基板电学隔离栅电极即可。例如，栅极氧化物膜6可以由诸如氮化硅膜的单层膜形成，或者由包含氧化硅膜和氮化硅膜的叠层膜形成。
能够根据晶体管的所需特性或操作电压适当地改变栅极氧化物膜6的厚度。在本实施例中，因为根据本实施例的半导体器件是高击穿电压晶体管，栅极氧化物膜6具有45nm的厚度。用于需要高击穿电压的用途的晶体管优选地例如可以具有30至60nm的厚度。
如图1所示，在栅极氧化物膜6上形成栅电极9A、9B和9C，且其上形成硅化物层13。栅电极9A、9B和9C布置为使得通过栅电极9A的侧面上的侧壁11在中心的栅电极9A的两侧形成栅电极9B和9C。
栅电极9A是用于控制在晶体管的源极和漏极之间流动的电流的电极，且对应于普通晶体管的栅电极。具体而言，栅电极9A具有栅电极9A下方的半导体基板的特定区域上的沟道。
另一方面，栅电极9B和9C不是用于有效控制晶体管的源极和漏极之间流动的电流的电极，而是所谓的伪栅电极。具体而言，通过向稍后描述的N型漂移区域7施加电场，栅电极9B和9C能够改变N型漂移区域7的电阻。在栅电极9B和9C下方不存在沟道。
栅电极9A、9B和9C在其侧面上具有侧壁11。栅电极9A、9B和9C使用侧壁11彼此隔离。从顶部看，栅电极9A、9B和9C使用侧壁11在成对的N型源极/漏极区域12之间的区域（存在沟道的区域）上彼此隔离。
使用上述栅电极9A、9B和9C的结构，栅电极9A能够用作用于控制在晶体管的源极和漏极之间流动的电流的栅电极，而如上所述栅电极9B和9C不能用作栅电极。具体而言，栅电极9B和9C不有效控制晶体管的源极和漏极之间的电流。稍后描述的N型漂移区域7和沟道之间的边界在栅电极9A的侧面下方的部分附近形成且远离栅电极9B和9C布置。因此，栅电极9A缓和栅电极9A和漏极之间的电场集中，而栅电极9B和9C几乎不影响栅电极9A和漏极之间的电场集中。因此，栅电极9B和9C极大地贡献于增加栅电极9A和源极/漏极扩散区域12之间的距离。通过N型漂移区域7，能够在栅电极9A和漏极之间施加电场。
栅电极9A、9B和9C包括多晶硅膜且由相同层制成。在本实施例中，栅电极9A、9B和9C具有相同层，即，具有相同层结构，使得它们能够使用相同的工艺形成。因此，在稍后描述的N型源极/漏极扩散层12的形成期间，不必对用于形成偏移区域的新层进行构图。
考虑在栅电极9A、9B和9C上形成用于获得低电阻的硅化物层13，这些栅电极由硅材料制成。然而，如果不形成硅化物层13，则这些栅电极可以由一般用于电极的导电材料制成。例如，可以使用诸如铝、铜、金、铂、钨、钽或钛的金属材料。栅电极9A、9B和9C可以具有单层结构或多层结构。
在栅电极9A、9B和9C的侧面上形成用于填充栅电极9A与栅电极9B和9C之间的间隔的侧壁11。在本实施例中，侧壁11由氧化硅膜制成。
侧壁11中的每一个的厚度必须是间隔的1/2或更多以填充栅电极9A与栅电极9B和9C之间的间隔。因此，在本实施例中，在栅电极9A与栅电极9B和9C之间，相对于均具有0.3微米的间隔，形成具有0.15微米或更大的厚度的侧壁11。因为侧壁11填充栅电极9A与栅电极9B和9C之间的间隔，栅电极9A、9B和9C以及侧壁11能够用作在形成稍后描述的N型源极/漏极扩散区域12期间形成偏移区域的层。
用于侧壁11的材料并不特别受限制，只要它是绝缘材料即可，即与用于填充电极的侧面或电极之间的间隔的侧壁的功能具有相同功能的材料即可。例如，能够使用诸如氮化硅膜的绝缘膜。
在栅电极9A、9B和9C的表面上形成硅化物层13。形成硅化物层13以用于减小栅电极的电阻。在本实施例中，硅化物层13由钛硅（TiSi2）材料制成。在本实施例中，还在稍后描述的N型源极/漏极区域12上形成硅化物层13。硅化物层13能够同时以自对准方式在栅电极和源极/漏极区域上形成且以栅电极9A、9B和9C以及N型源极/漏极区域12由硅材料（硅、多晶硅）制成且它们与高熔点金属经历硅化反应的方式形成。因此，优选地可以在栅电极9A、9B和9C以及N型源极/漏极区域12上形成硅化物层。即使同时在栅电极9A、9B和9C以及N型源极/漏极区域12上形成硅化物层13，通过栅电极9A、9B和9C的侧面上的侧壁11，在栅电极9A、9B和9C以及N型源极/漏极区域12之间不发生电学短路。因此，能够容易地减小栅电极和源极/漏极区域的电阻，这对于增强晶体管的特性是有利的。
除了上述钛硅（TiSi2），诸如钨或钼的高熔点金属和硅的化合物（WSi2、MoSi2）以及诸如钴、镍或铂的贵金属与硅的化合物（CoSi2、NiSi2、PtSi2）可以用于硅化物层13。
如图1所示，在其上形成栅电极9A、9B和9C的半导体基板1上形成N型源极/漏极区域12，从而夹置栅电极9A、9B和9C，且形成N型漂移区域7以夹置栅电极9A下方的半导体基板1的一部分且与栅电极9B和9C以及N型源极/漏极区域12交叠。
在栅电极9B的左侧（图1）的侧壁11的侧面下方的部分与绝缘区域2之间在半导体基板1上形成N型源极/漏极区域12。在栅电极9C的右侧（图1）的侧壁11的侧面下方的部分与绝缘区域2之间在半导体基板1上形成N型源极/漏极区域12。在N型源极/漏极区域12的表面上形成硅化物层。
在本实施例中，通过向半导体基板掺杂与半导体基板1（P型）具有相反导电类型的N型杂质形成N型源极/源极区域12。具体而言，通过使用栅电极9A、9B和9C和侧壁11作为掩膜向半导体基板注入N型高浓度杂质（约1×1015至1×1016cm-3）形成N型源极/漏极区域12。使用该工艺，能够同时完成到栅电极9A、9B和9C以及N型源极/漏极区域12的离子注入，且能够在侧壁11的侧面下方的部分和隔离区域2的侧面之间以自对准方式形成N型源极/漏极区域12。
在本实施例中，形成栅电极9B和9C以及侧壁11以增加栅电极9A和N型源极/漏极区域12之间的距离。因此，不必在栅电极9A或N型源极/漏极区域12上形成新层。因此，到栅电极9A、9B和9C和N型源极/漏极区域12的离子注入没有障碍，由此能够完成均匀的离子注入。这样，能够形成具有均匀电学特性的栅电极9A、9B和9C和N型源极/漏极区域12。
和栅电极中一样，形成硅化物层13以减小N型源极/漏极区域12的电阻。在图1中示出的实施例中，硅化物层13由钛硅（TiSi2）材料制成。如上所述，在本实施例中，能够以自对准的方式同时在栅电极和源极/漏极区域上形成硅化物层。
形成N型漂移区域7以夹置栅电极9A下方的半导体基板的一部分，即在沟道的两侧形成N型漂移区域7。在栅电极9B和9C下方形成N型漂移区域7，其经由栅极氧化物膜6与栅电极9B和9C交叠。N型漂移区域7还形成为与N型源极/漏极区域12接触且与相同的区域12交叠。
通过向半导体基板掺杂与半导体基板1（P型）具有相反导电类型的掺杂的N型杂质形成N型漂移区域7。N型杂质的浓度低于掺杂到N型源极/漏极区域12的杂质的浓度，N型漂移区域7与该N型源极/漏极区域12接触。例如，在本实施例中，通过使用浓度约为3×1012至1.2×1013cm-3的N型杂质的离子注入形成N型漂移区域7。N型漂移区域7通过接触N型源极/漏极区域12电学连接到N型源极/漏极区域12，由此缓和电场集中。N型漂移区域7在栅电极9B和9C下方形成，其通过栅极氧化物膜6与这些电极交叠，由此能够增加栅电极9A与N型源极/漏极区域12之间的距离。因此，能够缓和N型源极/漏极区域12和栅电极9A之间产生的电场集中。
如图1所示，N型源极/漏极区域12通过在层间电介质膜14上形成的接触电极15连接到金属布线16。电流从金属布线16供给到源极/漏极区域，且栅电极9A控制该电流。这样，晶体管（半导体器件）能够实现其功能。
（制造方法）
接下来将描述根据本发明第一实施例的半导体器件的制造方法。图2、3、4和5是根据本实施例的半导体器件的制造方法的每个步骤期间半导体基板的剖面图。这些图示出当在相同的半导体基板上制造第一实施例中的高击穿电压nMOS晶体管和低击穿电压nMOS晶体管的制造方法。在这些图中，在左侧示出高击穿电压MOS晶体管形成区域50，而在右侧示出低击穿电压MOS晶体管形成区域60。
如图2（a）所示，通过已知STI技术（浅沟槽隔离）或LOCOS（硅的局部氧化）在P型半导体基板1上形成深度为0.3至1.0微米的隔离区域2。两个隔离区域2之间的区域被指定为有源区域。如图2（a）所示，图的左侧的隔离区域2和中间的隔离区域2之间的区域变成将要形成高击穿电压nMOS晶体管的有源区域50，而中间的隔离区域2和右侧的隔离区域2之间的区域变成将要形成低击穿电压nMOS晶体管的有源区域60。
接下来，如图2（b）所示，在两个隔离区域2之间的有源区域上形成厚度为5至20nm的垫氧化物膜3，且然后，通过已知光刻技术、离子注入技术或退火技术分别在垫氧化物膜3下方形成高击穿电压P型阱区域5和低击穿电压P型阱区域5。
然后，如图2（c）所示，形成高击穿电压栅极氧化物膜（栅极绝缘膜）6和N型漂移区域7。
首先，在800至1000℃的氧气氛中形成厚度为30至60nm的高击穿电压栅极氧化物膜（栅极绝缘膜）6。例如，氧、包含氮的氧或者添加卤素的氧（HCl或DCE（双环己基乙烯））用于氧气氛。根据晶体管的操作范围确定高击穿电压栅极氧化物6的厚度。
然后，使用已知光刻技术在高击穿电压P型阱区域4上构图且形成用作电场缓和扩散层的N型漂移区域7。例如，使用80至150keV的注入能量以及3×1012至1.2×1013(离子/cm2)的剂量离子注入N型杂质的磷（P），由此形成N型漂移区域7。该N型漂移区域7用作高击穿电压nMOS晶体管中的电场缓和区域，且布置为夹置高击穿电压P型阱区域4的一部分，该区域对应于稍后描述的栅电极下方的区域。该区域对应于栅电极下方的沟道区域。
然后，如图3（d）所示，形成用于低击穿电压晶体管的栅极氧化物膜8。首先，从低击穿电压MOS晶体管形成区域60去除高击穿电压栅极氧化物膜6。然后，在低击穿电压MOS晶体管形成区域60上形成具有3至8nm的厚度的用于低击穿电压晶体管的栅极氧化物膜8。低击穿电压晶体管例如是使用1.8至3.3V操作的晶体管，且考虑操作范围确定栅极氧化物膜8的厚度。
接下来，如图3（e）所示，形成栅电极9A、9B和9C和9H。
首先，在高击穿电压MOS晶体管形成区域50和低击穿电压MOS晶体管形成区域60两个区域上，即在整个表面上沉积厚度为150至350nm的用于栅电极的多晶硅膜。
接下来，使用已知光刻技术，通过使用预定抗蚀剂图案同时形成用于高击穿电压nMOS晶体管的栅电极9A、9B和9C以及用于低击穿电压nMOS晶体管的栅电极9H。利用抗蚀剂图案形成栅电极，该栅电极具有这种图案：如图2（c）中示出的工艺中形成的N型漂移区域7布置在栅电极9A下方的部分的两侧。考虑光刻技术中的处理精度，图案形成为使得栅电极9A和具有下方形成的N型漂移区域7的栅电极9B和9C之间的间隙是0.3μm或更小。
接下来，如图3（f）所示，形成LDD区域10和侧壁11。
首先，使用抗蚀剂图案覆盖高击穿电压MOS晶体管形成区域50，且低击穿电压MOS晶体管形成区域60上的栅电极9H和隔离区域2用作掩膜。使用这种状态，使用已知光刻技术以自对准方式形成用于低击穿电压晶体管的LDD区域10（LDD：轻掺杂漏极）。例如，作为N型杂质的磷（P）用于形成LDD区域10。
然后，去除覆盖高击穿电压MOS晶体管形成区域50的抗蚀剂图案，且然后，在高击穿电压MOS晶体管形成区域50和低击穿电压MOS晶体管形成区域60上沉积绝缘膜。沉积的绝缘膜、栅极氧化物膜6和栅极氧化物膜8被回蚀，由此以自对准的方式在栅电极9H上形成侧壁11。在该工艺中，还在高击穿电压NMOS晶体管形成区域50上的栅电极9A、9B和9C上形成类似的侧壁11。具体而言，在栅电极9B和9C的侧面形成侧壁11，且由形成侧壁11的绝缘膜填充栅电极9A与栅电极9B和9C之间的间隙。形成侧壁11的绝缘膜的厚度必须是栅电极9A与栅电极9B和9C之间的间隙的1/2或更大。
如图4（g）所示，使用离子注入技术，通过使用栅电极9A、9B、9C和9H、侧壁11以及隔离区域2作为掩膜，以自对准的方式形成N型源极/漏极区域12。例如，使用40keV的注入能量以及1×1015至1×1016(离子/cm2)的剂量离子注入作为N型杂质的砷（As），由此形成用于向电极16提取高电流的高浓度N型源极/漏极区域。
在离子注入工艺中，N型杂质不仅被注入到N型源极/漏极区域12，还被注入到栅电极9A、9B、9C和9H，由此控制其电阻值。 在本实施例中，作为一个实例，描述N沟道晶体管。然而，当在相同的半导体基板上制造P+区域（基板接触）或PMOS和N沟道晶体管时，使用已知的光刻技术。
接下来，通过热处理激活使用离子注入工艺注入的杂质。例如，通过在800至900℃的温度使用热扩散熔炉退火约10至20分钟，或通过在900至1050℃使用RTA工艺约10至60秒来激活杂质。
如图4（h）所示，在栅电极9和N型源极/漏极扩散区域12上以自对准方式形成具有低电阻的硅化物层。
首先，通过预定HF化学物去除暴露于表面的导电膜（栅电极9和N型源极/漏极扩散区域12）上的绝缘膜。然后，通过溅射工艺或CVD工艺，在高击穿电压NMOS晶体管形成区域50和低击穿电压NMOS晶体管形成区域60这两个区域即在整个表面上沉积诸如Ti的高熔点金属，且然后在400至700℃执行RTA工艺（快速热退火）约30至90秒。使用该工艺，在导电膜（N型源极/漏极扩散区域12的Si和栅电极9的多晶硅）和高熔点金属之间产生硅化反应。取代Ti，Co或Ni可以用于高熔点金属。
接下来，通过H2SO4化学物去除隔离区域2的表面和侧壁11的表面上的未反应的高熔点金属（例如，Ti）。而且，执行层转变以形成硅化物层13。例如，通过在600至900℃执行RTA工艺约20至40秒以形成具有低电阻的硅化物层13执行层转变。
然后，如图5（i）所示，形成通过层间电介质膜14的电极16。首先，通过CVD工艺形成层间电介质膜14，且然后，对层间电介质膜14的一部分进行开口以形成接触孔15。使用金属填充接触孔15，且使用已知技术在层间电介质膜14上沉积金属膜。该金属膜被构图以形成电极16。使用该工艺，N型源极/漏极扩散区域12上的低电阻硅化物层13与电极16连接。因而，完成根据本实施例的半导体器件。
在本实施例中，作为一个实例，描述N沟道晶体管。然而，本发明可应用于P沟道晶体管，其中所有区域中的杂质的类型改变。
（第一实施例的形状）
接下来将描述根据本发明的第一实施例的半导体器件的平面形状。
图6说明具有常规结构的半导体器件和根据本发明的第一实施例的半导体器件。图7说明第一实施例的半导体器件的修改例。图14和15示出这些器件的电特性。图6和7是这些半导体器件的概念性平面图。图6（R）说明常规半导体器件的结构，而图6（A）说明根据第一实施例的半导体器件的结构。图7（A1）说明第一实施例的修改例的结构，而图7（A2）说明第一实施例的另一修改例的结构。图14是示出具有常规结构的半导体器件和根据第一实施例的半导体器件的漏源击穿电压特性的图表。图15是示出根据第一实施例及其修改例的半导体器件的漏源击穿电压特性的图表。在图14和图15中，横轴指示源极和漏极之间的电压，而纵轴指示漏极电流（以对数表示）。
将首先参考图6描述具有常规结构的半导体器件的平面形状和根据第一实施例的半导体器件的平面形状。
如图6（R）所示，常规半导体器件包括栅电极9、在栅电极9的两侧形成的源极侧硅化物层13S和漏极侧硅化物层13D以及通过接触电极15与源极侧硅化物层13S或漏极侧硅化物层13D接触的金属布线16。在源极侧硅化物层13S和漏极侧硅化物层13D之间形成源极/漏极扩散区域12（未示出），且在源极/漏极扩散区域12下方形成漂移区域7（未示出）以在栅电极9的侧面的下部与源极/漏极扩散区域12接触。栅电极9电学连接到施加电势且控制电势的信号线（未示出）。
另一方面，在根据第一实施例的半导体器件中，栅电极的形状不同于常规半导体器件的栅电极的形状，如图6（A）所示。具体而言，根据第一实施例的半导体器件的栅电极9包括位于成对的两个源极/漏极扩散区域12之间中部的第一栅电极9A以及在中央电极的两侧隔开形成的第二电极9B和9C。在源极/漏极扩散区域夹置的区域的外部，第一电极9A与第二电极9B和9C彼此连接。换句话说，栅电极9配置成在源极/漏极扩散区域夹置的区域的外部分成第一电极9A以及第二电极9B和9C，其中第一电极9A以及第二电极9B和9C使用桥9S连接以形成类叉形状。类叉电极之间的间隔使用侧壁（未示出）填充。沿着图6（A）中的线X-X的剖面对应于图1中的剖面图。
如图14所示，在常规半导体器件中，当源极和漏极之间的电压增加时，漏极电流从图14中的横轴的中心附近逐渐增加。另一方面，在根据第一实施例的半导体器件中，即使源极和漏极之间的电压增加，漏极电流不增加到图14中的横轴的右侧。由于下述原因，这点被考虑。与常规半导体器件相比较，在根据第一实施例的半导体器件中，第一栅电极和源极/漏极扩散区域之间的距离大，且电场通过漂移区域7从第一栅电极施加到源极/漏极扩散区域。因此，由于栅极和漏极之间产生的电场集中导致的GIDL（栅极感应漏极泄露）得到改善。
在常规半导体器件和根据第一实施例的半导体器件中，存在这样的电压区域：其中当源极和漏极之间的电压增加时，不管源极和漏极之间的电压如何，大量漏极电流流动。从图14发现，在根据第一实施例的半导体器件中，与常规半导体器件相比，形成该区域的漏极和源极之间的电压高。具体而言，根据第一实施例的半导体器件在击穿电压特性方面优越。
在根据第一实施例的半导体器件中，其中中心处的第一电极9A和第一电极9A的两侧的第二电极9B和9C在源极/漏极扩散区域夹置的区域的外部彼此连接，电压不仅施加到第一电极9A，而且施加到第二电极9B和9C。因此，在第二电极下方的漂移区域7上通过第二电极9B和9C产生电场，由此减小漂移区域7的电阻。
（第一实施例的修改例）
接下来参考图7描述第一实施例的修改例。如图7（A1）所示，在第一实施例的修改例中的组件布置在与图6（A）所示的第一实施例的半导体器件中的组件相同的位置（例如，沟道区域存在于第一电极9A下方）。然而，在修改例中，位于源极/漏极扩散区域12之间的中心附件的第一电极9A的两侧提供的与第一电极9A具有间隔的第二电极9B和9C的形状不同。具体而言，该修改例中第二电极9B和9C的线宽大于如图6（A）中示出的实施例中的线宽。根据图7（A2）中示出的另一修改例的半导体器件具有与根据第一实施例和第一实施例的修改例的半导体器件的结构相同的结构。然而，第二电极9B和9C的线宽大于根据第一实施例的半导体器件和根据第一实施例的修改例的半导体器件中的第二电极的线宽。根据图7（A2）中示出的另一修改例的半导体器件中，第一电极9A的两侧提供的第二电极9B和9C的线宽大于中心处的第一电极9A的线宽。
比较根据第一实施例的修改例（图7（A1））和根据第一实施例的半导体器件（图6（A）），如图15所示，根据第一实施例的修改例的半导体器件在击穿电压特性方面优越。具体而言，从图15中示出的漏源击穿电压特性发现，不管源极和漏极之间的电压如何，相比根据第一实施例的半导体器件，在根据第一实施例的修改例中大量漏极电流流动的电压区域中的电压较高。
由于下述原因，这点被考虑。具体而言，第一实施例的修改例中的第一栅电极和源极/漏极扩散区域之间的距离大于根据第一实施例的半导体器件中的相应距离，由此由于源极和漏极之间产生的电场集中导致的GIDL得到改善，且因此，根据第一实施例的修改例的半导体器件在击穿电压特性方面优越。
（第二和第三实施例）
接下来将描述根据本发明的第二和第三实施例的半导体器件。
图8示出根据本发明的第二和第三实施例的半导体器件。图16示出根据第二实施例的半导体器件的电特性。图8示出根据第二和第三实施例的半导体器件的概念性平面图。图8（B）说明根据第二实施例的半导体器件，而图8（C）说明根据第三实施例的半导体器件。图16示出根据本发明的第二实施例的半导体器件的漏源击穿电压特性，而横轴指示源极和漏极之间的电压，且纵轴指示漏极电流（以对数表示）。
如图8（B）所示，根据第二实施例的半导体器件中的组件布置在与根据第一实施例的半导体器件的组件几乎相同的位置。然而，在根据第二实施例的半导体器件中，在第一电极9A的两侧提供的第二电极包括多个电极（电极9B1和电极9B2以及电极9C1和电极9C2）。具体而言，第二电极配置成在左侧和右侧均包括两个电极。多个电极9B1、9B2、9C1和9C2的线宽小于第一电极9A的线宽。与第一电极和第二电极之间的间隔一样，多个电极之间的间隔使用侧壁（未示出）填充。这些电极之间的间隔设置为0.3微米。
比较根据第二实施例的半导体器件（图8（B））和根据第一实施例的半导体器件（图6（A）），如图16所示，根据第二实施例的半导体器件在击穿电压特性方面优越。具体而言，从图16中示出的漏源击穿电压特性发现，不管源极和漏极之间的电压如何，相比根据第一实施例的半导体器件，在根据第二实施例的半导体器件中大量漏极电流流动的电压区域中的电压较高。
由于下述原因，这点被考虑。具体而言，与根据第一实施例的半导体器件和第一实施例的修改例一样，在根据第二实施例的半导体器件中，第一栅电极和源极/漏极扩散区域之间的距离大于根据第一实施例的半导体器件中的相应距离，由此由于源极和漏极之间产生的电场集中导致的GIDL得到改善，且因此，根据第二实施例的半导体器件在击穿电压特性方面优越。
如图8（C）所示，根据第三实施例的半导体器件具有与根据第一实施例的半导体器件几乎相同的组件。然而，在根据第三实施例的半导体器件中，不在第一电极9A的两侧而在其一侧形成第二电极9C。具体而言，栅电极配置成包括位于两个成对的源极/漏极扩散区域12之间的第一电极9A以及相距一定间隔在第一电极两侧形成的第二电极9C，其中，第二电极9C布置在漏极区域上。尽管没有示出，在第一电极9A下方的半导体基板的一部分上形成沟道区域。
可以在根据第一实施例的半导体器件和根据第二实施例的半导体器件中实现这种配置，使得在漏极区域上形成第二电极且不在源极区域上形成第二电极。在这种情况中，发生GIDL的部分被集中，且栅电极和漏极区域之间的距离增加。因此，能够提供与第一实施例相同的效果，且晶体管的尺寸能够减小。
下面将参考剖面图与根据第一实施例的半导体器件相比较地描述第三实施例。还将一同描述根据第二实施例的半导体器件。
图9说明具有常规结构（图9（1））的半导体器件的修改例、根据第一实施例的半导体器件（图9（2））、根据第一实施例的修改例（图9（3））以及根据第三实施例的半导体器件（图9（4））的剖面图。图10说明具有常规结构（图10（1））的半导体器件的修改例、根据第一实施例的半导体器件（图10（2））以及根据第二实施例（图10（3））的半导体器件的剖面图。图9和10是用于描述这些器件的性能的概念性剖面图，且在这些图中没有示出硅化物层13上方的膜（没有示出层间电介质膜、接触电极和金属布线）。图中的符号“G”指示栅电极0的电学连接（引线连接）。其指示，当向G施加预定电压时，如果存在连接，施加该电压。
如图9（1）所示，具有常规结构的半导体器件的修改例包括：通过栅极绝缘膜6在半导体基板1上形成的栅电极9A；在栅电极9A的侧面上形成的绝缘侧墙11；在半导体基板1上形成的夹置栅电极9A的源极区域和漏极区域12；以及形成为夹置栅电极9A下方的半导体基板1的一部分并且与侧墙11以及源极区域和漏极区域12交叠的电场缓和区域7。电场缓和区域7以及源极区域和漏极区域12延伸到隔离区域2以在其边缘与隔离区域2接触，且在源极区域和漏极区域12以及栅电极9A上形成硅化物层13。尽管没有示出，在具有常规结构的半导体器件的修改例中，在源极区域和漏极区域12以及栅电极9A之间的栅极绝缘膜6上形成偏移形成绝缘膜。通过使用偏移形成绝缘膜作为掩膜形成源极区域和漏极区域12。因此，所谓的漂移长度是图9（1）中箭头D1指示的宽度。
另一方面，根据图9（2）中示出的第一实施例的半导体器件包括由第一栅电极9A以及通过绝缘侧墙11布置在第一栅电极9A的侧面上的第二栅电极9B和9C组成的栅电极。在半导体基板1上形成源极区域和漏极区域12以夹置第一栅电极9A以及第二栅电极9B和9C。形成电场缓和区域7以夹置第一栅电极9A下方的半导体基板的一部分且与第二栅电极9B和9C以及源极区域和漏极区域12交叠。在根据第一实施例的半导体器件中，通过使用宽度比具有常规结构的半导体器件的修改例中的偏移形成绝缘膜的宽度小的掩膜，即，通过使用第二栅电极9B和9C以及在其侧面上形成的绝缘侧墙11作为掩膜，形成源极区域和漏极区域12。因此，图9（2）中指示的漂移长度（箭头D2）小于具有常规结构的半导体器件的修改例中的相应长度。
根据图9（3）中示出的第一实施例的修改例的半导体器件具有与根据第一实施例的半导体器件的结构，只不过第二电极9B和9C的宽度设置得更大。在图9（3）中示出的第一实施例的修改例中，具有常规结构的半导体器件的修改例中的偏移形成绝缘膜以及第二栅电极9B和9C及在其测面上形成的绝缘侧墙11的宽度彼此相等。因此，在图9（3）中示出的第一实施例的修改例中的漂移长度的宽度（箭头D3）等于具有常规结构的半导体器件的修改例中的漂移长度的宽度（箭头D1）。
根据图9（4）中示出的第三实施例的半导体器件具有与根据第一实施例的半导体器件相同的结构，只不过在源极区域/漏极区域12其中任意一个上形成第二电极9C（在图9中，在漏极区域上形成）。第二栅电极9C具有与图9（3）中示出的第一实施例的修改例中的第二栅电极的宽度相同的宽度。因此，在图9（4）中示出的第三实施例中的漂移长度的宽度（箭头D4）等于图9（3）中示出的第一实施例的修改例的第二栅电极的宽度。
这些半导体器件中的栅电极接收外部信号输入（电压）。在图9（2）、9（3）和9（4）中示出的半导体器件中，第一电极和第二电极电学连接。
比较这些半导体器件，根据常规半导体器件的修改例的半导体器件（图9（1））、第一实施例的修改例（图9（3））以及根据第三实施例的半导体器件（图9（4））具有相同的击穿电压性能，因为击穿电压性能由漂移长度的宽度决定。
另一方面，因为漂移长度的宽度短，根据第一实施例的半导体器件（图9（2））在击穿电压性能方面稍差于其他半导体器件。然而，根据第一实施例的半导体器件在晶体管能力（transistor capacity）（IV特性）方面比第一实施例的修改例（图9（3））更加优越。
因为在根据第三实施例的半导体器件（图9（4））中在源极区域和漏极区域12其中任意一个上形成第二栅电极9C，不应用一个漂移区域上的电阻，使得晶体管能力（IV特性）比具有相同宽度的漂移长度的第一实施例的修改例（图9（3））更加优越。
随后，将与第一实施例的修改例相比较地描述根据第二实施例的半导体器件的性能。
如图10（3）所示，根据第二实施例的半导体器件与根据第一实施例的修改例的半导体器件（图10（2）、图9（3））具有相同的结构，只不过第二栅电极由通过绝缘侧墙11布置在第一栅电极9A的侧面上的4个电极组成，其中在第一栅电极9A的每侧布置两个电极。这些第二栅电极9B1、9B2、9C1和9C2彼此电学连接，且还电学连接到第一电极9A。
在根据第二实施例的半导体器件（图10（3）)中，第一和第二电极9A、9B1、9B2、9C1和9C2以及侧墙11的宽度等于图9（3）和图10（2）中示出的第一实施例的修改例中的第一和第二栅电极9A、9B和9C以及侧墙11的宽度。因此，图10（3）中示出的根据第二实施例的半导体器件中的漂移长度的宽度（箭头D3）等于第一实施例的修改例中的漂移长度的宽度（图9中的箭头D3和图10中的箭头D2）。
比较这些半导体器件，根据第二实施例的半导体器件（图10（3））与根据第一实施例的修改例（图9（3）或图10（2））的半导体器件具有相同的击穿电压特性，因为击穿电压特性由漂移长度的宽度决定。
另一方面，在根据第二实施例的半导体器件（图10（3））中，与第一实施例的修改例相比，抑制了GIDL的发生，因为第二栅电极和漂移区域7彼此交叠的部分的面积小于第一实施例的修改例中的相应面积。根据第二实施例的半导体器件中栅电极和漏极之间的电容小于第一实施例的修改例中的相应电容。
（第四实施例）
接下来将描述根据本发明的第四实施例的半导体器件。
图11示出根据本发明的第四实施例的半导体器件。图17示出与根据第一实施例的半导体器件相比，根据第四实施例的半导体器件的电特性。图11是根据第四实施例的半导体器件的概念性平面图。图17（1）示出根据第四实施例的半导体器件的漏源击穿电压特性，而图17（2）示出晶体管的驱动能力。在图17中，横轴指示源极和漏极之间的电压，而纵轴指示漏极电流。在图17（1）中，纵轴表达为对数。
如图11所示，根据第四实施例的半导体器件的组件布置在与根据第一实施例的半导体器件几乎相同的位置，只不过在中心形成的第一电极9A和在第一电极9A的两侧形成的第二电极9B和9C并不电学连接（图11（D））。第二电极9B和9C不连接到其他电极和布线，使得它们不接受外部电输入。具体而言，它们处于所谓的浮置状态。
比较根据第四实施例的半导体器件（图11（D））和根据第一实施例的半导体器件（图6（A）），如图17所示，根据第四实施例的半导体器件在击穿电压特性方面稍优越。还发现根据第一实施例的半导体器件具有较高的驱动能力。换句话说，从图17（1）中的漏源击穿电压特性发现，不管源极和漏极之间的电压如何，相比根据第一实施例的半导体器件，在根据第四实施例的半导体器件中大量漏极电流流动的电压区域（以及该区域中的最小电压值）稍高。另一方面，从图17（2）中的晶体管驱动能力发现，相对于相同的源极和漏极之间的电压，在根据第一实施例的半导体器件中，漏极电流较大。
因为根据第一实施例的半导体器件和第一实施例的修改例（图7（A1））之间的关系中相同的因素应用于击穿电压特性，这点被考虑。
另一方面，考虑驱动能力。因为根据第一实施例的半导体器件向第二电极施加电压，它提供减小漂移区域7的电阻的效果。然而，在根据第四实施例的半导体器件中，第二电极处于浮置状态，因而难以提供该效果。因此，认为根据第四实施例的半导体器件具有相对低的驱动能力。
如上所述，根据第四实施例的半导体器件不提供如根据第一实施例的半导体器件那样的减小漂移区域7电阻的效果，因为电压不施加于第二电极。然而，在根据第四实施例的半导体器件中，第一栅电极和源极/漏极扩散区域之间的距离能够增加。而且，与根据第一实施例的半导体器件相比，缓和从第一栅电极经由漂移区域7到源极/漏极扩散区域的电场的效果相对强。因此，由于栅极和漏极之间产生的电场集中导致的GIDL更加得到改善。
（第五和第六实施例）
接下来将描述根据本发明的第五和第六实施例的半导体器件。
图12示出根据本发明的第五和第六实施例的半导体器件。图12（E）示出根据第五实施例的半导体器件，而图12（F）示出根据第六实施例的半导体器件。图12示出根据这些实施例的半导体器件的概念性平面图。
如图12（E）所示，根据第五实施例的半导体器件与图8中示出的根据第二实施例的半导体器件（图8（B））具有几乎相同的组件，只不过在中心形成的第一电极9A和在第一电极9A的两侧形成的第二电极9B1、9B2、9C1和9C2并不电学连接（图12（E））。而且，第二电极由多个电极组成，即在第一电极9A的每侧布置两个电极（电极9B1和9B2以及电极9C1和9C2），但是这些电极9B1、9B2、9C1和9C2并不彼此电学连接。具体而言，包括多个电极9B1、9B2、9C2和9C2的第二电极处于浮置状态。
如图12（F）所示，根据第六实施例的半导体器件与图8中示出的根据第三实施例的半导体器件（图8（C））具有相同的配置，只不过和根据第五实施例的半导体一样，第二电极9C处于浮置状态（图12（F））。
接下来将与第一实施例的修改例相比较地描述根据第四和第六实施例的半导体器件的性能。
图13说明具有常规结构的半导体器件的修改例（图13（1））、根据第一实施例的修改例的半导体器件（图13（2））、根据第四实施例的修改例（图13（1））以及根据第六实施例的半导体器件（图13（4））的剖面图。图13说明用于描述这些器件的性能的概念性剖面图，且如图9和10所示，在这些图中没有示出硅化物层13上方的膜（没有示出层间电介质膜、接触电极和金属布线）。图中的符号“G”指示栅电极9的电学连接（引线连接）。它指示，当向G施加预定电压时，如果存在连接，施加该电压。
如图13（3）所示，根据第四实施例的半导体器件与根据图9（3）和图13（2）中示出的第一实施例的修改例的半导体器件具有相同的组件，只不过第一电极9A和第二电极9B和9C不电学连接。第二电极9B和9C并不彼此电学连接。具体而言，第二栅电极9B和第二栅电极9C处于浮置状态。
如图13（4）所示，根据第六实施例的半导体器件与根据图9（4）中示出的第三实施例的半导体器件具有相同的组件，只不过第一电极9A和第二电极9C不彼此电学连接。具体而言，第二栅电极9C处于浮置状态。
在图13（3）中示出的根据第四实施例的半导体器件中，第一和第二电极9A、9B和9C以及侧墙11的宽度等于图9（3）和图13（2）中示出的第一实施例的修改例中的第一和第二电极9A、9B和9C以及侧墙11的宽度。因此，图13（3）中示出的根据第四实施例的半导体器件中的漂移长度的宽度（箭头D3）等于第一实施例的修改例中的漂移长度的宽度（图9中的箭头D3或图13中的箭头D2）。
类似地，在图13（4）中示出的根据第六实施例的半导体器件中，漂移长度的宽度（箭头D4）还等于第一实施例的修改例中漂移长度的宽度（图9中的箭头D3或图13中的箭头D2）。
比较这些半导体器件，根据第四实施例的半导体器件（图13（3））和根据第六实施例的半导体器件（图13（4））与根据第一实施例的修改例的半导体器件（图9（3）或图13（2））具有相同的击穿电压性能，因为击穿电压性能由漂移长度的宽度决定。
另一方面，根据第四实施例的半导体器件（图13（3））和根据第六实施例的半导体器件（图13（4））在晶体管能力（IV特性）方面稍逊于根据第一实施例的修改例的半导体器件，因为第二栅电极处于浮置状态。然而，在根据第四实施例的半导体器件和根据第六实施例的半导体器件中，抑制了GIDL的发生，使得栅电极和漏极之间的电容很小。
（第七实施例）
接下来将参考附图描述根据本发明的第七实施例的半导体器件。图18说明根据本发明的第七实施例的半导体基板。图18是根据第七实施例的半导体基板的概念性平面图。
如图18所示，根据本实施例的半导体基板包括在半导体基板1上形成的多个阱区域4A、4B、5A和5B上形成的多个半导体器件。具体而言，半导体基板包括在阱区域5A和5B上形成的低击穿电压晶体管和在阱区域4A和4B上形成的高击穿电压晶体管。在阱区域5A和5B上形成低击穿电压晶体管，其中低击穿电压晶体管包括：经由栅极绝缘膜8在半导体基板1上形成且在其侧面上设置有绝缘侧墙的栅电极9G和9H；在半导体基板1上形成以夹置栅电极9G和9H的源极/漏极扩散区域12和12A；以及形成为夹置栅电极9G和9H下方的半导体基板的一部分且与源极/漏极扩散区域12和12A交叠的LDD区域10和10A。在阱区域4A和4B上形成根据第一实施例的高击穿电压晶体管。
阱区域5A和5B分别由低击穿电压P型阱区域5A和低击穿电压N型阱区域5B组成，而阱区域4A和4B分别由高击穿电压P型阱区域4A和高击穿电压N型阱区域4B组成。形成这些阱区域，以用于在相同的半导体基板上形成N沟道MOS晶体管和P沟道MOS晶体管。每个阱区域通过隔离区域2隔离。
根据本实施例的半导体基板还包括用于在相同半导体基板上形成高击穿电压晶体管和低击穿电压晶体管的阱区域。这些阱区域中的每一个通过隔离区域2隔离。这些阱区域能够通过使用光刻胶作为掩膜使用已知方法形成。
使用这种配置，能够在相同的半导体基板上形成能够缓和电场集中的高击穿电压半导体和低击穿电压半导体。因此，能够提供适合于显示器件的半导体基板。半导体基板可以是半导体芯片。
上述实施例中描述的各特性可以彼此组合。对于本发明，当一个实施例包括多个特征时，一个或多个特征被适当地提取，且提取的（多个）特征能够被单独或组合地采用。
数字的解释
1           半导体基板
2            隔离区域
3           垫氧化物膜
4          P阱区域（阱区域）
4A        高击穿电压P阱区域
4B        高击穿电压N阱区域
5           N阱区域（阱区域）
5A        低击穿电压P阱区域
5B        低击穿电压N阱区域
6           高击穿电压栅极氧化物膜（栅极绝缘膜）
7           N型漂移区域（电场缓和区域）
7A        P型漂移区域（电场缓和区域）
8           低击穿电压栅极氧化物膜（栅极绝缘膜）
9           栅电极
9A, 9B, 9C, 9D, 9E, 9F, 9G, 9H          栅电极
10         N型LDD（LDD区域）
10A        P型LDD（LDD区域）
11         侧壁
12         N型源极/漏极扩散区域（源极区域和漏极区域）
12A      P型源极/漏极扩散区域（源极区域和漏极区域）
13         硅化物层
13S       源极侧硅化物层
13D      漏极侧硅化物层
14         层间电介质膜
15         接触电极
16         金属布线
50、51、52          高击穿电压MOS晶体管形成区域
60、61、62          低击穿电压MOS晶体管形成区域
10         半导体基板
20         隔离区域
60         栅极氧化物膜
60         低浓度扩散层
90         栅电极
120        硅化物层
130        高浓度扩散层
300       偏移形成绝缘层。

Claims (12)

1.一种半导体器件包括：第一栅电极，通过栅极绝缘膜在半导体基板上方形成；
第二栅电极，通过栅极绝缘膜在半导体基板上方形成，且通过绝缘侧墙布置在第一栅电极的侧面；
源极区域和漏极区域，在半导体基板上形成，从而夹置第一和第二栅电极；以及
电场集中缓和区域，形成为夹置位于第一栅电极下方的半导体基板的某区域，且形成为与第二栅电极以及漏极和源极区域交叠。
2.根据权利要求1所述的半导体器件，其中：
第二栅电极包括多个电极，且该多个电极布置为其间具有绝缘侧墙。
3.根据权利要求2所述的半导体器件，其中：
该多个电极均具有比第一栅电极的线宽小的线宽。
4.根据权利要求3所述的半导体器件，其中：
该多个电极的绝缘侧墙具有0.3微米或更小的宽度。
5.根据权利要求1至4其中任一项所述的半导体器件，其中
第二栅电极具有比第一栅电极的线宽大的线宽。
6.根据权利要求1至5其中任一项所述的半导体器件，其中
第二栅电极布置在第一栅电极的漏极区域侧，且仅布置在漏极区域侧。
7.根据权利要求1至6其中任一项所述的半导体器件，其中
半导体基板以及第一和第二栅电极由硅材料制成，并且
第一和第二栅电极、源极区域和漏极区域均具有在其表面上形成的硅化物层。
8.根据权利要求1至7其中任一项所述的半导体器件，其中
第一栅电极电学连接到向第一栅电极施加电势的信号线，且第二栅电极与第一栅电极和信号线电学隔离。
9.根据权利要求1至7其中任一项所述的半导体器件，其中
第一栅电极电学连接到向第一栅电极施加电势的信号线，且第二栅电极电学连接到第一栅电极和信号线。
10.一种适合于显示器件的半导体基板，包括：
根据权利要求1所述的半导体器器件；以及
第二半导体器件，包括：栅电极，通过栅极绝缘膜在半导体基板上方形成且在其侧面设置有绝缘侧墙；第二源极区域和第二漏极区域，在半导体基板上形成，从而夹置栅电极；以及第二电场集中缓和区域，形成为夹置栅电极下方的半导体基板的某区域且与第二源极区域和第二漏极区域交叠。
11.一种用于制造半导体器件的方法,包括：
在半导体基板上形成栅极绝缘膜的步骤；
在栅极绝缘膜上形成光刻胶膜且对光刻胶膜进行构图使得光刻胶膜覆盖半导体基板上的特定区域的步骤；
使用经构图的光刻胶膜作为掩膜向半导体基板注入与半导体基板具有相反导电类型的杂质的第一杂质注入步骤；
在第一杂质注入步骤之后去除光刻膜的步骤；
在去除光刻胶膜的基板上形成栅电极膜且对栅电极膜进行构图使得通过栅极绝缘膜在特定区域上布置第一栅电极且在不同于该特定区域的区域上且通过间隔在第一栅电极的侧面布置第二栅电极的步骤；
在经构图的第一和第二栅电极上形成绝缘膜且回蚀绝缘膜从而在第一和第二栅电极的侧面以及第一和第二栅电极之间的间隔上形成绝缘侧墙的步骤；以及
通过使用第一和第二栅电极以及绝缘侧墙作为掩膜向半导体基板注入与所述杂质具有相同导电类型的杂质的第二杂质注入步骤。
12.一种用于制造半导体器件的方法,包括：
在通过隔离工艺分离成第一区域和第二区域的半导体基板上形成栅极绝缘膜的第一栅极绝缘膜形成步骤；
在栅极绝缘膜上形成光刻胶膜且对光刻胶膜进行构图使得光刻胶膜覆盖半导体基板上的第一区域和第二区域上的特定区域的步骤；
使用经构图的光刻胶膜作为掩膜向半导体基板注入与半导体基板具有相反导电类型的杂质的第一杂质注入步骤；
在第一杂质注入步骤之后去除光刻胶膜的步骤；
在去除光刻膜膜之后去除第二区域上的栅极绝缘膜且在第二区域上形成不同于栅极绝缘膜的第二栅电极膜的第二栅极绝缘膜形成步骤；
在形成第二栅极绝缘膜的基板上方形成栅电极膜且对栅电极膜进行构图使得第一栅电极通过栅极绝缘膜布置在第一区域上的特定区域上、第二栅电极通过间隔在第一栅电极的侧面布置在不同于该特定区域的区域上且第三栅电极布置在第二区域上的步骤；
通过使用经构图的栅电极作为掩膜向半导体基板上的第二区域注入与所述杂质具有相同导电类型的杂质的第二杂质注入步骤；
在第二杂质注入步骤之后在注入杂质的半导体基板上形成绝缘膜且回蚀绝缘膜从而在第一至第三栅电极的侧面以及第一和第二栅电极之间的间隔上形成绝缘侧墙的步骤；以及
通过使用第一至第三栅电极和绝缘侧墙作为掩膜向半导体基板注入与所述杂质具有相同导电类型的杂质的第三杂质注入步骤。
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