JP2013074238A - 横型半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】既存のＣＭＯＳ製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するＬｏｃｏｓ酸化膜を最適に制御することができる、横型半導体装置の製造方法を提供する。
【解決手段】半導体基板（１００、１０１）上のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターン（１１３ａ、１１３ｂ）を有するマスク（１１３）を形成する（工程３ａ、３ｂ）。マスク（１１３）を用いた熱酸化処理を施してＬｏｃｏｓ形成領域を酸化させ、半導体基板（１００、１０１）のドリフト領域上に厚さが異なる（１１５ａ、１５５ｂ）Ｌｏｃｏｓ酸化膜（１０５ａ、１０５ｂ）を同時に形成する（工程４ａ、４ｂ）。
【選択図】図６Ａ
【解決手段】半導体基板（１００、１０１）上のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターン（１１３ａ、１１３ｂ）を有するマスク（１１３）を形成する（工程３ａ、３ｂ）。マスク（１１３）を用いた熱酸化処理を施してＬｏｃｏｓ形成領域を酸化させ、半導体基板（１００、１０１）のドリフト領域上に厚さが異なる（１１５ａ、１５５ｂ）Ｌｏｃｏｓ酸化膜（１０５ａ、１０５ｂ）を同時に形成する（工程４ａ、４ｂ）。
【選択図】図６Ａ
Description
本発明は、電極を半導体基板の表面に横方向に並べて形成した横型半導体装置、及びその横型半導体装置の製造方法に関する。
横型半導体装置の１つとして、横型拡散金属酸化膜半導体（ＬＤＭＯＳ；Lateral Diffused Metal Oxide Semiconductor）トランジスタが知られている。このＬＤＭＯＳトランジスタは、ドレイン近傍の不純物を横方向に拡散させるため、ドレイン−ゲート間の電界強度を緩和させる構造を有している。そして、このＬＤＭＯＳトランジスタは、耐圧を高くできる特徴を有すると共に、既存のＣＭＯＳプロセス技術を利用して製造できるため、パワーアンプとしても数多く利用されている。
ＬＤＭＯＳトランジスタに関しては、例えば特許文献１に記載されている。
ＬＤＭＯＳトランジスタに関しては、例えば特許文献１に記載されている。
図８は、特許文献１に記載されたＬＤＭＯＳトランジスタ５００の構造を説明する断面図である。
図８に示したＬＤＭＯＳトランジスタ５００は、活性層が形成された半導体基板５０１と、ボディ層５０４と、ドリフト拡散層５０７と、Ｌｏｃｏｓ（Local Oxidation of Silicon）酸化膜５０５と、ゲート酸化膜５０２と、ゲート端子Ｇが接続されたゲートポリサイド電極５０３と、ドレイン端子Ｄが接続されたドレイン領域５０６と、ソース端子Ｓが接続されたソース領域５０８とを備える。
図８に示したＬＤＭＯＳトランジスタ５００は、活性層が形成された半導体基板５０１と、ボディ層５０４と、ドリフト拡散層５０７と、Ｌｏｃｏｓ（Local Oxidation of Silicon）酸化膜５０５と、ゲート酸化膜５０２と、ゲート端子Ｇが接続されたゲートポリサイド電極５０３と、ドレイン端子Ｄが接続されたドレイン領域５０６と、ソース端子Ｓが接続されたソース領域５０８とを備える。
上述した構造のＬＤＭＯＳトランジスタ５００では、ソース端子Ｓとドレイン端子Ｄとの間に電圧を印加した状態でゲートをオン動作させる、換言すればゲート−ソース間電圧（Ｖｇｓ）が所定の閾値電圧（Ｖｔ）より高くなると、ゲート酸化膜５０２とボディ層５０４との界面にチャネル領域が形成される。この形成されたチャネル領域によりソース領域５０８とドリフト拡散層５０７とが電気的に導通し（図８の符号ｈ）、電荷（電子又は正孔）がソース領域５０８からボディ層５０４及びドリフト拡散層５０７を経てドレイン領域５０６に移動する。この電荷の移動によって、図８に示す矢印の方向にオン電流が流れる。
このような構造によるＬＤＭＯＳトランジスタ５００は、Ｌｏｃｏｓ酸化膜５０５の厚みによって素子耐圧が定まることが知られている。また、Ｌｏｃｏｓ酸化膜５０５の厚みを薄くすればするほど、オン電流の経路（図８の矢印）が短くなるので、オン動作時の電流損失が低くなることも知られている。
従って、ＬＤＭＯＳトランジスタを設計及び製造するにあたっては、ＬＤＭＯＳトランジスタに要求される耐圧を必要十分に満足する厚みを有したＬｏｃｏｓ酸化膜を形成した構造であることが望ましい。
従って、ＬＤＭＯＳトランジスタを設計及び製造するにあたっては、ＬＤＭＯＳトランジスタに要求される耐圧を必要十分に満足する厚みを有したＬｏｃｏｓ酸化膜を形成した構造であることが望ましい。
ここで、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタやＬＤＭＯＳトランジスタ等の様々な種類の半導体素子をシリコン基板上に複数集積した１チップのモノリシック集積回路において、耐圧が異なる複数のＬＤＭＯＳトランジスタが集積される場合を考える。
この場合のモノリシック集積回路でも、上述したように、集積される複数のＬＤＭＯＳトランジスタにそれぞれ要求される耐圧に応じて適切な厚みのＬｏｃｏｓ酸化膜を個々に形成することが望ましい。
この場合のモノリシック集積回路でも、上述したように、集積される複数のＬＤＭＯＳトランジスタにそれぞれ要求される耐圧に応じて適切な厚みのＬｏｃｏｓ酸化膜を個々に形成することが望ましい。
しかしながら、複数のＬＤＭＯＳトランジスタが混載して集積されるモノリシック集積回路では、既存のＣＭＯＳプロセス技術を利用して製造できるというアドバンテージがあり、このアドバンテージを最大限に活かすとすれば、ＣＭＯＳトランジスタの素子分離用Ｌｏｃｏｓ領域を生成する工程において複数のＬＤＭＯＳトランジスタが有するＬｏｃｏｓ酸化膜も同時に形成することになる。つまり、１回の工程において複数のＬＤＭＯＳトランジスタが有するＬｏｃｏｓ酸化膜を一度に形成するため、異なる耐圧が個々に要求されていたとしても全てのＬＤＭＯＳトランジスタに同じ厚みのＬｏｃｏｓ酸化膜が形成されることになる。
この複数のＬＤＭＯＳトランジスタが混載して集積されるモノリシック集積回路において、複数のＬＤＭＯＳトランジスタの各々について要求耐圧に適した異なる厚みのＬｏｃｏｓ酸化膜を形成するためには、少なくとも１回のＬｏｃｏｓ酸化膜形成工程及びＬｏｃｏｓ酸化膜除去工程を、従来の製造工程に追加する必要がある。
このため、耐圧に応じてＬｏｃｏｓ酸化膜を最適に制御する手法は、製造時間も製造コストも増大してしまうという問題がある。
このため、耐圧に応じてＬｏｃｏｓ酸化膜を最適に制御する手法は、製造時間も製造コストも増大してしまうという問題がある。
それ故に、本発明の目的は、既存のＣＭＯＳ製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するＬｏｃｏｓ酸化膜を最適に制御することができる、横型半導体装置及びその製造方法を提供することである。
本発明は、半導体基板のドリフト領域上にＬｏｃｏｓ酸化膜が形成された横型半導体装置及びその製造方法に向けられている。
そして、上記目的を達成するために、本発明の横型半導体装置の製造方法は、半導体基板の表面のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを形成する工程と、マスクを用いた熱酸化処理を施してＬｏｃｏｓ形成領域を酸化させ、ドリフト領域上にＬｏｃｏｓ酸化膜を形成する工程とを備える。
そして、上記目的を達成するために、本発明の横型半導体装置の製造方法は、半導体基板の表面のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを形成する工程と、マスクを用いた熱酸化処理を施してＬｏｃｏｓ形成領域を酸化させ、ドリフト領域上にＬｏｃｏｓ酸化膜を形成する工程とを備える。
具体的には、このマスクに設けられる遮蔽部及び開口部の幅及び間隔は、横型半導体装置の耐圧に応じて定められる。
そして、Ｌｏｃｏｓ酸化膜を形成する工程において、マスクに設けられた遮蔽部及び開口部の幅及び間隔に基づく熱酸化処理面積に応じた厚みで、Ｌｏｃｏｓ酸化膜が形成される。
そして、Ｌｏｃｏｓ酸化膜を形成する工程において、マスクに設けられた遮蔽部及び開口部の幅及び間隔に基づく熱酸化処理面積に応じた厚みで、Ｌｏｃｏｓ酸化膜が形成される。
この製造方法によって製造された横型半導体装置は、第１導電型の半導体基板の表層部に形成される第２導電型のボディ層と、半導体基板の表層部に形成され、ボディ層に接続される第１導電型のドリフト拡散層と、ドリフト拡散層の表層部に形成されるＬｏｃｏｓ酸化膜と、ボディ層からＬｏｃｏｓ酸化膜の一部までの表面を覆う位置に形成されるゲート電極とを備える。形成されたＬｏｃｏｓ酸化膜は、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを用いた熱酸化処理によって、表面に凸凹を有する形状となる。
上記本発明の横型半導体装置及びその製造方法によれば、ＣＭＯＳトランジスタと共に複数の横型半導体装置が混載して集積されるモノリシック集積回路において、既存のＣＭＯＳ製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するＬｏｃｏｓ酸化膜を最適に制御することができる。
以下、本発明が提供する横型半導体装置及びその製造方法を、図面を参照しながら順に説明する。
なお、本発明の横型半導体装置として、ＬＤＭＯＳトランジスタ及び横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ；Lateral Insulated Gate Bipolar Transistor）等が適用可能であるが、以下ではＬＤＭＯＳトランジスタを一例に説明する。
なお、本発明の横型半導体装置として、ＬＤＭＯＳトランジスタ及び横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ；Lateral Insulated Gate Bipolar Transistor）等が適用可能であるが、以下ではＬＤＭＯＳトランジスタを一例に説明する。
１．本発明の適用対象
本発明の技術は、図１に示すように、ＣＭＯＳトランジスタやＬＤＭＯＳトランジスタ等の様々な種類の半導体素子をシリコン基板上に複数集積した１チップのモノリシック集積回路に適しており、とりわけ耐圧が異なる複数のＬＤＭＯＳトランジスタ（図１の例では、４つのＬＤＭＯＳトランジスタ）が集積される場合に最大の効果を発揮することができる。
本発明の技術は、図１に示すように、ＣＭＯＳトランジスタやＬＤＭＯＳトランジスタ等の様々な種類の半導体素子をシリコン基板上に複数集積した１チップのモノリシック集積回路に適しており、とりわけ耐圧が異なる複数のＬＤＭＯＳトランジスタ（図１の例では、４つのＬＤＭＯＳトランジスタ）が集積される場合に最大の効果を発揮することができる。
２．横型半導体装置の構造
図２は、本発明の一実施形態に係るＬＤＭＯＳトランジスタ１０の構造例を説明する断面図である。図２に例示した本実施形態に係るＬＤＭＯＳトランジスタ１０は、ｎ型構造であり、半導体基板１００と、第１導電型であるｎ−型活性層１０１と、第２導電型であるｐ−型ボディ層１０４と、ｎ−型ドリフト拡散層１０７と、Ｌｏｃｏｓ酸化膜１０５と、ゲート酸化膜１０２と、ゲートポリサイド電極１０３と、ｎ＋型ドレイン領域１０６と、ｎ＋型ソース領域１０８と、ｐ＋型ボディ拡散層１０９とを備える。
なお、ｐ型構造のＬＤＭＯＳトランジスタを適用する場合には、ｎ−型活性層１０１上に形成される各層及び各領域の導電型が入れ替わることになる。
図２は、本発明の一実施形態に係るＬＤＭＯＳトランジスタ１０の構造例を説明する断面図である。図２に例示した本実施形態に係るＬＤＭＯＳトランジスタ１０は、ｎ型構造であり、半導体基板１００と、第１導電型であるｎ−型活性層１０１と、第２導電型であるｐ−型ボディ層１０４と、ｎ−型ドリフト拡散層１０７と、Ｌｏｃｏｓ酸化膜１０５と、ゲート酸化膜１０２と、ゲートポリサイド電極１０３と、ｎ＋型ドレイン領域１０６と、ｎ＋型ソース領域１０８と、ｐ＋型ボディ拡散層１０９とを備える。
なお、ｐ型構造のＬＤＭＯＳトランジスタを適用する場合には、ｎ−型活性層１０１上に形成される各層及び各領域の導電型が入れ替わることになる。
半導体基板１００及びｎ−型活性層１０１は、シリコンウェーハで構成される。ｎ−型活性層１０１は、このシリコンウェーハに不純物（例えば、リン（Ｐ））を拡散させることで形成されている。
なお、図２の例では、ＬＤＭＯＳトランジスタ１０の半導体ウェーハが半導体基板１００及びｎ−型活性層１０１からなるバルクシリコンウェーハである例を示したが、半導体基板１００とｎ−型活性層１０１との間に絶縁層であるシリコン酸化膜（ＳｉＯ）が埋め込まれたＳＯＩ（Silicon On Insulator）ウェーハを使用してもよい。
なお、図２の例では、ＬＤＭＯＳトランジスタ１０の半導体ウェーハが半導体基板１００及びｎ−型活性層１０１からなるバルクシリコンウェーハである例を示したが、半導体基板１００とｎ−型活性層１０１との間に絶縁層であるシリコン酸化膜（ＳｉＯ）が埋め込まれたＳＯＩ（Silicon On Insulator）ウェーハを使用してもよい。
ｐ−型ボディ層１０４は、ｎ−型活性層１０１に不純物（例えば、ボロン（Ｂ））を注入することで形成されている。ｎ＋型ソース領域１０８は、ｐ−型ボディ層１０４の一部（ゲートポリサイド電極１０３の近傍）の領域に不純物（例えば、リン）を注入することで形成されている。なお、ｎ＋型は、ｎ−型よりも不純物濃度が高い領域である。ｐ＋型ボディ拡散層１０９は、ｐ−型ボディ層１０４に不純物（例えば、ボロン）を注入することで形成されている。このｎ＋型ソース領域１０８及びｐ＋型ボディ拡散層１０９には、ソース端子Ｓが接続されている。
ｎ−型ドリフト拡散層１０７は、ｎ−型活性層１０１に不純物（例えば、リン）を拡散させることで形成されている。ｎ＋型ドレイン領域１０６は、Ｌｏｃｏｓ酸化膜１０５に隣接するｎ−型ドリフト拡散層１０７の表面領域に不純物（例えば、リン）を注入することで形成されている。このｎ＋型ドレイン領域１０６は、ｎ＋型ソース領域１０８と同様に、ｎ−型よりも不純物濃度が高い領域である。このｎ＋型ドレイン領域１０６には、ドレイン端子Ｄが接続されている。
Ｌｏｃｏｓ酸化膜１０５は、例えば窒化シリコン膜（ＳｉＮ）をマスクとした熱酸化処理によって、ｎ−型活性層１０１（つまり、ｎ−型ドリフト拡散層１０７）の表層部から内部にかけて形成されたシリコン酸化膜である。
ゲート酸化膜１０２は、熱酸化処理によって形成される酸化層である。このゲート酸化膜１０２で覆われたｐ−型ボディ層１０４及びｎ−型ドリフト拡散層１０７の表層部（界面）に、チャネル領域が形成される。ゲートポリサイド電極１０３は、ポリシリコンとシリサイドとを積層構造にしたゲート電極である。シリサイドは、高融点金属又は遷移金属とシリコンとを熱処理で合金化したものであり、例えばタングステンシリサイド（ＷＳｉ）又はモリブデンシリサイド（ＭｏＳｉ）を用いることができる。このゲートポリサイド電極１０３には、ゲート端子Ｇが接続されている。
３．課題が解決される原理
上記構造によるＬＤＭＯＳトランジスタ１０の耐圧は、ｎ−型ドリフト拡散層１０７上に形成されるＬｏｃｏｓ酸化膜１０５の厚さで定まる。よって、ＬＤＭＯＳトランジスタ１０に要求される耐圧に応じて、Ｌｏｃｏｓ酸化膜１０５の厚さを制御することが望ましい。
上記構造によるＬＤＭＯＳトランジスタ１０の耐圧は、ｎ−型ドリフト拡散層１０７上に形成されるＬｏｃｏｓ酸化膜１０５の厚さで定まる。よって、ＬＤＭＯＳトランジスタ１０に要求される耐圧に応じて、Ｌｏｃｏｓ酸化膜１０５の厚さを制御することが望ましい。
そこで、本発明では、ＣＭＯＳトランジスタとＬＤＭＯＳトランジスタとが混載して集積されるモノリシック集積回路において、既存のＣＭＯＳ製造工程に対して工程の追加や変更を行うことなく、ＬＤＭＯＳトランジスタ１０に要求される耐圧に応じてＬｏｃｏｓ酸化膜１０５の厚みを最適に制御することを行う。
上記Ｌｏｃｏｓ酸化膜１０５の厚みの最適制御を実現するために、本願の発明者は、Ｌｏｃｏｓ酸化膜１０５を作成する熱酸化処理の前に形成されるマスクのパターンに着目し、Ｌｏｃｏｓ形成領域上におけるマスクパターンの窒化シリコン（ＳｉＮ）の膜がある面積と膜がない面積との比率に応じて、ｎ−型ドリフト拡散層１０７に形成されるＬｏｃｏｓ酸化膜１０５の厚みが変化することを見出した。
つまり、Ｌｏｃｏｓ酸化膜１０５を作成する熱酸化処理において、酸素とｎ−型活性層１０１のシリコンとを反応させるための窒化シリコン膜を設けない開口部と、酸素とｎ−型活性層１０１のシリコンとを反応させないための窒化シリコン膜を設ける遮蔽部との割合を調整することにより、熱酸化処理によって形成されるＬｏｃｏｓ酸化膜１０５を所望の厚みに形成することが可能なのである。
つまり、Ｌｏｃｏｓ酸化膜１０５を作成する熱酸化処理において、酸素とｎ−型活性層１０１のシリコンとを反応させるための窒化シリコン膜を設けない開口部と、酸素とｎ−型活性層１０１のシリコンとを反応させないための窒化シリコン膜を設ける遮蔽部との割合を調整することにより、熱酸化処理によって形成されるＬｏｃｏｓ酸化膜１０５を所望の厚みに形成することが可能なのである。
図３Ａは、本発明の横型半導体装置の製造方法で用いられるマスク１１３のマスクパターンの一例を示す断面図である。図４Ａは、本発明の横型半導体装置の製造方法で用いられるマスク１１３のマスクパターンの一例を示す上面図である。
図３Ａに示すように、本発明のマスク１１３は、遮蔽部２０１と開口部２０２とが所定の間隔Ｓ及び幅Ｌで設けられている。また、図３Ａの（ｃ）は、Ｌｏｃｏｓ形成領域に遮蔽部２０１を一切設けない従来のマスクパターンを示している。
図３Ａに示すように、本発明のマスク１１３は、遮蔽部２０１と開口部２０２とが所定の間隔Ｓ及び幅Ｌで設けられている。また、図３Ａの（ｃ）は、Ｌｏｃｏｓ形成領域に遮蔽部２０１を一切設けない従来のマスクパターンを示している。
図３Ａに示した遮蔽部２０１と開口部２０２とを有するマスク１１３では、遮蔽部２０１の間隔Ｓ（すなわち、開口部２０２の大きさ）が狭いほど酸素の供給量が減少するため酸素とｎ−型活性層１０１のシリコンとの反応が少なくなり、形成されるＬｏｃｏｓ酸化膜１０５の厚さが薄くなる。また、このマスク１１３では、遮蔽部２０１の幅Ｌが大きいほど酸素の供給量が増加するため酸素とｎ−型活性層１０１のシリコンとの反応が多くなり、形成されるＬｏｃｏｓ酸化膜１０５の厚さが厚くなる。
図３Ｂは、図３Ａに示したマスク１１３の遮蔽部２０１の幅Ｌ及び間隔ＳとＬｏｃｏｓ酸化膜１０５の厚さとの関係例を示す図である。なお、この図３Ｂでは、熱酸化処理における温度、時間、及びガス流量の条件は、一定であるとしている。また、遮蔽部２０１の間隔Ｓが限界まで広くなることは、図３Ａの（ｃ）に示す全開口のマスクパターンを意味し、Ｌｏｃｏｓ酸化膜１０５は一定の厚さで飽和することになる。
このマスク１１３上に設けられる遮蔽部２０１は、マスク１１３上から見て、例えばスリット形状（図４Ａの（ａ））でレイアウトされてもよいし、格子パターンやスポットパターン等のメッシュ形状（図４Ａの（ｂ）や（ｃ））でレイアウトされてもよい。マスク１１３の遮蔽部２０１の間隔Ｓ及び幅Ｌを同じ範囲で変化させる場合、図４Ｂに示すように、スリット形状レイアウトよりもメッシュ形状レイアウトの方が、Ｌｏｃｏｓ酸化膜１０５の厚さをより薄く形成することができるため、広いレンジ幅でＬｏｃｏｓ酸化膜１０５の厚さを調整することが可能であるという効果がある。
上述した発明者の知見に基づいて、本発明では下記に示す特徴的な製造方法を用いて、製造工程や製造コストを増加させることなく、１チップ上に耐圧の異なる複数の横型半導体装置を容易に製造することを可能とする。
なお、上記説明で一定としていた熱酸化処理における温度、時間、及びガス流量の条件を最適化することによっても、所望のＬｏｃｏｓ酸化膜１０５の厚さを得ることは可能である。但し、一般的なモノリシック集積回路においては、既存のＣＭＯＳ製造プロセスをなるべく変更することなく、その他の素子を同時に１チップ上に形成する製造方法を実現することが望まれる。従って、ＣＯＭＳトランジスタの特性に影響を及ぼすようなＬｏｃｏｓ酸化時の熱酸化処理における温度、時間、及びガス流量の条件まで、最適化を考慮する必要はないものと考えられる。
４．耐圧の異なる複数の横型半導体装置の製造方法
本発明の一実施形態に係る横型半導体装置の製造方法を、低耐圧が要求されるＬＤＭＯＳトランジスタ１０ａと、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂとを比較しつつ説明する。図５は、低耐圧が要求されるＬＤＭＯＳトランジスタ１０ａ（図５（ａ））と、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂとの、構造の違いを説明するための断面図である。図６Ａ及び図６Ｂは、本発明の一実施形態に係る横型半導体装置の製造方法の一例を説明する図である。
本発明の一実施形態に係る横型半導体装置の製造方法を、低耐圧が要求されるＬＤＭＯＳトランジスタ１０ａと、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂとを比較しつつ説明する。図５は、低耐圧が要求されるＬＤＭＯＳトランジスタ１０ａ（図５（ａ））と、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂとの、構造の違いを説明するための断面図である。図６Ａ及び図６Ｂは、本発明の一実施形態に係る横型半導体装置の製造方法の一例を説明する図である。
まず、単結晶シリコンからなる半導体基板１００に第１導電型のｎ−型活性層１０１が形成された半導体ウェーハを用意する（図６Ａ：工程１）。このｎ−型活性層１０１は、半導体基板１００の上に積層された半導体層に不純物（例えば、リン）を低濃度で拡散させることで形成される。
なお、図６Ａの例では、半導体ウェーハにバルクシリコンウェーハを使用する例を説明するが、半導体基板１００とｎ−型活性層１０１との間に絶縁層であるシリコン酸化膜（ＳｉＯ）が挟まれたＳＯＩウェーハを使用してもよい。
なお、図６Ａの例では、半導体ウェーハにバルクシリコンウェーハを使用する例を説明するが、半導体基板１００とｎ−型活性層１０１との間に絶縁層であるシリコン酸化膜（ＳｉＯ）が挟まれたＳＯＩウェーハを使用してもよい。
次に、ｎ−型活性層１０１の上に酸化膜１１２が成膜される（図６Ａ：工程２）。この酸化膜１１２は、窒化シリコン（ＳｉＮ）の応力を緩和することが目的であり、１００ｎｍ以下の厚みで成膜される。そして、この酸化膜１１２の上に窒化シリコンからなるマスク１１３を形成する。このマスク１１３は、上述した課題が解決される原理に従って、例えば次のような複数のパターンを有して形成される。
低耐圧が要求されるＬＤＭＯＳトランジスタ１０ａのＬｏｃｏｓ形成領域上のマスク１１３には、耐えるべき電圧の低さに応じて遮蔽部２０１の間隔Ｓを狭くしたパターン１１３ａが形成される（図６Ａ：工程３ａ）。
一方、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂのＬｏｃｏｓ形成領域上のマスク１１３には、耐えるべき電圧の高さに応じて遮蔽部２０１の間隔Ｓを広くしたパターン１１３ｂが形成される（図６Ａ：工程３ｂ）。図６Ａの例では、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂのＬｏｃｏｓ形成領域上に形成されるマスクのパターン１１３ｂとして、遮蔽部２０１が全く存在しない従来のパターンを示している。
一方、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂのＬｏｃｏｓ形成領域上のマスク１１３には、耐えるべき電圧の高さに応じて遮蔽部２０１の間隔Ｓを広くしたパターン１１３ｂが形成される（図６Ａ：工程３ｂ）。図６Ａの例では、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂのＬｏｃｏｓ形成領域上に形成されるマスクのパターン１１３ｂとして、遮蔽部２０１が全く存在しない従来のパターンを示している。
次に、このマスク１１３を用いた熱酸化処理が行われる。この処理によって、パターン１１３ａを介して供給される酸素によってＬｏｃｏｓ形成領域を酸化させて、ｎ−型活性層１０１の表層部に厚さ１１５ａのＬｏｃｏｓ酸化膜１０５ａが形成され（図６Ａ：工程４ａ）、同時に、パターン１１３ｂを介して供給される酸素によってＬｏｃｏｓ形成領域を酸化させて、ｎ−型活性層１０１の表層部に厚さ１１５ｂのＬｏｃｏｓ酸化膜１０５ｂが形成される（図６Ａ：工程４ｂ）。
次に、ｎ−型活性層１０１の表層部に、不純物（例えば、ボロン）をイオン注入することにより第２導電型のｐ−型ボディ層１０４が形成され、また不純物（例えば、リン）をイオン注入することにより第１導電型のｎ−型ドリフト拡散層１０７ａ及び１０７ｂがそれぞれ形成される（図６Ｂ：工程５ａ及び工程５ｂ）。
次に、酸化膜１１２の一部をエッチングで除去してゲート酸化膜１０２を形成すると共に、ポリシリコン層とタングステンシリサイド層（ＷＳｉ）を積層してゲートポリサイド電極１０３を形成する（図６Ｂ：工程６）。このゲートポリサイド電極１０３は、ｐ−型ボディ層１０４の上からＬｏｃｏｓ酸化膜１０５ａ及び１０５ｂの上まで延伸して形成される。
最後に、ｐ−型ボディ層１０４の表層部に不純物（例えば、ヒ素（Ａｓ）及びボロン）をそれぞれイオン注入することにより、ｎ＋型ソース領域１０８及びｐ＋型ボディ拡散層１０９が形成され、ｎ−型ドリフト拡散層１０７ａ及び１０７ｂの表層部に不純物（例えば、ヒ素）をイオン注入することにより、ｎ＋型ドレイン領域１０６が形成される（図６Ｂ：工程７）。
上記工程１〜７によって製造された低耐圧が要求されるＬＤＭＯＳトランジスタ１０ａは、耐圧の最適化に加えて、オン動作時の電子の移動経路ｒａが、高耐圧が要求されるＬＤＭＯＳトランジスタ１０ｂの移動経路ｒｂと比べて短くなるので、低損失化という効果も得られる。また、Ｌｏｃｏｓ酸化膜１０５ａの途中まで延伸させてオーバーラップさせたゲートポリサイド電極１０３によるフィールドプレート効果も加わり、ｎ−型ドリフト拡散層１０７を高濃度化すれば、更なる低損失化の効果も期待できる。
以上のように、本発明の一実施形態に係る横型半導体装置及びその製造方法によれば、耐圧がそれぞれ異なる複数の横型半導体装置（ＬＤＭＯＳトランジスタ等）が１チップ上に形成されるモノリシック集積回路等を製造する際において、以下の工程を実行することを特徴としている。
［１］横型半導体装置毎に、素子に要求される耐圧に応じた固有のパターン（１１３ａ及び１１３ｂ）を設けたマスク（１１３）を形成する。図６Ａの工程３ａ及び工程３ｂ。
［２］複数のＬＤＭＯＳトランジスタ（１０ａ及び１０ｂ）における厚みが異なるＬｏｃｏｓ酸化膜（１０５ａ及び１０５ｂ）の形成を、同一チップに集積されるＣＭＯＳトランジスタの素子分離用Ｌｏｃｏｓ酸化膜の形成と、同じ１つの工程で行う。図６Ａの工程４ａ及び工程４ｂ。
［１］横型半導体装置毎に、素子に要求される耐圧に応じた固有のパターン（１１３ａ及び１１３ｂ）を設けたマスク（１１３）を形成する。図６Ａの工程３ａ及び工程３ｂ。
［２］複数のＬＤＭＯＳトランジスタ（１０ａ及び１０ｂ）における厚みが異なるＬｏｃｏｓ酸化膜（１０５ａ及び１０５ｂ）の形成を、同一チップに集積されるＣＭＯＳトランジスタの素子分離用Ｌｏｃｏｓ酸化膜の形成と、同じ１つの工程で行う。図６Ａの工程４ａ及び工程４ｂ。
これらの工程により、従来のＣＭＯＳ製造工程に新たな工程を追加したり変更したりすることなく、異なる耐圧が要求される複数の横型半導体装置が１チップ上に集積されるモノリシック集積回路を低コストで製造することが可能となる。
なお、ＬＤＭＯＳトランジスタ１０のＬｏｃｏｓ酸化膜１０５の信頼性を確保する観点から、Ｌｏｃｏｓ酸化膜１０５の厚みは、Ｌｏｃｏｓ酸化膜１０５にかかる電界が２ＭＶ／ｃｍ〜５ＭＶ／ｃｍとなる範囲内で最小値をとることが望ましい。
また、ＬＤＭＯＳトランジスタ１０のドレイン−ソース間耐圧としてＢＶｄｓ［Ｖ］が要求されている場合、Ｌｏｃｏｓ酸化膜１０５の厚みＸ［ｎｍ］は、ＢＶｄｓ／０．５＜Ｘ＜ＢＶｄｓ／０．２を満足するように設定することが望ましい。
但し、本発明において、形成できるＬｏｃｏｓ酸化膜１０５の最大厚さは、ＣＭＯＳトランジスタ領域に形成される素子分離用Ｌｏｃｏｓ領域の厚さ（２５０ｎｍ〜４００ｎｍ程度）となる。従って、この厚さを超えるＬｏｃｏｓ酸化膜１０５を１回 の工程で形成することができないため、本発明が適用される対象は実質的に、ドレイン−ソース間耐圧が１００Ｖ未満（＝ＢＶｄｓ＜１００）のＬＤＭＯＳトランジスタ１０となる。
また、ＬＤＭＯＳトランジスタ１０のドレイン−ソース間耐圧としてＢＶｄｓ［Ｖ］が要求されている場合、Ｌｏｃｏｓ酸化膜１０５の厚みＸ［ｎｍ］は、ＢＶｄｓ／０．５＜Ｘ＜ＢＶｄｓ／０．２を満足するように設定することが望ましい。
但し、本発明において、形成できるＬｏｃｏｓ酸化膜１０５の最大厚さは、ＣＭＯＳトランジスタ領域に形成される素子分離用Ｌｏｃｏｓ領域の厚さ（２５０ｎｍ〜４００ｎｍ程度）となる。従って、この厚さを超えるＬｏｃｏｓ酸化膜１０５を１回 の工程で形成することができないため、本発明が適用される対象は実質的に、ドレイン−ソース間耐圧が１００Ｖ未満（＝ＢＶｄｓ＜１００）のＬＤＭＯＳトランジスタ１０となる。
５．横型半導体装置のその他の構造
上述したように、本発明では、窒化シリコン膜を設ける遮蔽部２０１と窒化シリコン膜を設けない開口部２０２とを調整したパターンを有するマスク１１３を使用する（図３及び図６Ａを参照）。
よって、遮蔽部２０１と開口部２０２との割合を適切に調整することにより、Ｌｏｃｏｓ酸化膜を作成する熱酸化処理において酸素とｎ−型活性層１０１のシリコンとが反応する箇所を高精度に制御すれば、図７に示すように、表面に凸凹を有するＬｏｃｏｓ酸化膜１０５ｃを形成したＬＤＭＯＳトランジスタ２０を製造することも可能である。
上述したように、本発明では、窒化シリコン膜を設ける遮蔽部２０１と窒化シリコン膜を設けない開口部２０２とを調整したパターンを有するマスク１１３を使用する（図３及び図６Ａを参照）。
よって、遮蔽部２０１と開口部２０２との割合を適切に調整することにより、Ｌｏｃｏｓ酸化膜を作成する熱酸化処理において酸素とｎ−型活性層１０１のシリコンとが反応する箇所を高精度に制御すれば、図７に示すように、表面に凸凹を有するＬｏｃｏｓ酸化膜１０５ｃを形成したＬＤＭＯＳトランジスタ２０を製造することも可能である。
このような、凸凹形状のＬｏｃｏｓ酸化膜１０５ｃでは、オン動作時の電子の移動経路ｒｃは、表面がフラットであるＬｏｃｏｓ酸化膜１０５ａにおけるオン動作時の電子の移動経路ｒａと同じであるが（図５（ａ）を参照）、Ｌｏｃｏｓ酸化膜１０５ｃが凹んでいる部分だけｎ−型ドリフト拡散層１０７の面積を広くすることができる、という効果が期待できる。
本発明の横型半導体装置の製造方法は、ＣＭＯＳトランジスタと共に複数の横型半導体装置が混載して集積されるモノリシック集積回路の製造等に利用可能であり、特に既存のＣＭＯＳ製造工程に対して新たな工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するＬｏｃｏｓ酸化膜を最適に制御したい場合等に有用である。
１０、１０ａ、１０ｂ、２０、５００ ＬＤＭＯＳトランジスタ
１００ 半導体基板
１０１、５０１ 活性層
１０２、５０２ ゲート酸化膜
１０３、５０３ ゲートポリサイド電極
１０４、５０４ ボディ層
１０５、１０５ａ、１０５ｂ、５０５ Ｌｏｃｏｓ酸化膜
１０６、５０６ ドレイン領域
１０７、１０７ａ、１０７ｂ、５０７ ドリフト拡散層
１０８、５０８ ソース領域
１０９ ボディ拡散層
１１２ 酸化膜
１１３ マスク
１１５ａ、１１５ｂ、１０５ｃ Ｌｏｃｏｓ酸化膜の厚さ
２０１ 遮蔽部
２０２ 開口部
１００ 半導体基板
１０１、５０１ 活性層
１０２、５０２ ゲート酸化膜
１０３、５０３ ゲートポリサイド電極
１０４、５０４ ボディ層
１０５、１０５ａ、１０５ｂ、５０５ Ｌｏｃｏｓ酸化膜
１０６、５０６ ドレイン領域
１０７、１０７ａ、１０７ｂ、５０７ ドリフト拡散層
１０８、５０８ ソース領域
１０９ ボディ拡散層
１１２ 酸化膜
１１３ マスク
１１５ａ、１１５ｂ、１０５ｃ Ｌｏｃｏｓ酸化膜の厚さ
２０１ 遮蔽部
２０２ 開口部
Claims (4)
- 半導体基板のドリフト領域上にＬｏｃｏｓ酸化膜が形成された横型半導体装置の製造方法であって、
前記半導体基板の表面のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを形成する工程と、
前記マスクを用いた熱酸化処理を施して前記Ｌｏｃｏｓ形成領域を酸化させ、前記ドリフト領域上に前記Ｌｏｃｏｓ酸化膜を形成する工程とを備える、横型半導体装置の製造方法。 - 前記マスクに設けられる前記遮蔽部及び前記開口部の幅及び間隔は、前記横型半導体装置の耐圧に応じて定められることを特徴とする、請求項１に記載の横型半導体装置の製造方法。
- 前記Ｌｏｃｏｓ酸化膜を形成する工程において、前記マスクに設けられた前記遮蔽部及び前記開口部の幅及び間隔に基づく熱酸化処理面積に応じた厚みで、前記Ｌｏｃｏｓ酸化膜が形成されることを特徴とする、請求項２に記載の横型半導体装置の製造方法。
- 横型半導体装置であって、
第１導電型の半導体基板の表層部に形成される第２導電型のボディ層と、
前記半導体基板の表層部に形成され、前記ボディ層に接続される第１導電型のドリフト拡散層と、
前記ドリフト拡散層の表層部に形成されるＬｏｃｏｓ酸化膜と、
前記ボディ層から前記Ｌｏｃｏｓ酸化膜の一部までの表面を覆う位置に形成されるゲート電極とを備え、
前記Ｌｏｃｏｓ酸化膜は、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを用いた熱酸化処理において形成された、表面に凸凹を有する形状であることを特徴とする、横型半導体装置。
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| JP2011214195A JP2013074238A (ja) | 2011-09-29 | 2011-09-29 | 横型半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015008473A1 (ja) * | 2013-07-16 | 2015-01-22 | 株式会社デンソー | 半導体装置 |
| CN106601819A (zh) * | 2017-01-04 | 2017-04-26 | 上海华虹宏力半导体制造有限公司 | Pldmos器件及其制造方法 |
-
2011
- 2011-09-29 JP JP2011214195A patent/JP2013074238A/ja not_active Withdrawn
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| CN106601819A (zh) * | 2017-01-04 | 2017-04-26 | 上海华虹宏力半导体制造有限公司 | Pldmos器件及其制造方法 |
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