WO2015008473A1 - 半導体装置 - Google Patents

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振一郎 柳
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    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Definitions

  • the present disclosure relates to a semiconductor device.
  • Patent Document 1 As a lateral semiconductor device such as an LDMOS, a device such as that disclosed in Patent Document 1 is provided.
  • the gate electrode 109 is disposed between the drain region and the source region on the semiconductor substrate via an insulating film.
  • the tolerance can be changed by adjusting the distance between one diffusion region (for example, source region) and the other diffusion region (for example, drain region) arranged on both sides of the channel region.
  • one diffusion region for example, source region
  • the other diffusion region for example, drain region
  • the on-resistance greatly increases when the interval is increased to increase the withstand capability.
  • an element that requires a higher withstand capability needs to have a larger interval between diffusion regions, and thus a significant increase in on-resistance is inevitable, resulting in an area loss.
  • the on-resistance is emphasized and the interval between the diffusion regions is reduced, a reduction in the resistance is unavoidable.
  • This disclosure provides a configuration that makes it easy to efficiently arrange a region in which the tolerance is relatively emphasized and a region in which the on-resistance is relatively important in the same device, while suppressing area loss.
  • a semiconductor device includes a semiconductor substrate and at least one semiconductor element formed on a predetermined surface side of the semiconductor substrate.
  • the semiconductor element is A first region where a first conductivity type semiconductor region is formed on the surface side of the semiconductor substrate; and a position separated from the first region portion on the surface side of the semiconductor substrate; A second region portion in which semiconductor structure portions in which a semiconductor region of a type and a semiconductor region of a second conductivity type are alternately arranged are disposed, and the first region portion and the second region portion in the semiconductor substrate And a gate electrode disposed on the intervening region with an insulating film interposed therebetween.
  • the second region portion there are a plurality of types of the semiconductor structure portions in which the ratios of the first conductivity type semiconductor region and the second conductivity type semiconductor region are different from each other.
  • a plurality of types of semiconductor structure portions are provided in the second region portion configured in at least one semiconductor element in the semiconductor device, and the first conductivity type semiconductor region and the first region are included in the device.
  • the ratio between the first conductivity type semiconductor region and the second conductivity type semiconductor region in the semiconductor structure portion is an element that contributes to the setting of the withstand voltage and the on-resistance. By changing this ratio, the withstand capability is further increased. Alternatively, the on-resistance can be further reduced. Therefore, if the ratio of the first conductivity type and the second conductivity type in the semiconductor structure portion is not uniformly determined for the entire device, but individually set for each region, the balance between the withstand amount and the on-resistance in each region is It can be determined in a state suitable for the area. Moreover, in a region where the tolerance is relatively important, the tolerance can be increased by adjusting the ratio in the second region without significantly increasing the distance between the first region and the second region. Therefore, the area loss can be effectively suppressed.
  • the “ratio of the first conductivity type semiconductor region and the second conductivity type semiconductor region in the semiconductor structure portion” refers to “the area of the first conductivity type semiconductor region on the upper surface of the semiconductor structure portion and the The ratio of the area of the two-conductivity-type semiconductor region ”may be“ the ratio of the length of the first-conductivity-type semiconductor region and the second-conductivity-type semiconductor region at the boundary on the first region portion side on the upper surface of the semiconductor structure portion ”.
  • the ratio may be “the ratio of the length of the semiconductor region” or “the ratio of the volume of the first conductivity type semiconductor region to the volume of the second conductivity type semiconductor region in the semiconductor structure”.
  • the “configuration in which a plurality of types of semiconductor structure portions having different ratios of the first conductivity type semiconductor region and the second conductivity type semiconductor region are present” is the first configuration at a plurality of positions in the second region. It includes the following configurations in which the arrangement structures of the conductive type semiconductor region and the second conductive type semiconductor region are different from each other. For example, “a configuration in which a plurality of types of semiconductor structure portions in which the ratio of the area of the first conductivity type semiconductor region and the area of the second conductivity type semiconductor region on the upper surface is different from each other exists” may be employed. .
  • a plurality of types of semiconductor structure portions in which the ratio of the length of the first conductivity type semiconductor region and the length of the second conductivity type semiconductor region at the boundary portion on the first region portion side on the upper surface is different from each other exist. It is also possible to use a “configuration”. Alternatively, “a configuration in which a plurality of types of semiconductor structure portions in which the ratio of the volume of the first conductivity type semiconductor region to the volume of the second conductivity type semiconductor region is different” may be present.
  • FIG. 3 is a conceptual diagram conceptually illustrating a planar configuration of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. FIG. 2 is a conceptual diagram conceptually showing a planar configuration on the surface side of a semiconductor element provided in the semiconductor device of FIG. 1.
  • FIG. 3 is a schematic cross-sectional view schematically showing a cross-sectional configuration at a position of IIIA-IIIA of the semiconductor element of FIG. 2;
  • FIG. 3 is a schematic cross-sectional view schematically showing a cross-sectional configuration at a position of IIIB-IIIB of the semiconductor element of FIG.
  • FIG. 3 is an explanatory view partially showing a planar configuration of a first region portion, a second region portion, a gate electrode and the like of the semiconductor element of FIG. 2.
  • FIG. 4B is an explanatory diagram partially showing a planar configuration of a first region portion, a second region portion, a gate electrode, and the like of a semiconductor element of a type different from FIG. 4A.
  • 4A and 4B are explanatory views partially showing a planar configuration of a first region portion, a second region portion, a gate electrode, and the like of a semiconductor element of a different type from those in FIGS. 4A and 4B.
  • FIG. 5 is a circuit diagram illustrating a test circuit for an L load withstand test.
  • FIG. 5 is a circuit diagram illustrating a test circuit for an L load withstand test.
  • FIG. 6 is a graph showing test results of the L load withstand test (single withstand test) of the semiconductor device and the comparative device shown in FIG.
  • FIG. 7 is a graph showing test results and the like of the L load resistance test (continuous operation life test) of the semiconductor element and the comparative element shown in FIG. 8 is a graph showing the on-resistance and off-breakdown voltage of the semiconductor element shown in FIGS. 4A and 4B in comparison with the on-resistance and off-breakdown voltage of the semiconductor element shown in FIG. 4C.
  • FIG. 10 is a conceptual diagram conceptually showing a planar configuration on the surface side of the semiconductor element constituting the semiconductor device according to the third embodiment.
  • FIG. 11 is a schematic cross-sectional view schematically showing a cross-sectional configuration at a position XIA-XIA of the semiconductor element of FIG. 10.
  • FIG. 11 is a schematic cross-sectional view schematically showing a cross-sectional configuration at the XIB-XIB position of the semiconductor element of FIG. 10. It is the schematic which shows roughly the plane structure by the side of the surface of the semiconductor element which comprises the semiconductor device which concerns on 4th Embodiment. It is the schematic which shows roughly the plane structure by the side of the surface of the semiconductor element which comprises the semiconductor device which concerns on 5th Embodiment. It is a conceptual diagram which illustrates notionally the plane composition of the semiconductor device concerning a 5th embodiment. It is explanatory drawing which shows the example of a change which changed the 2nd area
  • FIG. 15A It is a cross-sectional schematic diagram which shows the example of a change which changed the cross-sectional structure of the semiconductor element into the cross-sectional structure different from FIG. 3A regarding other embodiment.
  • FIG. 17 is a schematic cross-sectional view showing a modified example in which the cross-sectional structure of the semiconductor element is changed to a cross-sectional structure different from that of FIGS.
  • a semiconductor device 1 shown in FIG. 1 includes a plurality of semiconductor elements formed on the surface 2a side of the semiconductor substrate 2 shown in FIGS. 3A, 3B and the like.
  • each element such as a bipolar transistor 71, a resistance element 72, a memory 73, a capacitor 74, and a CMOS 75 is arranged on the semiconductor substrate 2 in addition to the semiconductor elements 20, 30, 60 configured as LDMOS. .
  • a known SOI substrate in which an insulating film (not shown) is sandwiched between a semiconductor substrate 2 as an element formation substrate and a support substrate (not shown) is used as a substrate constituting the semiconductor device 1.
  • An N-type silicon substrate is used as the semiconductor substrate 2
  • a silicon substrate is used as the support substrate
  • SiO2 is used as an insulating film between these substrates.
  • the above-described elements are formed on the surface 2a side of the semiconductor substrate 2 (element formation substrate).
  • an SOI substrate is illustrated as a representative example, but the semiconductor substrate 2 may be a bulk substrate.
  • FIG. 2 shows an example of the semiconductor element 20
  • the semiconductor element 30 is different from the semiconductor element 20 only in the internal configuration of the second region portion 12 (the ratio of the N + diffusion region 12 a and the P + diffusion region 12 b).
  • the semiconductor device 20 is the same as the semiconductor device 20.
  • the cut surface cut in the lateral direction at the position of the P + diffusion region 12b is the same as that in FIG. 3A
  • the cut surface cut in the horizontal direction at the position of the N + diffusion region 12a is the same as in FIG. .
  • Each of the semiconductor elements 20 and 30 is configured as an LDMOS transistor, and the first region portion 11 and the second region portion 12 are alternately formed on the surface layer portion of the N-type semiconductor substrate 2 as shown in FIG. ing.
  • the first region portion 11 is a region corresponding to the drain of the LDMOS transistor
  • the second region portion 12 is a region corresponding to the source of the LDMOS transistor.
  • FIG. 2 conceptually shows a structure in plan view of a surface layer portion of a part of the semiconductor substrate 2 (a part of the semiconductor element 20), and a region other than the first region portion 11 and the second region portion 12. About is omitted.
  • the first region portion 11 is configured as an N conductivity type semiconductor region extending longitudinally in a predetermined direction on the surface 2 a side of the semiconductor substrate 2.
  • one predetermined direction is defined as the X direction
  • the direction perpendicular to the X direction in the planar direction is defined as the Y direction (see FIG. 2).
  • the Y direction corresponds to the predetermined direction
  • the plurality of first region portions 11 extend in a longitudinal shape along the Y direction, for example, with an external structure that is rectangular in plan view.
  • the N conductivity type (N type) is the first conductivity type
  • the P conductivity type is the second conductivity type.
  • the first region portion 11 is configured as an N conductivity type diffusion region (N + diffusion region) having a higher concentration than the N region 18 of the semiconductor substrate 2 and is electrically connected to a drain electrode (not shown). It functions as a drain region.
  • an insulating film 19a as a field oxide film is formed in the vicinity of the surface 2a of the semiconductor substrate 2 at a position adjacent to each first region portion 11.
  • the insulating film 19a is made of, for example, SiO2, and in the vicinity of the surface layer portion of the semiconductor substrate 2, one end side in the lateral direction (X direction) is adjacent to the first region portion 11 (N + diffusion region), and the other end side is a gate electrode 14 described later. It is the structure arrange
  • the first region 11 extends in the Y direction along the first region 11 while being adjacent to the first region 11.
  • the second region portion 12 is configured as a region extending longitudinally in the predetermined direction (Y direction) on the surface 2 a side of the semiconductor substrate 2.
  • the plurality of second region portions 12 extend in the longitudinal direction at intervals along the Y direction shown in FIG.
  • Each second region portion 12 is located at a position away from each first region portion 11 between the regions of the plurality of first region portions 11 arranged in the X direction (between adjacent first region portions 11). For example, they are arranged in a rectangular shape in plan view.
  • the second region portion 12 is a semiconductor in which N conductivity type diffusion regions (N + diffusion regions 12a) and P conductivity type diffusion regions (P + diffusion regions 12b) are alternately formed in the Y direction.
  • the structure portion 13 functions as a source region electrically connected to a source electrode (not shown).
  • a source electrode not shown.
  • the distance between the adjacent first region portion 11 and second region portion 12 (the horizontal direction of the first region portion 11).
  • the distance between the center position and the center position in the horizontal direction of the second region portion 12 adjacent to the center position is hereinafter substantially the same.
  • a more detailed configuration of the second region portion 12 will be described later.
  • a P-conductivity type body region 17 is formed around the second region portion 12 formed in the surface layer portion of the semiconductor substrate 2.
  • a portion on the surface layer side adjacent to the second region portion 12 functions as a channel region.
  • the gate electrode 14 is formed on the region between the first region portion 11 and the second region portion 12 in the semiconductor substrate 2 via the insulating film 16.
  • the insulating film 16 and the gate electrode 14 are configured to extend over the body region 17, the region of the semiconductor substrate 2 (N region 18) disposed between the body region 17 and the insulating film 19a, and a part of the insulating film 19a. It arrange
  • the gate electrode 14 and the like are omitted. Further, in the example of FIGS. 3A and 3B, the configuration (insulating film, wiring, etc.) above the semiconductor substrate 2 and the gate electrode 14 is omitted.
  • the longitudinal first region portion 11 (drain region) and the second region portion 12 (source region) are alternately arranged in the lateral direction (X direction). And has a striped structure.
  • the semiconductor elements 20 and 30 having such a configuration are formed in a certain range of element regions AR in the semiconductor substrate 2, and the semiconductor device 1 is provided with a plurality of such element regions.
  • the semiconductor device 1 is provided with a plurality of such element regions.
  • two element regions in which the semiconductor element 20 is configured are provided, and three element regions in which the semiconductor element 30 is configured are provided.
  • FIG. 1 only the region of each element configured on the semiconductor substrate 2 is conceptually shown by a rectangular frame, and the specific configuration is not shown.
  • each second region portion 12 (source region) of the semiconductor element 20 has an N conductivity type in a predetermined direction (Y direction shown in FIG. 2) in which each second region portion 12 extends as described above.
  • Semiconductor regions (N + diffusion regions 12a) and P-conductivity type semiconductor regions (P + diffusion regions 12b) are alternately arranged.
  • the ratio of the N + diffusion region 12a and the ratio of the P + diffusion region 12b are different. Specifically, in each second region portion 12, P + with respect to the total volume of each second region portion 12 rather than the ratio of the volume of N + diffusion region 12 a (N + active portion) to the total volume of each second region portion 12.
  • the volume ratio of the diffusion region 12b (P + active part) is larger. That is, in each second region portion 12, more P + diffusion regions 12b are arranged than N + diffusion regions 12a. In the example of FIG. 4A, the volume of the P + diffusion regions 12b in each second region portion is It is about twice the volume of the N + diffusion region 12a.
  • the entire second region portion 12 that constitutes a part of the semiconductor element 20 is configured by the same type of semiconductor structure portion 13, and has the same structure with an interval in the X direction.
  • Semiconductor structure portions 13 are respectively arranged.
  • the P + diffusion regions 12 b arranged at intervals are substantially the same shape, and are arranged at intervals.
  • Each N + diffusion region 12a has substantially the same shape. For this reason, in each of the long semiconductor structure portions 13 constituting the second region portion 12, each P + diffusion region 12b has the same volume, and each N + diffusion region 12a has the same volume. It has become.
  • the volume of each P + diffusion region 12b is larger than the volume of each N + diffusion region 12a.
  • the volume of one P + diffusion region 12b is about twice the volume of one N + diffusion region 12a. It has become. With such a configuration, the volume of the P + diffusion region 12b is about twice the volume of the N + diffusion region 12a in each of the long semiconductor structure portions 13 constituting the second region portion 12.
  • each P + diffusion region 12b is substantially the same, and the upper surface area of each N + diffusion region 12a is also approximately the same area.
  • the top surface area of each P + diffusion region 12b is larger than the top surface area of each N + diffusion region 12a.
  • the top surface area of one P + diffusion region 12b is the top surface area of one N + diffusion region 12a. It is about twice as much. With such a configuration, the ratio of the area of the N + diffusion region 12a (the area of the upper surface) to the area of the P + diffusion region 12b (the area of the upper surface) is 1 on the upper surface of each second region portion 12 configured in a longitudinal shape.
  • the total area of the upper surface of the P + diffusion region 12b is larger than the total area of the upper surface of the N + diffusion region 12a (for example, a configuration that is twice as large).
  • the entire second region portion 12 is composed of the same type of semiconductor structure portion 13.
  • the region of the semiconductor structure portion 13 of the same type is different from the region of the N + diffusion region 12a having the same structure on the upper surface portion.
  • N + diffusion regions 12a and P + diffusion regions 12b are alternately arranged so that P + diffusion regions 12b having the same structure are arranged at intervals.
  • the semiconductor element 30 shown in FIG. 2 since the entire second region portion 12 has such a structure, it can be said that the entire second region portion 12 is composed of the same type of semiconductor structure portion 13.
  • each of the long semiconductor structure portions 13 constituting the second region portion 12 has, on its upper surface, the total length of the N + diffusion regions 12a at the boundary portion on the first region portion 11 side and the P + diffusion region 12b.
  • the ratio of the total length of the P + diffusion regions 12b is not 1: 1, and the total length of the P + diffusion regions 12b is about twice the total length of the N + diffusion regions 12a.
  • two long side portions of each semiconductor structure portion 13 configured in a rectangular shape are boundary portions on the first region portion 11 side in each semiconductor structure portion 13, and in this portion, the P + diffusion region 12 b Is larger than the total length of the N + diffusion regions 12a, for example, about twice as long.
  • the boundary on the first region portion 11 side in the semiconductor structure portion 13 is conceptually indicated by ⁇ 1, and in FIGS. 4A and 4B, the first region portion 11 side in the semiconductor structure portion 13 is shown. Is indicated by ⁇ 2.
  • the boundary part on the first region part 11 side in the semiconductor structure part 13 is a part constituting such a boundary.
  • each N + diffusion region 12a has a rectangular shape in plan view extending in the horizontal direction (X direction) with a predetermined width, and each N + diffusion region 12a is spaced at a constant interval in each second region portion 12. It is arranged every other.
  • the width (the length in the Y direction) of each N + diffusion region 12a is configured by a width W1.
  • each P + diffusion region 12b has a rectangular shape in plan view extending in the horizontal direction (X direction) with a predetermined width, and in each second region portion 12, each P + diffusion region 12b is arranged at regular intervals. ing.
  • the width (the length in the Y direction) of each P + diffusion region 12b is configured by a width W2.
  • each P + diffusion region 12b is larger than the width W1 of each N + diffusion region 12a.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) formed on the left and right sides is W1.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) on both the left and right sides is W1.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) formed on both the left and right sides is W2.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) on both the left and right sides is W2.
  • the length W2 of the boundary portion of one P + diffusion region 12b is larger than the length W1 of the boundary portion of one N + diffusion region 12a, for example, about twice.
  • the depth of each N + diffusion region 12a and the depth of each P + diffusion region 12b are, for example, approximately the same. With such a configuration, in each second region portion 12, the ratio of the P + diffusion region 12b is larger than the ratio of the N + diffusion region 12a.
  • the semiconductor element 20 has high ESD tolerance, L load tolerance is high, and becomes an element which attaches importance to these tolerances.
  • 4C is an LDMOS transistor having the same structure as that of the semiconductor element 20 except for the second region portion 12, and the source / drain distance L1 between the source region and the drain region is also the same as that of the semiconductor element 20. It is what has become.
  • the width W1 of each N + diffusion region 12a and the width W2 of each P + diffusion region 12b are approximately the same, and the ratio of the P + diffusion region 12b in the second region 12 and the N + diffusion region 12a.
  • the volume ratio is about the same.
  • the semiconductor element 20 has an ESD resistance higher than that of the semiconductor element 60 without increasing the pitch L1 between the source and drain, and has an increased L load withstand capability.
  • L1 indicates a distance between the center position in the width direction of the first region portion 11 and the center position in the width direction of the second region portion 12 as a source drain interval (source drain pitch). Is.
  • each second region portion 12 (source region) of the semiconductor element 60 also has an N conductivity type semiconductor region (N + diffusion region 12a) and a P conductivity type semiconductor region in a predetermined direction in which each second region portion 12 extends. (P + diffusion regions 12b) are alternately arranged.
  • N + diffusion region 12a N + diffusion region 12a
  • first region portion 11 drain region
  • second region portion 12 source region in a part of the semiconductor element 60
  • the portions 11 and the second region portions 12 are longer than those in FIG. 4C and are, for example, approximately the same as the first region portions 11 and the second region portions 12 shown in FIG.
  • a large number of N + diffusion regions 12a and P + diffusion regions 12b having the size shown in FIG. 4C are alternately arranged.
  • the first region portion 11 is configured as an N + diffusion region, and is configured to have the same length as the second region portion 12.
  • region part 12 which are comprised in this way are horizontal directions (direction orthogonal to the longitudinal direction of the 1st area
  • the entire second region portion 12 is composed of the same type of semiconductor structure portion 13, and the semiconductor structure portions 13 having the same structure are arranged at intervals in the X direction.
  • the P + diffusion regions 12 b that are arranged at intervals are substantially the same shape, and the N + diffusion regions 12 a that are arranged at intervals are provided.
  • each P + diffusion region 12b has the same volume, and each N + diffusion region 12a Has a similar volume.
  • the volume of each P + diffusion region 12b and the volume of each N + diffusion region 12a are substantially the same.
  • each P + diffusion region 12b is substantially the same area, and the upper surface area of each N + diffusion region 12a is also approximately the same area.
  • the top surface area of each P + diffusion region 12b is substantially the same as the top surface area of each N + diffusion region 12a, and the top surface area of one P + diffusion region 12b is the top surface area of one N + diffusion region 12a. It is about the same. Due to such a configuration, the ratio of the area of the N + diffusion region 12a (the area of the upper surface) to the area of the P + diffusion region 12b (the area of the upper surface) on the upper surface of each second region portion 12 configured in a longitudinal shape. Is 1: 1.
  • each length W1 at the boundary portion on the first region portion 11 side in the N + diffusion region 12a and the first region in the P + diffusion region 12b is the same, and the total length of the N + diffusion region 12a at the boundary portion on the first region portion 11 side and the total length of the P + diffusion region 12b
  • the ratio is 1: 1.
  • the two long side portions of each semiconductor structure portion 13 configured in a rectangular shape are the boundary portions on the first region portion 11 side in each semiconductor structure portion 13.
  • the total length of the P + diffusion regions 12b and the total length of the N + diffusion regions 12a are approximately the same.
  • each second region portion 12 (source region) of the semiconductor element 30 also has an N conductivity type semiconductor region (N + diffusion region 12a) and a P conductivity type semiconductor region in a predetermined direction in which each second region portion 12 extends. (P + diffusion regions 12b) are alternately arranged. As shown in FIG. 4B, the ratio of the N + diffusion region 12a and the ratio of the P + diffusion region 12b are different. In FIG.
  • first region portion 11 drain region
  • second region portion 12 source region in a part of the semiconductor element 30
  • the part 11 and each second area part 12 are longer than the figure of FIG. 4B, for example, are substantially the same as each first area part 11 and each second area part 12 shown in FIG.
  • a large number of N + diffusion regions 12a and P + diffusion regions 12b having the size shown in FIG. 4B are alternately arranged.
  • the first region portion 11 is configured as an N + diffusion region, and is configured to have the same length as the second region portion 12.
  • region part 12 which are comprised in this way are horizontal directions (direction orthogonal to the longitudinal direction of the 1st area
  • each second region portion 12 the total volume of each second region portion 12 is larger than the ratio of the volume of the P + diffusion region 12 b (P + active portion) to the total volume of each second region portion 12.
  • the ratio of the volume of the N + diffusion region 12a (N + active portion) with respect to is larger. That is, more N + diffusion regions 12a are arranged in each second region 12 than P + diffusion regions 12b.
  • the volume of the N + diffusion region 12a in each second region 12 is as follows.
  • the volume of the P + diffusion region 12b is about twice as large.
  • the entire second region part 12 constituting a part of the semiconductor element 30 is constituted by the same type of semiconductor structure part 13, and the semiconductor structure part having the same structure with an interval in the X direction. 13 are arranged respectively.
  • the P + diffusion regions 12 b arranged at intervals are substantially the same shape, and are arranged at intervals.
  • Each N + diffusion region 12a has substantially the same shape.
  • each P + diffusion region 12b has the same volume, and each N + diffusion region 12a has the same volume. It has become. As shown in FIG.
  • the volume of each N + diffusion region 12a is larger than the volume of each P + diffusion region 12b.
  • the volume of one N + diffusion region 12a is one P + diffusion region 12b. It is about twice the volume. With such a configuration, the volume of the N + diffusion region 12a is about twice the volume of the P + diffusion region 12b in each of the long semiconductor structure portions 13 constituting the second region portion 12.
  • each P + diffusion region 12b is substantially the same area, and the upper surface area of each N + diffusion region 12a is also approximately the same area.
  • the top surface area of each N + diffusion region 12a is larger than the top surface area of each P + diffusion region 12b.
  • the top surface area of one N + diffusion region 12a is the top surface area of one P + diffusion region 12b. It is about twice as much.
  • the ratio of the area of the N + diffusion region 12a (the area of the upper surface) to the area of the P + diffusion region 12b (the area of the upper surface) is 1 on the upper surface of each second region portion 12 configured in a longitudinal shape.
  • the total area of the upper surface of the N + diffusion region 12a is larger than the total area of the upper surface of the P + diffusion region 12b (for example, a configuration that is twice as large).
  • each of the long semiconductor structure portions 13 constituting the second region portion 12 has a total length of the N + diffusion region 12 a at the boundary portion on the first region portion 11 side on the upper surface thereof.
  • the ratio of the sum of the lengths of the P + diffusion regions 12b is not 1: 1, and the sum of the lengths of the N + diffusion regions 12a is about twice the sum of the lengths of the P + diffusion regions 12b.
  • the long side portion of each semiconductor structure portion 13 configured in a rectangular shape is a boundary portion on the first region portion 11 side in each semiconductor structure portion 13, and in this portion, the length of the N + diffusion region 12a The total sum is larger than the total length of the P + diffusion regions 12b, for example, about twice.
  • the N + diffusion region 12 a has a rectangular shape in plan view extending in the lateral direction (a direction orthogonal to the longitudinal direction of the second region portion 12) with a predetermined width.
  • the N + diffusion regions 12a are arranged at regular intervals.
  • the width of each N + diffusion region 12a (the length in the longitudinal direction of the second region portion 12) is configured by a width W1.
  • each P + diffusion region 12b has a rectangular shape in plan view extending in the lateral direction with a predetermined width, and in each second region portion 12, each P + diffusion region 12b is arranged at regular intervals.
  • Each P + diffusion region 12b has a width W2.
  • the width W1 of each N + diffusion region 12a is larger than the width W2 of each P + diffusion region 12b. Even in this configuration, the length of each boundary portion (boundary portion on the first region portion 11 side) formed on the left and right sides on the surface of one N + diffusion region 12a is W1. In any N + diffusion region 12a, the length of each boundary portion (boundary portion on the first region portion 11 side) on both the left and right sides is W1. Further, on the surface of one P + diffusion region 12b, the length of each boundary portion (boundary portion on the first region portion 11 side) formed on both the left and right sides is W2. In any P + diffusion region 12b, the length of each boundary portion (boundary portion on the first region portion 11 side) on both the left and right sides is W2.
  • the length W1 of the boundary portion of one N + diffusion region 12a is larger than the length W2 of the boundary portion of one P + diffusion region 12b, for example, about twice.
  • the depth of each N + diffusion region 12a and the depth of each P + diffusion region 12b are, for example, approximately the same.
  • the semiconductor element 30 made the structure like FIG. 4C (In each 2nd area
  • a plurality of types of semiconductor elements 20, 30, 60 having different characteristics are formed on the semiconductor substrate 2 of the semiconductor device 1, and in the plurality of semiconductor elements 20, 30, 60 configured on the same semiconductor substrate 2.
  • Different types of semiconductor structures 13 are provided. That is, the semiconductor element 20 in which the ratio of the P + diffusion region 12b is larger than that of the N + diffusion region 12a in the second region portion 12, and the semiconductor in which the ratio of the N + diffusion region 12a is larger than that of the P + diffusion region 12b in the second region portion 12.
  • the element 30 and the semiconductor element 60 having the same ratio of the N + diffusion region 12a and the P + diffusion region 12b in the second region 12 are mixed.
  • the ratio of the upper surface area of the N + diffusion region 12a and the upper surface area of the P + diffusion region 12b is made different, and the length of the N + diffusion region 12a at the boundary on the first region portion 11 side on the upper surface and the first surface area on the upper surface.
  • the ratio (W1: W2) between the width W1 of each N + diffusion region 12a and the width W2 of each P + diffusion region 12b in the second region portion 12 of one semiconductor element 20 is equal to that of the other semiconductor element 30.
  • the ratio (W1: W2) of the width W1 of each N + diffusion region 12a and the width W2 of each P + diffusion region 12b in the second region portion 12 is different.
  • the volume ratio between the N + diffusion region 12a and the P + diffusion region 12b in the second region portion 12 of the semiconductor element 20 is equal to the N + diffusion region 12a and the P + diffusion region in the second region portion 12 of the other semiconductor element 30.
  • the volume ratio is different from 12b.
  • the ratio (W1: W2) in each of the semiconductor elements 20 and 30 is the ratio of the width W1 of each N + diffusion region 12a and the width W2 of each P + diffusion region 12b in the second region 12 of the semiconductor element 60 ( W1: W2) is also different.
  • the volume ratio between the N + diffusion region 12a and the P + diffusion region 12b in the second region portion 12 of the semiconductor elements 20 and 30 is determined by the N + diffusion region 12a and the P + diffusion region 12b in the second region portion 12 of the semiconductor element 60. It is also different from the volume ratio.
  • a plurality of types of semiconductor elements 20, 30, and 60 having different characteristics at least by a method other than the change of the source / drain pitch are arranged on the same semiconductor substrate 2.
  • the degree of reduction of on-resistance can be set, and can be used properly with a high degree of freedom.
  • a bipolar transistor 71, a resistance element 72, a memory 73, a capacitor 74, and a CMOS 75 are mounted together with the semiconductor elements 20, 30, and 60.
  • any one or a plurality of types of semiconductor elements 40, 50, 80, and 90 described later may be mounted together.
  • the semiconductor device 1 can be multi-functionalized by various types of mixed mounting, and the device size can be reduced as compared with the case where an equivalent function is realized by multi-components.
  • a plurality of types of semiconductor structure portions 13 are provided in the second region portion 12 configured in the plurality of semiconductor elements 20, 30, 60 in the semiconductor device 1, and the inside of the device
  • the ratio of the N + diffusion region 12a and the P + diffusion region 12b in the semiconductor structure 13 is an element that affects channel resistance, and is an element that contributes to the setting of withstand resistance and on-resistance. Then, by changing this ratio, a difference in channel resistance can be generated, and a structure in which the withstand amount is further increased or an on-resistance is further reduced can be obtained.
  • the ratio of the N conductivity type and the P conductivity type in the semiconductor structure 13 is not uniformly determined for the entire apparatus, but if the ratio is individually set for each region, the balance between the withstand amount and the on-resistance in each region is It can be determined in a state suitable for the region. Moreover, in the region where the tolerance is relatively important, the tolerance is increased by adjusting the ratio in the second region portion 12 without significantly increasing the distance between the first region portion 11 and the second region portion 12. Therefore, the area loss can be effectively suppressed.
  • the semiconductor elements 20 and 30 have a ratio of the first conductivity type semiconductor region (N + diffusion region 12a) and a ratio of the second conductivity type semiconductor region (P + diffusion region 12b) in the second region portion 12. Since they are different from each other, the effect of increasing the resistance or the effect of reducing the on-resistance becomes higher as compared with the configuration having the same ratio.
  • the semiconductor element 20 the ESD tolerance is increased and the L load tolerance is enhanced by a method different from the method of changing the pitch L 1 between the source and drain, and the effect of increasing the tolerance is obtained while suppressing the area loss. Yes.
  • the on-resistance is reduced by a method different from the method of changing the pitch L1 between the source and drain, and in particular, the on-resistance is reduced while suppressing the reduction of the off breakdown voltage.
  • FIG. 6 shows the results of a single-shot withstand test using the circuit of FIG.
  • the power supply voltage of the power supply V1 is set to 16V
  • the inductance of the coil L1 is set to 15mH
  • the resistance value of the resistor R1 is set to 10 ⁇
  • the Zener diode D1 is set to 40V
  • the Zener diode D2 is set to 10V. Is the basic setting.
  • the element to be tested When the element to be tested is switched by applying a single pulse having a predetermined pulse width (for example, a pulse interval of several hundred ⁇ s) to the gate of the element to be tested (semiconductor element SW in FIG. 5). It is inspected whether avalanche destruction occurs. In this test, the above test is performed under a plurality of energy conditions, and the energy when avalanche breakdown occurs in a single pulse is inspected.
  • a predetermined pulse width for example, a pulse interval of several hundred ⁇ s
  • the structure of the semiconductor element 60 shown in FIG. 4C is the structure 1, and this structure 1 is the reference structure (comparative example).
  • This structure 1 is the same as the semiconductor element 20 shown in FIGS. 2, 3 ⁇ / b> A, and 3 ⁇ / b> B except for the configuration of the second region portion 12.
  • the ratio (W1: W2) of the width W1 of the N + diffusion region and the width W2 of the P + diffusion region (W1: W2) is 1: 1 in the second region portion 12, and the volume ratio thereof is also 1: 1.
  • the structure 2 shown in FIG. 6 has a structure in which the source-drain interval L1 is widened to the extent that the characteristics of FIG.
  • the structure 6 are obtained from the structure 1 (semiconductor element 60). The same as device 60).
  • the structure 3 is the structure of the semiconductor element 20 shown in FIGS. 2, 3A, 3B, etc., and the ratio of the width W1 of the N + diffusion region and the width W2 of the P + diffusion region (W1: W2) in the second region portion 12. ) Is 1: 2.
  • the structure 3 is the same as the structure 1 except for the internal structure of the second region portion 12.
  • the horizontal axis represents each structure (structure 1, 2, 3), and the vertical axis represents the rate of increase compared to the value for the reference structure.
  • the rate of increase on the vertical axis is the rate of increase when the single-shot resistance (unit: mJ / mm2) in each structure is compared with the single-shot resistance of the reference structure in the case of a single-shot resistance. It is indicated by a black square mark. In the case of on-resistance, the black triangle marks indicate the rate of increase when the on-resistance in each structure is compared with the on-resistance of the reference structure (how much it has increased compared to the on-resistance of the reference structure). ing.
  • the single-shot resistance of each structure 1, 2 and 3 is the resistance (single pulse) inspected by applying a single pulse to the gate in the single-shot resistance test with the element of each structure as the switch element SW in FIG. Energy when avalanche destruction occurs).
  • the on-resistance increase rate is 19% only by increasing the withstand rate increase rate from the structure 1 by about 1%. It can be confirmed that the level becomes high.
  • the structure 3 semiconductor element 20 in which the ratio of the P + diffusion region in the second region portion 12 is larger than the ratio of the N + diffusion region, even if the withstand amount is increased to about 7% as compared with the structure 1, It can be confirmed that the rate of increase in resistance is suppressed to as low as about 12%.
  • the ratio of the P + diffusion region in the second region 12 is larger than the ratio of the N + diffusion region, the degree of increase in the on-resistance due to the increase in the withstand is small, and the withstand is effectively increased while suppressing the on-resistance. be able to.
  • FIG. 7 shows the test result of the continuous L load operation life.
  • the test circuit of FIG. 5 is used.
  • the power supply voltage of the power supply V1 is 16V
  • the inductance of the coil L1 is 15 mH
  • the resistance value of the resistor R1 is 10 ⁇
  • the Zener diode D1 has a Zener voltage of 40V
  • the Zener diode D2 has a Zener voltage. Is set to 10V as a basic setting.
  • the life when the element to be tested is switched (switching until avalanche breakdown occurs) Number of times).
  • the switching operation is repeatedly performed with energy (10.1 mJ) considerably lower than the energy when avalanche breakdown occurs with a single pulse.
  • the structure 1, the structure 2, and the structure 3 are the same as each structure demonstrated in the above-mentioned single-shot withstand amount test (FIG. 6).
  • the graph of FIG. 7 shows the lifetimes of the structures 1, 2, and 3 as relative values when the lifetime at the time of the structure 1 (the number of times of switching until the avalanche breaks) is “1”.
  • the lifetime is several hundred% higher than the lifetime of the structure 1.
  • the lifetime is increased by several thousand percent. As described above, it was confirmed that the continuous L-load operation life was significantly increased in the semiconductor element 20 having the structure 3 as compared with the element having the structure 2.
  • Structure 3 is the structure of the semiconductor element 30 shown in FIG. 4B and the like, and in the second region portion 12, the ratio (W1: W2) of the width W1 of the N + diffusion region to the width W2 of the P + diffusion region is 2: 1. It is a thing.
  • the structure 4 is the same as the structures 1 and 3 except for the structure inside the second region portion 12.
  • the semiconductor element 60 (structure 1) is a reference structure, and the on-resistance (unit m ⁇ ⁇ mm2) in each structure is shown by black circles when compared to the on-resistance in the reference structure. .
  • a black square indicates a variation rate when the off breakdown voltage in each structure is compared with the off breakdown voltage in the reference structure.
  • the on-resistance is reduced by about 6% compared to the on-resistance in the reference structure, but the off-breakdown voltage is the structure (structure of the semiconductor element 60). It is about the same as 1).
  • the on-resistance is increased by about 12% compared to the on-resistance in the reference structure. It can be raised (FIGS. 6 and 7). Further, in the structure of the semiconductor element 20 (structure 3), the off breakdown voltage is substantially the same as that of the structure of the semiconductor element 60 (structure 1).
  • the semiconductor device 1 shown in FIG. 1 is different from the first embodiment in that the configuration of any one or a plurality of semiconductor elements is a semiconductor element having a mesh structure as shown in FIG. 9A. The rest is the same as the semiconductor device 1 of the first embodiment.
  • the semiconductor element 40 shown in FIG. 9A is configured as a so-called mesh structure LDMOS transistor.
  • the semiconductor element 40 has a lattice-like structure in which the second region portion 12 functioning as a source region extends in the vertical direction and the horizontal direction.
  • FIG. 9A a part of the semiconductor element 40 is partially shown. Actually, however, the number of the vertical regions 45 and the number of the horizontal regions 46 constituting the second region portion 12 are larger than those in the configuration of FIG. 9A. It is increasing.
  • the gate electrode and the like are omitted.
  • the first region portion 11 having a rectangular shape in plan view is disposed at a predetermined center portion and is configured to surround the first region portion 11 at a position away from the first region portion 11.
  • a plurality of partial structures 41 in which the two region portions 12 are arranged are arranged.
  • FIG. 9A only a partial structure 41 arranged in 2 rows and 2 columns is illustrated, but in reality, the partial structures 41 are arranged in multiple rows of 3 rows or more and multiple rows of 3 columns or more.
  • the cross section at the position of IIIA-IIIA in FIG. 9A has the same structure as that in FIG. 3A
  • the cross section at the position of IIIB-IIIB has the same structure as in FIG.
  • the basic switching operation and basic functions are the same as those of a known mesh structure LDMOS transistor.
  • the second region portion 12 extends in the longitudinal direction in the longitudinal direction 45 in the predetermined longitudinal direction (Y direction) and in the lateral direction (X direction) orthogonal to the longitudinal direction. And a horizontal region 46.
  • Each first region portion 11 is provided in each region surrounded by the vertical region 45 and the horizontal region 46.
  • Each first region portion 11 is formed at a position separated from the vertical region 45 and the horizontal region 46 by a predetermined distance in the vicinity of the center position in each region divided by the vertical region 45 and the horizontal region 46.
  • Each first region portion 11 is configured as an N conductivity type diffusion region (N + diffusion region) having a higher concentration than that of the semiconductor substrate 2, and is electrically connected to a drain electrode (not shown). It functions as a region (see also FIGS. 3A and 3B).
  • a predetermined one direction among the plane directions parallel to the surface of the semiconductor substrate 2 is the X direction, and a direction orthogonal to the X direction in the plane direction is the Y direction.
  • the X direction corresponds to the horizontal direction, and a plurality of horizontal regions 46 extend in the longitudinal direction along the X direction.
  • the Y direction corresponds to the vertical direction, and a plurality of vertical regions 45 extend in the longitudinal direction along the Y direction.
  • the N conductivity type (N type) is the first conductivity type
  • the P conductivity type is the second conductivity type.
  • a region between the first region portion 11 and the second region portion 12 in the semiconductor substrate 2 functions as a channel region, and a gate is interposed on this region via an insulating film 16.
  • An electrode 14 is disposed.
  • N + diffusion regions 12a and P + diffusion regions 12b are alternately arranged in the vertical region 45 extending in the vertical direction, and in the horizontal region 46 extending in the horizontal direction. Also, the N + diffusion regions 12a and the P + diffusion regions 12b are alternately arranged. In both the vertical region 45 and the horizontal region 46, the ratio of the N + diffusion region 12a and the ratio of the P + diffusion region 12b are different, and the ratio of the N + diffusion region 12a and the P + diffusion region as the second region portion 12 as a whole. The ratio of 12b is different.
  • P + diffusion relative to the entire volume of the second region portion 12 is larger than the ratio of the volume of the N + diffusion region 12 a (N + active portion) to the entire volume of the second region portion 12.
  • the ratio of the volume of the region 12b (P + active part) is larger. That is, the P + diffusion region 12b is arranged more in the second region portion 12 than the N + diffusion region 12a.
  • the volume of the P + diffusion region 12b is N + in the second region portion. It is about twice the volume of the diffusion region 12a.
  • the vertical width (vertical length) W11 of the N + diffusion region 12a and the vertical width (vertical length) of the P + diffusion region 12b is about twice the vertical width W11 of the N + diffusion region 12a.
  • the lateral width (lateral length) W21 of the N + diffusion region 12a is different from the lateral width (lateral length) W22 of the P + diffusion region 12b.
  • the lateral width W22 of the P + diffusion region 12b is about twice the lateral width W21 of the N + diffusion region 12a.
  • the depths of the N + diffusion region 12a and the P + diffusion region 12b are approximately the same, for example.
  • the vertical width (vertical length) W11 of the N + diffusion region 12a in the vertical region 45 and the horizontal width (horizontal length) W21 of the N + diffusion region 12a in the horizontal region 46 are, for example, the same. It is about.
  • the vertical width (vertical length) W12 of the P + diffusion region 12b in the vertical region 45 and the horizontal width (horizontal length) W22 of the P + diffusion region 12b in the horizontal region 46 are, for example, the same. It is about.
  • the volume of the P + diffusion region 12b is about twice the volume of the N + diffusion region 12a in the second region portion.
  • all of the second region portions 12 configured in a lattice shape are configured by the same type of semiconductor structure portion 13 (semiconductor structure portion 13 of the type shown in FIG. 9A).
  • the upper surface area of each P + diffusion region 12b is larger than the upper surface area of each N + diffusion region 12a.
  • the upper surface area of one P + diffusion region 12b is the upper surface area of one N + diffusion region 12a. It is about twice the area.
  • the ratio of the area of the N + diffusion region 12a (upper surface area) to the area of the P + diffusion region 12b (upper surface area) is 1: Instead of 1, the total area of the upper surface of the P + diffusion region 12b is larger than the total area of the upper surface of the N + diffusion region 12a (for example, a configuration twice as large).
  • the ratio of the sum of the lengths of the N + diffusion regions 12a and the sum of the lengths of the P + diffusion regions 12b at the boundary portion on the first region portion 11 side on the upper surface of the semiconductor structure portion 13 is 1: 1.
  • the total sum of the lengths of the boundary portions of the P + diffusion region 12b is larger than the total sum of the lengths of the boundary portions of the N + diffusion region 12a (for example, a configuration that is twice as large).
  • the inner peripheral portion (rectangular inner peripheral portion) on the first region portion 11 side in the second region portion 12 is “on the first region portion 11 side in the semiconductor structure portion 13.
  • the sum of the boundary lengths of the P + diffusion regions 12b is larger than the sum of the boundary lengths of the N + diffusion regions 12a at the boundary portions of any partial structure 41 (for example, about twice as large. Composition). Therefore, even in the entire semiconductor element 40, the sum of the boundary lengths of the P + diffusion regions 12b is larger than the sum of the boundary lengths of the N + diffusion regions 12a in all the boundary portions on the first region portion 11 side on the upper surface of the semiconductor structure portion 13. It has a large configuration.
  • a plurality of types of semiconductor structures 13 having different ratios between the P + diffusion region 12b and the N + diffusion region 12a can be provided. Even in this case, the ratio of the upper surface area of the N + diffusion region 12a and the upper surface area of the P + diffusion region 12b is made different, and the total length of the N + diffusion regions 12a at the boundary portion on the first region portion 11 side on the upper surface is different. And a plurality of types of semiconductor structure portions 13 having different ratios of the total lengths of the P + diffusion regions 12b may be used.
  • one of the elements in the semiconductor device 1 is the semiconductor element 40 as illustrated in FIG. 9A and the other element is illustrated in FIG.
  • One or a plurality of semiconductor elements 40 having a mesh structure as in the first embodiment or semiconductor elements 20, 30, 60 as in the first embodiment are provided, and in each of the plurality of elements mounted on the semiconductor device 1,
  • the ratio between the N + diffusion region 12a and the P + diffusion region 12b may be different.
  • semiconductor elements having the same structure as in FIG. 9A and different ratios may be provided, and as other elements, a mesh in which the ratio of the N + diffusion region 12a and the P + diffusion region 12b is 2: 1.
  • a semiconductor element having a structure (a semiconductor element having a structure similar to that in FIG. 9A and having a different ratio) may be provided.
  • a plurality of types of semiconductor structure portions 13 having different ratios of the N + diffusion region 12a and the P + diffusion region 12b may be provided inside one semiconductor element 40 having a mesh structure, or a structure in which these are used in combination. There may be.
  • the configuration of the semiconductor element 40 having the mesh structure is not limited to the configuration of FIG. 9A, and the shapes of the first region portion 11 and the second region portion 12 may be variously changed.
  • region part 12 like FIG. 9B.
  • 9B shows the shape of the inner peripheral edge of each region (each region where the first region part 11 is arranged in the center) divided by the second region part 12, the N + diffusion region 12a and the P + diffusion region.
  • the arrangement configuration of 12b is different from the example of FIG. 9A.
  • the semiconductor element 50 shown in FIG. 10 is configured as a lateral IGBT, and first region portions 51 and second region portions 52 are alternately formed on the surface layer portion of the N-type semiconductor substrate 2.
  • the first region 51 is a region corresponding to the IGBT collector
  • the second region 52 is a region corresponding to the IGBT emitter.
  • the semiconductor device 1 according to the first embodiment differs from the first embodiment in that the configuration of any one or a plurality of semiconductor elements is a semiconductor element 50 as shown in FIG. The rest is the same as the semiconductor device 1 of the first embodiment.
  • the first region portion 51 is configured as a P-conductivity type semiconductor region extending longitudinally in a predetermined direction on the surface 2a side of the semiconductor substrate 2.
  • one of the plane directions parallel to the surface of the semiconductor substrate 2 is the X direction
  • the direction perpendicular to the X direction in the plane direction is the Y direction.
  • the Y direction corresponds to the predetermined direction
  • the plurality of first region portions 51 extend in the longitudinal direction along the Y direction.
  • the P conductivity type (P type) is the first conductivity type
  • the N conductivity type is the second conductivity type.
  • the first region 51 is configured as a P conductivity type diffusion region (P + diffusion region), and functions as a collector region electrically connected to a collector electrode (not shown).
  • an insulating film 57 is formed in the vicinity of the surface of the semiconductor substrate 2 at a position adjacent to each first region portion 51.
  • the insulating film 57 is made of, for example, SiO 2, and in the vicinity of the surface layer portion on the surface 2 a side of the semiconductor substrate 2, one end in the lateral direction (X direction) is the first region portion 51 (P + diffusion region). Adjacent and the other end side is arranged below the gate electrode 14 as in the first embodiment.
  • the insulating film 57 extends in the longitudinal direction in the Y direction along the first region 51 while being adjacent to the first region 51.
  • An N conductivity type buffer region 59 is provided below the first region portion 51.
  • the second region 52 is configured as a region extending in the predetermined direction (Y direction) in the longitudinal direction on the surface 2a side of the semiconductor substrate 2.
  • the plurality of second region portions 52 extend in the longitudinal direction at intervals along the Y direction.
  • Each of the second region portions 52 is located at a position away from each of the first region portions 51 between the regions of the plurality of first region portions 51 arranged in the X direction (between adjacent first region portions 51).
  • P conductivity type diffusion regions (P + diffusion regions 52a) and N conductivity type diffusion regions (N + diffusion regions 52b) are alternately arranged in the Y direction. It functions as an emitter region electrically connected to an emitter electrode (not shown). A more detailed configuration of the second region portion 52 will be described later.
  • a P-conductivity type body region 55 is formed around the second region portion 52 formed in the surface layer portion of the semiconductor substrate 2.
  • a portion on the surface layer portion side adjacent to the second region portion 52 in the body region 55 functions as a channel region.
  • the gate electrode 14 is disposed on the region between the first region portion 51 and the second region portion 52 in the semiconductor substrate 2 via the insulating film 16.
  • the insulating film 16 and the gate electrode 14 are disposed over the body region 55, the region of the semiconductor substrate 2 disposed between the body region 55 and the insulating film 57, and a part of the insulating film 57.
  • the first region 51 and the second region 52 extend in the longitudinal direction along the extending direction (that is, the Y direction).
  • the gate electrode 14 and the like are omitted.
  • the configuration (insulating film, wiring, etc.) above the semiconductor substrate 2 and the gate electrode 14 is omitted.
  • the ratio of the P + diffusion region 52a and the ratio of the N + diffusion region 52b are different.
  • the width W1 of the P + diffusion region 52a is different from the width W2 of the N + diffusion region 52b.
  • the width W1 is about twice as large as the width W2.
  • the ratio of the P + diffusion region 52a is larger than the ratio of the N + diffusion region 52b.
  • the width W2 of the N + diffusion region 52b is larger than the width W1 of the P + diffusion region 52a, and the ratio of the N + diffusion region 52b in the second region portion 52 is larger than that of the P + diffusion region 52a. It may be larger than the ratio.
  • the P + diffusion region and the N + diffusion are formed in the second region portion arranged in the single element or the plurality of elements.
  • a plurality of types of semiconductor structures having different ratios to the regions can be provided. Even in this case, in the semiconductor device, the ratio of the upper surface area of the N + diffusion region and the upper surface area of the P + diffusion region is made different, and the length of the N + diffusion region at the boundary on the first region side on the upper surface is different.
  • a configuration in which a plurality of types of semiconductor structure portions having different ratios between the sum and the total length of the P + diffusion regions may be used. For example, when a plurality of semiconductor elements 50 as shown in FIG.
  • the ratio of the P + diffusion region to the N + diffusion region (specifically, the N + diffusion region) in the semiconductor structure 53 of each element.
  • the ratio of the upper surface area of P + and the upper surface area of the P + diffusion region) may be different.
  • a plurality of types of semiconductor structures 53 having different ratios of the N + diffusion region 12a and the P + diffusion region 12b may be provided in one semiconductor element 50.
  • the fourth embodiment differs from the semiconductor device 1 of the first embodiment in that any element (for example, one of the plurality of semiconductor elements 30) is replaced with a semiconductor element 80 in the semiconductor device 1 shown in FIG. Otherwise, the rest is the same as the semiconductor device 1 of the first embodiment.
  • FIG. 12 schematically shows a planar configuration on the front surface side of the semiconductor element 80, the second region portion 12 is shown as a hatched region, and the first region portion 11 is the second region portion. It is shown in a different pattern.
  • the second region portion 12 is conceptually shown. In practice, the P + diffusion region and the N + diffusion region are alternately arranged in a predetermined direction (the direction in which the second region portion 12 extends). It has become.
  • a plurality of semiconductor elements such as the semiconductor element 80 are configured on the predetermined surface 2 a side of the semiconductor substrate 2.
  • the semiconductor element 80 has the same basic structure as the semiconductor elements 20, 30, 60 described above, and only the shapes of the N + diffusion region 12 a and the P + diffusion region 12 b in the second region portion 12 are the semiconductor elements 20, 30, It is different from 60.
  • the cross-sectional structure in the vicinity of the P + diffusion region 12b in the second region portion 12 (the cross-sectional structure cut in the direction orthogonal to the direction in which the second region portion 12 extends at the position of the P + diffusion region 12b). Is the same as FIG. 3A.
  • the semiconductor element 80 includes a first region portion 11 and a second region portion 12 on the surface 2a side of the semiconductor substrate 2 as shown in FIG. As in FIGS. 2, 3 ⁇ / b> A, and 3 ⁇ / b> B, the first region portion 11 is a portion in which the N + diffusion region is formed in a longitudinal shape, and the second region portion 12 is the first region portion 11 as in FIG. 2.
  • the semiconductor structure portion 13 in which the N + diffusion regions 12a and the P + diffusion regions 12b are alternately configured is disposed at a position away from the semiconductor device.
  • the gate electrode 14 is disposed on the region between the first region portion 11 and the second region portion 12 in the semiconductor substrate 2 via the insulating film 16.
  • the semiconductor device 1 of this configuration for example, a configuration in which one of the elements in FIG. 1 is replaced with the semiconductor element 80 in FIG. 12
  • the N + diffusion region 12a and the P + diffusion region 12b in the second region 12 There are a plurality of types of semiconductor structure portions 13 with different ratios.
  • a plurality of types of semiconductor structure portions 13 are provided in a single semiconductor element 80.
  • the semiconductor element 80 is separated from the element peripheral portion of the semiconductor element 80 in the element (in the example of FIG. 12, a rectangular peripheral portion constituting the boundary of the element region AR of the semiconductor element 80).
  • the predetermined central region specifically, in the region indicated by the alternate long and short dash line ⁇ 1 shown in FIG. 12
  • the first type semiconductor structure portion in which the ratio of the N + diffusion region 12a and the P + diffusion region 12b is a predetermined first ratio. 13 (for example, the structure portion 13a shown in FIG. 4A) is provided.
  • the element peripheral portion side (specifically, outside the region of the dashed-dotted line ⁇ 1) with respect to the first type semiconductor structure portion 13 configured in the central region (in the region of the dashed-dotted line ⁇ 1).
  • the semiconductor structure portion 13 for example, a structure different from the first type and having a larger ratio of the N + diffusion region 12a than the first type semiconductor structure portion 13 (for example, 4B is provided.
  • the structure of the central region (within the region of the alternate long and short dash line ⁇ 1) of the semiconductor element 80 shown in FIG. 12 is the same as the structure shown in FIG. 4A. That is, in this central region, the upper surface area of each P + diffusion region 12b is substantially the same area, and the upper surface area of each N + diffusion region 12a is also approximately the same area.
  • the top surface area of each P + diffusion region 12b is larger than the top surface area of each N + diffusion region 12a.
  • the top surface area of one P + diffusion region 12b is the top surface area of one N + diffusion region 12a. It is about twice as much.
  • the semiconductor structure portion 13 configured in the central region has a total length of the N + diffusion region 12a at the boundary portion on the first region portion 11 side and P + diffusion on the upper surface.
  • the ratio of the total length of the region 12b is not 1: 1, and the total length of the P + diffusion region 12b is about twice the total length of the N + diffusion region 12a.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) formed on both the left and right sides is W1
  • N + diffusion region 12a The length of each boundary portion (boundary portion on the first region portion 11 side) configured on both the left and right sides is W1.
  • each boundary portion (boundary portion on the first region portion 11 side) formed on both the left and right sides is W2
  • the length of each boundary part (boundary part on the first region part 11 side) formed on the left and right sides is W2.
  • the length W2 of the boundary portion of one P + diffusion region 12b is larger than the length W1 of the boundary portion of one N + diffusion region 12a, for example, about twice.
  • the structure outside the central region is the same as the structure shown in FIG. 4B or the structure shown in FIG. 4C, for example. It has a structure.
  • the top surface area of each P + diffusion region 12b is substantially the same area outside the central region (outside the region of the one-dot chain line ⁇ 1 and within the element region AR).
  • the top surface area of each N + diffusion region 12a is also substantially the same.
  • the top surface area of each N + diffusion region 12a is larger than the top surface area of each P + diffusion region 12b.
  • the top surface area of one N + diffusion region 12a is the top surface area of one P + diffusion region 12b. It is about twice as much. With such a configuration, the area of the N + diffusion region 12a (the area of the upper surface) and the area of the P + diffusion region 12b (the upper surface) on the upper surface of the semiconductor structure portion 13 (the structure portion 13b in FIG. 4B) configured outside the central region. The total area of the upper surface of the N + diffusion region 12a is larger than the total area of the upper surface of the P + diffusion region 12b (for example, about twice as large). Yes.
  • the semiconductor structure portion 13 outside the central region has a total length of the N + diffusion region 12a at the boundary portion on the first region portion 11 side and the P + diffusion region 12b on the upper surface.
  • the ratio of the total length of N + is not 1: 1, and the total length of the N + diffusion region 12a is about twice the total length of the P + diffusion region 12b.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) formed on the left and right sides is W1.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) on both the left and right sides is W1.
  • each boundary portion (boundary portion on the first region portion 11 side) formed on both the left and right sides is W2.
  • the length of each boundary portion (boundary portion on the first region portion 11 side) on both the left and right sides is W2.
  • the length W1 of the boundary portion of one N + diffusion region 12a is larger than the length W2 of the boundary portion of one P + diffusion region 12b, for example, about twice.
  • the ratio of the P + diffusion region 12b is relatively increased in the semiconductor structure 13 in the central region in order to suppress the parasitic operation in the central portion of the element that easily generates heat.
  • the vicinity of the center of the element is a place where heat is likely to be generated during L load operation and the like, and there is a concern about the parasitic operation due to heat generation. It is easy to suppress, and the tolerance in the vicinity of the central region is relatively increased.
  • the ratio of the N + diffusion region 12a is relatively increased in the semiconductor structure 13 on the element peripheral side (outside the central region) where heat generation is lower than that in the central region.
  • the amount of current on the peripheral side can be increased so as to at least partially compensate for the amount of current that has been increased by increasing the proportion of the P + diffusion region 12b in the central region.
  • the fifth embodiment is different from the semiconductor device 1 shown in FIG. 1 in that any one of the elements (for example, one of a plurality of semiconductor elements 30) is replaced with the semiconductor element 90 shown in FIG. Unlike the semiconductor device 1, the rest is the same as the semiconductor device 1 of the first embodiment.
  • the entire device has a device structure as shown in FIG. 14, for example.
  • a plurality of semiconductor elements such as the semiconductor element 90 are configured on the predetermined surface 2 a side of the semiconductor substrate 2.
  • the basic structure of the semiconductor element 90 is the same as that of the semiconductor elements 20, 30, 60, 80 described above, and only the shapes of the N + diffusion region 12 a and the P + diffusion region 12 b in the second region portion 12 are the semiconductor element 20, It is different from 30, 60, 80.
  • the semiconductor element 90 includes a first region portion 11 and a second region portion 12 on the surface 2 a side of the semiconductor substrate 2. As in FIG.
  • the first region portion 11 is a portion in which the N + diffusion region 12 a is formed in a longitudinal shape, and the second region portion 12 is located at a position away from the first region portion 11.
  • the P + diffusion regions 12b are arranged portions of the semiconductor structure portion 13 configured alternately.
  • a gate electrode 14 is disposed on the region between the first region portion 11 and the second region portion 12 in the semiconductor substrate 2 via an insulating film 16.
  • the semiconductor device 1 of this configuration there are a plurality of types of semiconductor structure portions 13 in which the ratio of the N + diffusion region 12a and the P + diffusion region 12b is different in the second region portion 12, and in this configuration, In the element of the single semiconductor element 90, a plurality of types of semiconductor structure portions 13 are provided.
  • the semiconductor element 90 includes N + in a predetermined central region (specifically, in the region indicated by the alternate long and short dash line ⁇ ⁇ b> 2 shown in FIG. 13) that is separated from the peripheral portion of the semiconductor element 90 in the element.
  • a first type semiconductor structure 13 (for example, the structure 13a shown in FIG. 4A) is provided in which the ratio between the diffusion region 12a and the P + diffusion region 12b is a predetermined first ratio.
  • the element peripheral side specifically, outside the region of the alternate long and short dash line ⁇ 2 and within the element region AR) with respect to the first type semiconductor structure portion 13 configured in the central region (in the region of the alternate long and short dash line ⁇ 2).
  • the structure of the central region of semiconductor element 90 (within the region of dashed-dotted line ⁇ 2) is the same as the structure shown in FIG. 4A, and the outer region immediately adjacent to the central region (outside the region of dashed-dotted line ⁇ 2).
  • the structure in the region of the alternate long and short dash line ⁇ 2) is the same as the structure shown in FIG. 4C, and the structure of the region outside that (outside the region of the alternate long and short dash line ⁇ 2) is shown in FIG. 4B.
  • the structure is the same as that shown.
  • the ratio between the area of the N + diffusion region 12a (upper surface area) and the area of the P + diffusion region 12b (upper surface area) on the upper surface of the semiconductor structure 13 increases from the central region to the outer side. It changes in stages, and the upper surface area ratio of the N + diffusion region 12a is larger in the outer region. As the distance from the central region increases, the ratio of the sum of the lengths of the N + diffusion regions 12a and the sum of the lengths of the P + diffusion regions 12b at the boundary portion on the first region portion 11 side on the upper surface of the semiconductor structure portion 13 is It changes step by step, and the sum of the lengths of the N + diffusion regions 12a is larger in the outer region. According to such a configuration, the same effect as in the fourth embodiment can be obtained, and the effect can be further enhanced by further subdividing the region.
  • the ratio may change in four stages or more concentrically.
  • the number of steps in which the ratio changes in the horizontal direction may be different from the number of steps in which the ratio changes in the vertical direction.
  • the ratio in the horizontal direction, the ratio may change in three steps as it goes outward from the central region, and in the vertical direction, the ratio may change in two steps as it goes outward from the central region.
  • the first conductivity type semiconductor regions are arranged at regular intervals in the second region portion 12, and the second conductivity type semiconductor regions are constant.
  • the arrangement interval of the first conductivity type semiconductor region and the second conductivity type semiconductor region may not be constant in any configuration of any embodiment.
  • it is desirable that the total width of the N + diffusion region 12a and the total width of the P + diffusion region 12b in the predetermined direction are different.
  • the total width of the N + diffusion region 52a and the total width of the P + diffusion region 52b in the predetermined direction are different.
  • the total width of the N + diffusion region 12a in the vertical direction is different from the total width of the P + diffusion region 12b, and the total width of the N + diffusion region 12a in the horizontal direction.
  • the total width of the P + diffusion regions 12b are desirably different.
  • the P + diffusion region 12b is twice the N + diffusion region 12a. Although an example of about is shown, it may be about 3 times, or a ratio other than these. Further, as an example in which the ratio of the N + diffusion region 12a is larger than the ratio of the P + diffusion region 12b in the second region portion, an example in which the N + diffusion region 12a is about twice that of the N + diffusion region 12b has been shown. It is good also as a grade, and ratios other than these may be sufficient.
  • the ratio of the P + diffusion region 12b is larger than the ratio of the N + diffusion region 12a mainly in the second region portion 12 has been shown, but the reverse may be possible. . That is, the ratio of the N + diffusion region 12a may be larger than the ratio of the P + diffusion region 12b.
  • the ratio of the P + diffusion region 52a is larger than the ratio of the N + diffusion region 52b mainly in the second region portion 52 is shown, but the reverse may be possible. That is, the ratio of the N + diffusion region 52b may be larger than the ratio of the P + diffusion region 52a.
  • the semiconductor device 1 has a configuration in which the semiconductor elements 20, 30, and 60 are mixed.
  • the mixed configuration is not limited to this, and each embodiment, modified example, or other implementation is performed. It is only necessary to be mounted on the semiconductor substrate 2 together with any one type of semiconductor element described above in terms of form or the like, and any one type or two or more types of semiconductor elements described above.
  • the example of the shape of the N + diffusion region and the P + diffusion region in the second region portion is a simple rectangular shape maintained at a predetermined width over the entire horizontal direction.
  • the present invention is not limited to this.
  • the shape shown in FIGS. 15A and 15B may be used. Or shapes other than these may be sufficient.
  • the width W1 of the N + diffusion region 12a may be the maximum length in a predetermined direction (the direction in which the second region portion 12 extends) in each N + diffusion region 12a.
  • the length W1 ′ of the outer edge of each N + diffusion region 12a in the predetermined direction may be used as the width of each N + diffusion region 12a.
  • the width W2 of the P + diffusion region 12b may be the maximum length in a predetermined direction (direction in which the second region portion 12 extends) in each P + diffusion region 12b.
  • the length W2 ′ in the predetermined direction (the direction in which the second region 12 extends) of each P + diffusion region 12b is used as the width of each P + diffusion region 12b as shown in FIG. 15A. Good.
  • FIGS. 3A and 3B the configuration in which the insulating film 19a made of SiO2 is provided is illustrated, but in any configuration of the embodiment, another insulating film structure may be used.
  • an insulating film 19b having an STI (Shallow Trench Isolation) structure may be provided in place of the insulating film 19a of FIGS. 3A and 3B.
  • an insulating film 19c having a LOCOS (Local-Oxidation-of-Silicon) structure may be provided.
  • the salicide layer 15 may be provided on the first region or the second region as shown in FIGS.

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Abstract

半導体装置は、半導体基板（２）及び半導体基板の表面（２ａ）側に形成された半導体素子（２０，３０，４０，５０，６０，８０，９０）を備える。半導体素子は、第１領域部（１１，５１）、第１領域部から離間した第２領域部（１２，５２）、及び第１領域部と第２領域部との間に絶縁膜（１６）を介して配置されたゲート電極（１４）を備える。第１領域部は、第１導電型の半導体領域で構成される。第２領域部（１２，５２）は、第１導電型の半導体領域（１２ａ，５２ａ）と第２導電型の半導体領域（１２ｂ，５２ｂ）とが交互に配置された半導体構造部（１３，５３）で構成される。第２領域部においては、第１導電型の半導体領域と第２導電型の半導体領域との比率をそれぞれ異ならせた複数種類の半導体構造部が存在する。

Description

半導体装置 関連出願の相互参照
　本開示は、２０１３年７月１６日に出願された日本出願番号２０１３－１４７６３４号および２０１４年６月１３日に出願された日本出願番号２０１４－１２２６７３号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体装置に関するものである。
　ＬＤＭＯＳ等の横型の半導体装置としては、例えば特許文献１のようなものが提供されている。この特許文献１の図１の例では、半導体基板表面側において、Ｎ導電型のドレイン領域１０４と、Ｎ導電型の拡散領域とＰ導電型の拡散領域とが交互に配置されてなるソース領域１０６とが設けられており、半導体基板上においてドレイン領域とソース領域との間には絶縁膜を介してゲート電極１０９が配置されている。
特開２０００－３０７１２３号公報
　ところで、ＬＤＭＯＳ等の半導体装置では、チャネル領域の両側に配置される一方の拡散領域（例えばソース領域）と他方の拡散領域（例えばドレイン領域）の間隔を調整することで耐量を変化させることができる。但し、この方法だけでは、間隔を広げて耐量の増大を図ると、オン抵抗が大きく増大してしまうという問題がある。特に、より大きな耐量が必要な素子は、拡散領域の間隔をより大きくする必要があるため、オン抵抗の大幅な上昇が避けられず、面積ロスを生じさせてしまう。逆に、オン抵抗を重視して拡散領域の間隔を小さくする場合、耐量の低下が避けられなくなる。
　本開示は、同一装置内において相対的に耐量を重視した領域と相対的にオン抵抗を重視した領域とを作り分け、且つ面積ロスを抑えて効率的に配置しやすい構成を提供する。
　本開示のある態様にかかる半導体装置は、半導体基板と半導体基板の所定の表面側に形成された少なくとも１つの半導体素子を備える。前記半導体素子は、
前記半導体基板の前記表面側において第１導電型の半導体領域が構成された第１領域部と、前記半導体基板の前記表面側において前記第１領域部から離れた位置に形成され、前記第１導電型の半導体領域と第２導電型の半導体領域とが交互に構成された半導体構造部が配置されてなる第２領域部と、前記半導体基板における前記第１領域部と前記第２領域部との間の領域上に絶縁膜を介して配置されるゲート電極と、を備える。前記第２領域部において、前記第１導電型の半導体領域と前記第２導電型の半導体領域との比率をそれぞれ異ならせた複数種類の前記半導体構造部が存在している。
　本態様にかかる半導体装置では、半導体装置内の少なくとも１つの半導体素子に構成される第２領域部において複数種類の半導体構造部が設けられ、装置内には、第１導電型の半導体領域と第２導電型の半導体領域の比率が異なる複数種類の半導体構造部が存在している。
　半導体構造部での第１導電型の半導体領域と第２導電型の半導体領域との比率は、耐量とオン抵抗の設定に寄与する要素となり、この比率を変えることで、より耐量を増大させる構造、又は、よりオン抵抗を低減させる構造とすることができる。従って、半導体構造部における第１導電型と第２導電型の比率を装置全体で一律に定めるのではなく、領域毎に個別に設定すれば、各領域での耐量とオン抵抗のバランスを、それぞれの領域に適した状態に定めることができる。しかも、相対的に耐量を重視する領域では、第１領域部と第２領域部の間隔を大幅に増大させることなく、第２領域部内での比率を調整することで耐量の増大を図ることができるため、面積ロスが効果的に抑えられる。
　なお、本開示において、「半導体構造部における第１導電型の半導体領域と第２導電型の半導体領域との比率」は、「半導体構造部の上面における第１導電型の半導体領域の面積と第２導電型の半導体領域の面積との比率」であってもよく、「半導体構造部の上面における第１領域部側の境界部での第１導電型の半導体領域の長さと第２導電型の半導体領域の長さとの比率」であってもよく、「半導体構造部での第１導電型の半導体領域の体積と第２導電型の半導体領域の体積との比率」であってもよい。そして、「第１導電型の半導体領域と第２導電型の半導体領域との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」は、第２領域の複数位置において第１導電型の半導体領域と第２導電型の半導体領域との配置構造をそれぞれ異ならせた以下の構成を含むものである。例えば、「上面における第１導電型の半導体領域の面積と第２導電型の半導体領域の面積との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」であってもよい。又は、「上面における第１領域部側の境界部での第１導電型の半導体領域の長さと第２導電型の半導体領域の長さとの比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」であってもよい。若しくは、「第１導電型の半導体領域の体積と第２導電型の半導体領域の体積との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」であってもよい。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
本開示の第１実施形態に係る半導体装置の平面構成を概念的に例示する概念図である。 図１の半導体装置に設けられた半導体素子の表面側の平面構成を概念的に示す概念図である。 図２の半導体素子のＩＩＩＡ－ＩＩＩＡ位置の断面構成を概略的に示す断面概略図である。 図２の半導体素子のＩＩＩＢ－ＩＩＩＢ位置の断面構成を概略的に示す断面概略図である。 図２の半導体素子の第１領域部、第２領域部、ゲート電極等の平面構成を部分的に示す説明図である。 図４Ａとは異なる種類の半導体素子の第１領域部、第２領域部、ゲート電極等の平面構成を部分的に示す説明図である。 図４Ａ、図４Ｂとは異なる種類の半導体素子の第１領域部、第２領域部、ゲート電極等の平面構成を部分的に示す説明図である。 図５は、Ｌ負荷耐量試験の試験回路を例示する回路図である。 図６は、図２に示す半導体素子及び比較素子のＬ負荷耐量試験（単発耐量試験）の試験結果等を示すグラフである。 図７は、図２に示す半導体素子及び比較素子のＬ負荷耐量試験（連続動作寿命試験）の試験結果等を示すグラフである。 図８は、図４Ａ、図４Ｂに示す半導体素子のそれぞれのオン抵抗及びオフ耐圧を、図４Ｃに示す半導体素子のオン抵抗及びオフ耐圧と比較して示すグラフである。 第２実施形態に係る半導体装置を構成する半導体素子の第１領域部、第２領域部、ゲート領域等の平面構成を部分的に示す説明図である。 図９Ａの半導体素子の変形例を示す説明図である。 図１０は、第３実施形態に係る半導体装置を構成する半導体素子の表面側の平面構成を概念的に示す概念図である。 図１０の半導体素子のＸＩＡ－ＸＩＡ位置の断面構成を概略的に示す断面概略図である。 図１０の半導体素子のＸＩＢ－ＸＩＢ位置の断面構成を概略的に示す断面概略図である。 第４実施形態に係る半導体装置を構成する半導体素子の表面側の平面構成を概略的に示す概略図である。 第５実施形態に係る半導体装置を構成する半導体素子の表面側の平面構成を概略的に示す概略図である。 第５実施形態に係る半導体装置の平面構成を概念的に例示する概念図である。 他の実施形態に関し、図４Ａ、図４Ｂ、図４Ｃに示す半導体素子において第２領域部を変更した変更例を示す説明図である。 図１５Ａとは異なる変更例を示す説明図である。 他の実施形態に関し、半導体素子の断面構造を図３Ａとは異なる断面構造に変更した変更例を示す断面概略図である。 他の実施形態に関し、半導体素子の断面構造を図３Ａ、図１６とは異なる断面構造に変更した変更例を示す断面概略図である。
　[第１実施形態]
　以下、本開示を具現化した第１実施形態について、図面を参照して説明する。
　図１に示す半導体装置１は、図３Ａ、図３Ｂ等に示す半導体基板２の表面２ａ側に複数の半導体素子が構成されてなるものである。図１の例では、半導体基板２において、ＬＤＭＯＳとして構成される半導体素子２０，３０，６０に加え、バイポーラトランジスタ７１、抵抗素子７２、メモリ７３、キャパシタ７４、ＣＭＯＳ７５などの各素子が配置されている。
　本構成では、半導体装置１を構成する基板として、素子形成基板としての半導体基板２と図示しない支持基板とで絶縁膜（図示略）を挟み込んでなる公知のＳＯＩ基板が用いられている。そして、半導体基板２としてＮ型のシリコン基板が用いられ、支持基板としてシリコン基板が用いられ、これら基板間の絶縁膜として、例えばＳｉＯ２が用いられる。そして、半導体基板２（素子形成基板）の表面２ａ側に上述の各素子が形成されている。なお、ここでは、代表例としてＳＯＩ基板を例示しているが、半導体基板２はバルク基板であってもよい。
　ここで、半導体素子２０、３０に共通する構成について説明する。なお、図２では、半導体素子２０の例を示しているが、半導体素子３０は、第２領域部１２の内部構成（Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率）が半導体素子２０と異なるだけであり、それ以外は半導体素子２０と同様である。特に、半導体素子３０でも、Ｐ＋拡散領域１２ｂの位置で横方向に切断した切断面は図３Ａと同様であり、Ｎ＋拡散領域１２ａの位置で横方向に切断した切断面は図３Ｂと同様である。
　半導体素子２０、３０はいずれも、ＬＤＭＯＳトランジスタとして構成されており、図２のように、Ｎ型の半導体基板２の表層部に第１領域部１１と第２領域部１２とが交互に形成されている。第１領域部１１はＬＤＭＯＳトランジスタのドレインに対応する領域であり、第２領域部１２はＬＤＭＯＳトランジスタのソースに対応する領域となっている。なお、図２は、半導体基板２における一部部位（半導体素子２０の部位）の表層部について平面視した構造を概念的に示しており、第１領域部１１及び第２領域部１２以外の領域については、図示を省略している。
　第１領域部１１は、半導体基板２の表面２ａ側において所定方向に長手状に延びるＮ導電型の半導体領域として構成されている。なお、本明細書では、半導体基板２の表面と平行な平面方向の内、所定の一方向をＸ方向とし、その平面方向においてＸ方向と直交する方向をＹ方向としている（図２参照）。そして、Ｙ方向が、上記所定方向に相当しており、このＹ方向に沿って複数の第１領域部１１が例えば平面視矩形状となる外形構造で長手状に延びている。また、本構成では、Ｎ導電型（Ｎ型）が第１導電型であり、Ｐ導電型が第２導電型となっている。第１領域部１１は、半導体基板２のＮ領域１８よりも高濃度で構成されたＮ導電型の拡散領域（Ｎ＋拡散領域）として構成されており、図示しないドレイン電極に電気的に接続されたドレイン領域として機能している。
　図３Ａ、図３Ｂに示すように、半導体基板２の表面２ａ付近において、各第１領域部１１に隣接する位置には、フィールド酸化膜としての絶縁膜１９ａが形成されている。絶縁膜１９ａは、例えばＳｉＯ２によって構成され、半導体基板２の表層部付近において、横方向（Ｘ方向）一端側が第１領域部１１（Ｎ＋拡散領域）に隣接し、他端側が後述するゲート電極１４の下方位置に配置された構成となっている。そして、第１領域部１１に隣接しつつ第１領域部１１に沿ってＹ方向に長手状に延びている。
　第２領域部１２は、半導体基板２の表面２ａ側において上記所定方向（Ｙ方向）に長手状に延びる領域として構成されている。本構成では、図２に示すＹ方向に沿って複数の第２領域部１２が間隔をあけて長手状に延びている。各第２領域部１２は、Ｘ方向に並んだ複数の第１領域部１１の各領域間（隣接する第１領域部１１同士の間）において、それぞれの第１領域部１１から離れた位置に、例えば平面視矩形状の外形構造で配置されている。この第２領域部１２は、図２のようにＮ導電型の拡散領域（Ｎ＋拡散領域１２ａ）と、Ｐ導電型の拡散領域（Ｐ＋拡散領域１２ｂ）とがＹ方向において交互に構成された半導体構造部１３からなり、図示しないソース電極に電気的に接続されたソース領域として機能している。なお、本構成では、図２に示す各第１領域部１１及び各第２領域部１２において、隣接する第１領域部１１と第２領域部１２との間隔（第１領域部１１の横方向中心位置と、これに隣接する第２領域部１２の横方向中心位置との間隔であり、以下、ソースドレイン間隔Ｌ１とも称する）が全て略同一となっている。また、第２領域部１２の更に詳しい構成は後述する。
　図３Ａ、図３Ｂ、及び図４Ａ、図４Ｂに示すように、半導体基板２の表層部に構成される第２領域部１２の周囲には、Ｐ導電型のボディ領域１７が構成されている。ボディ領域１７において第２領域部１２に隣接する表層部側の部分（ゲート電極１４の直下の部分）は、チャネル領域として機能する。
　図３Ａ、図３Ｂ、及び図４Ａ、図４Ｂのように、半導体基板２における第１領域部１１と第２領域部１２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。絶縁膜１６及びゲート電極１４は、ボディ領域１７、ボディ領域１７と絶縁膜１９ａの間に配置される半導体基板２の領域（Ｎ領域１８）、絶縁膜１９ａの一部に跨る構成で、これらの上方に配置されており、第１領域部１１及び第２領域部１２の延びる方向（即ち、Ｙ方向）に沿って長手状に延びている。なお、図２では、ゲート電極１４等は省略している。また、図３Ａ、図３Ｂ等の例では、半導体基板２やゲート電極１４の上方側の構成（絶縁膜や配線等）は省略している。
　このように、半導体素子２０、３０のいずれの表層部も、長手状の第１領域部１１（ドレイン領域）と第２領域部１２（ソース領域）とが横方向（Ｘ方向）に交互に配置され、ストライプ状の構造となっている。そして、このような構成を有する半導体素子２０、３０は、半導体基板２における一定の範囲の素子領域ＡＲに形成されており、半導体装置１にはこのような素子領域が複数設けられている。例えば、図１の例では、半導体素子２０が構成された素子領域が２つ設けられ、半導体素子３０が構成された素子領域が３つ設けられている。なお、図１では、半導体基板２に構成される各素子の領域のみを矩形枠にて概念的に示しており、具体的な構成の図示は省略している。
　次に、半導体素子２０の構成について詳述する。
　図２に示すように、半導体素子２０の各第２領域部１２（ソース領域）は、上述したように各第２領域部１２が延びる所定方向（図２に示すＹ方向）においてＮ導電型の半導体領域（Ｎ＋拡散領域１２ａ）とＰ導電型の半導体領域（Ｐ＋拡散領域１２ｂ）とが交互に配置されている。そして、図４Ａのように、Ｎ＋拡散領域１２ａの比率と、Ｐ＋拡散領域１２ｂの比率とが異なっている。具体的には、各第２領域部１２において、各第２領域部１２の全体体積に対するＮ＋拡散領域１２ａ（Ｎ＋活性部）の体積の比率よりも、各第２領域部１２の全体体積に対するＰ＋拡散領域１２ｂ（Ｐ＋活性部）の体積の比率の方が大きくなっている。つまり、各第２領域部１２内では、Ｎ＋拡散領域１２ａよりもＰ＋拡散領域１２ｂの方が多く配置されており、図４Ａの例では、各第２領域部におけるＰ＋拡散領域１２ｂの体積が、Ｎ＋拡散領域１２ａの体積の２倍程度となっている。
　本構成では、図２のように、半導体素子２０の一部を構成する第２領域部１２の全体が同種類の半導体構造部１３によって構成されており、Ｘ方向に間隔をあけて同一構造の半導体構造部１３がそれぞれ配置されている。第２領域部１２を構成する長手状の各半導体構造部１３は、間隔をあけてそれぞれ配置される各Ｐ＋拡散領域１２ｂがいずれも略同一の形状となっており、間隔をあけてそれぞれ配置される各Ｎ＋拡散領域１２ａがいずれも略同一の形状となっている。このため、第２領域部１２を構成する長手状の各半導体構造部１３は、各Ｐ＋拡散領域１２ｂがいずれも同程度の体積となっており、各Ｎ＋拡散領域１２ａがいずれも同程度の体積となっている。そして、各々のＰ＋拡散領域１２ｂの体積がいずれも、各々のＮ＋拡散領域１２ａの体積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの体積が、１つのＮ＋拡散領域１２ａの体積の２倍程度となっている。このような構成により、第２領域部１２を構成する長手状の各半導体構造部１３のいずれにおいても、Ｐ＋拡散領域１２ｂの体積が、Ｎ＋拡散領域１２ａの体積の２倍程度となっている。
　そして、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積の２倍程度となっている。このような構成により、長手状に構成される各第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの上面の総面積が、Ｎ＋拡散領域１２ａの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。なお、図２に示す半導体素子２０では、第２領域部１２の全体が同一種類の半導体構造部１３によって構成されている。なお、このように、第２領域部１２が長手状に構成される例において同一種類の半導体構造部１３の領域とは、上面部において同一構造のＮ＋拡散領域１２ａが間隔をあけて配置され且つ同一構造のＰ＋拡散領域１２ｂが間隔をあけて配置されるようにＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に配置される領域である。図２に示す半導体素子３０では、第２領域部１２の全体がこのような構造となっているため、第２領域部１２の全体が同一種類の半導体構造部１３によって構成されているといえる。
　更に、第２領域部１２を構成する長手状の各半導体構造部１３は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの長さの総和がＮ＋拡散領域１２ａの長さの総和の２倍程度となっている。図２の例では、長方形状に構成される各半導体構造部１３の２つの長辺部分が各半導体構造部１３における第１領域部１１側の境界部であり、この部分において、Ｐ＋拡散領域１２ｂの長さの総和がＮ＋拡散領域１２ａの長さの総和よりも大きく、例えば２倍程度となっている。なお、図３Ａ、図３Ｂでは、半導体構造部１３における第１領域部１１側の境界をγ１で概念的に示しており、図４Ａ、図４Ｂでは、半導体構造部１３における第１領域部１１側の境界をγ２で示している。半導体構造部１３における第１領域部１１側の境界部は、このような境界を構成する部分である。
　より具体的には、各Ｎ＋拡散領域１２ａは、所定幅で横方向（Ｘ方向）に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＮ＋拡散領域１２ａが一定間隔おきに配置されている。そして、それぞれのＮ＋拡散領域１２ａの幅（Ｙ方向の長さ）は、幅Ｗ１で構成されている。また、各Ｐ＋拡散領域１２ｂは、所定幅で横方向（Ｘ方向）に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＰ＋拡散領域１２ｂが一定間隔おきに配置されている。そして、それぞれのＰ＋拡散領域１２ｂの幅（Ｙ方向の長さ）は、幅Ｗ２で構成されている。そして、各Ｎ＋拡散領域１２ａの幅Ｗ１よりも、各Ｐ＋拡散領域１２ｂの幅Ｗ２のほうが大きくなっている。この構成では、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１である。そして、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２である。そして、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２が、１つのＮ＋拡散領域１２ａの境界部の長さＷ１よりも大きく、例えば、２倍程度となっている。なお、各Ｎ＋拡散領域１２ａの深さと、各Ｐ＋拡散領域１２ｂの深さは、例えば同程度となっている。このような構成により、各第２領域部１２において、Ｎ＋拡散領域１２ａの比率よりもＰ＋拡散領域１２ｂの比率のほうが大きくなっている。
　そして、このように構成されているため、半導体素子２０は、図４Ｃのような構成と比較して、ＥＳＤ耐量が高く、Ｌ負荷耐量が高くなっており、これらの耐量を重視する素子となっている。なお、図４Ｃの半導体素子６０は、第２領域部１２以外が半導体素子２０と同一構造となっているＬＤＭＯＳトランジスタであり、ソース領域とドレイン領域のソースドレイン間隔Ｌ１も、半導体素子２０と同一となっているものである。
　半導体素子６０は、各Ｎ＋拡散領域１２ａの幅Ｗ１と、各Ｐ＋拡散領域１２ｂの幅Ｗ２とが同程度となっており、第２領域部１２内におけるＰ＋拡散領域１２ｂの比率とＮ＋拡散領域１２ａの体積の比率が同程度となっている。これに対し、半導体素子２０は、ソースドレイン間のピッチＬ１を大きくすることなく、半導体素子６０よりもＥＳＤ耐量が高められ、Ｌ負荷耐量が高められており、面積ロスを抑えつつ耐量増大効果が得られている。なお、図４Ａ、図４Ｂ、図４Ｃにおいて、Ｌ１は、第１領域部１１の幅方向中心位置と第２領域部１２の幅方向中心位置との間隔をソースドレイン間隔（ソースドレインピッチ）として示すものである。
　ここで、半導体素子６０について説明する。図４Ｃで示す半導体素子６０は、各Ｎ＋拡散領域１２ａの幅Ｗ１及び各Ｐ＋拡散領域１２ｂの幅Ｗ２を、半導体素子２０における各Ｎ＋拡散領域１２ａの幅Ｗ１及び各Ｐ＋拡散領域１２ｂの幅Ｗ２と異ならせているだけであり、それ以外の構造は、図２等で示す半導体素子２０と同様である。半導体素子６０の各第２領域部１２（ソース領域）も、上述したように各第２領域部１２が延びる所定方向においてＮ導電型の半導体領域（Ｎ＋拡散領域１２ａ）とＰ導電型の半導体領域（Ｐ＋拡散領域１２ｂ）とが交互に配置されている。なお、図４Ｃでは、半導体素子６０の一部分における第１領域部１１（ドレイン領域）と第２領域部１２（ソース領域）との間を部分的に示しているが、実際には各第１領域部１１及び各第２領域部１２が図４Ｃの図よりも長く、例えば図２に示す各第１領域部１１及び各第２領域部１２と同程度となっている。また、実際には、各第２領域部１２において、図４Ｃに示すサイズのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に繰り返して多数配置されている。一方、第１領域部１１は、Ｎ＋拡散領域として構成され、このような第２領域部１２と同程度の長さで構成されている。そして、半導体素子２０と同様、このように構成される第１領域部１１と第２領域部１２とが横方向（第１領域部１１及び第２領域部１２の長手方向と直交する方向）に間隔をあけて交互に配置されている。
　この半導体素子６０でも、第２領域部１２の全体が同種類の半導体構造部１３によって構成されており、Ｘ方向に間隔をあけて同一構造の半導体構造部１３がそれぞれ配置されている。そして、長手状の各半導体構造部１３は、間隔をあけてそれぞれ配置される各Ｐ＋拡散領域１２ｂがいずれも略同一の形状となっており、間隔をあけてそれぞれ配置される各Ｎ＋拡散領域１２ａがいずれも略同一の形状となっている。このため、半導体素子６０では、第２領域部１２を構成する長手状の各半導体構造部１３において、各Ｐ＋拡散領域１２ｂがいずれも同程度の体積となっており、各Ｎ＋拡散領域１２ａがいずれも同程度の体積となっている。そして、各々のＰ＋拡散領域１２ｂの体積と、各々のＮ＋拡散領域１２ａの体積とが略同一となっている。
　この半導体素子６０では、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積と略同一であり、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積と同程度となっている。このような構成であるため、長手状に構成される各第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１となっている。
　更に、この半導体素子６０では、長手状の各半導体構造部１３の上面において、Ｎ＋拡散領域１２ａにおける第１領域部１１側の境界部での各長さＷ１と、Ｐ＋拡散領域１２ｂにおける第１領域部１１側の境界部での各長さＷ２とが同一であり、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１となっている。なお、この例でも、図２と同様、長方形状に構成される各半導体構造部１３の２つの長辺部分が各半導体構造部１３における第１領域部１１側の境界部であり、この部分において、Ｐ＋拡散領域１２ｂの長さの総和とＮ＋拡散領域１２ａの長さの総和とが同程度となっている。
　次に、半導体素子３０の構成について詳述する。
　なお、半導体素子３０は、各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２を半導体素子２０と異ならせただけであり、それ以外の構造は、図２で示す半導体素子２０と同様である。半導体素子３０の各第２領域部１２（ソース領域）も、上述したように各第２領域部１２が延びる所定方向においてＮ導電型の半導体領域（Ｎ＋拡散領域１２ａ）とＰ導電型の半導体領域（Ｐ＋拡散領域１２ｂ）とが交互に配置されている。そして、図４Ｂのように、Ｎ＋拡散領域１２ａの比率と、Ｐ＋拡散領域１２ｂの比率とが異なっている。なお、図４Ｂでは、半導体素子３０の一部分における第１領域部１１（ドレイン領域）と第２領域部１２（ソース領域）との間を部分的に示しているが、実際には各第１領域部１１及び各第２領域部１２が図４Ｂの図よりも長く、例えば図２に示す各第１領域部１１及び各第２領域部１２と同程度となっている。また、実際には、各第２領域部１２において、図４Ｂに示すサイズのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に繰り返して多数配置されている。一方、第１領域部１１は、Ｎ＋拡散領域として構成され、このような第２領域部１２と同程度の長さで構成されている。そして、半導体素子２０と同様、このように構成される第１領域部１１と第２領域部１２とが横方向（第１領域部１１及び第２領域部１２の長手方向と直交する方向）に間隔をあけて交互に配置されている。
　そして、半導体素子３０では、各第２領域部１２において、各第２領域部１２の全体体積に対するＰ＋拡散領域１２ｂ（Ｐ＋活性部）の体積の比率よりも、各第２領域部１２の全体体積に対するＮ＋拡散領域１２ａ（Ｎ＋活性部）の体積の比率の方が大きくなっている。つまり、各第２領域部１２内では、Ｐ＋拡散領域１２ｂよりもＮ＋拡散領域１２ａの方が多く配置されており、図４Ｂの例では、各第２領域部１２におけるＮ＋拡散領域１２ａの体積が、Ｐ＋拡散領域１２ｂの体積の２倍程度となっている。
　半導体素子３０においても、当該半導体素子３０の一部を構成する第２領域部１２の全体が同種類の半導体構造部１３によって構成されており、Ｘ方向に間隔をあけて同一構造の半導体構造部１３がそれぞれ配置されている。第２領域部１２を構成する長手状の各半導体構造部１３は、間隔をあけてそれぞれ配置される各Ｐ＋拡散領域１２ｂがいずれも略同一の形状となっており、間隔をあけてそれぞれ配置される各Ｎ＋拡散領域１２ａがいずれも略同一の形状となっている。このため、第２領域部１２を構成する長手状の各半導体構造部１３は、各Ｐ＋拡散領域１２ｂがいずれも同程度の体積となっており、各Ｎ＋拡散領域１２ａがいずれも同程度の体積となっている。そして、図４Ｂのように、各々のＮ＋拡散領域１２ａの体積がいずれも、各々のＰ＋拡散領域１２ｂの体積よりも大きく、例えば、１つのＮ＋拡散領域１２ａの体積が、１つのＰ＋拡散領域１２ｂの体積の２倍程度となっている。このような構成により、第２領域部１２を構成する長手状の各半導体構造部１３のいずれにおいても、Ｎ＋拡散領域１２ａの体積が、Ｐ＋拡散領域１２ｂの体積の２倍程度となっている。
　そして、半導体素子３０において、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＮ＋拡散領域１２ａの上面面積がいずれも、各々のＰ＋拡散領域１２ｂの上面面積よりも大きく、例えば、１つのＮ＋拡散領域１２ａの上面面積が、１つのＰ＋拡散領域１２ｂの上面面積の２倍程度となっている。このような構成により、長手状に構成される各第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｎ＋拡散領域１２ａの上面の総面積が、Ｐ＋拡散領域１２ｂの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
　更に、半導体素子３０において、第２領域部１２を構成する長手状の各半導体構造部１３は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和の比率が１：１ではなく、Ｎ＋拡散領域１２ａの長さの総和がＰ＋拡散領域１２ｂの長さの総和の２倍程度となっている。この半導体素子３０でも、長方形状に構成される各半導体構造部１３の長辺部分が各半導体構造部１３における第１領域部１１側の境界部であり、この部分において、Ｎ＋拡散領域１２ａの長さの総和がＰ＋拡散領域１２ｂの長さの総和よりも大きく、例えば２倍程度となっている。
　より具体的には、半導体素子３０でも、Ｎ＋拡散領域１２ａは、所定幅で横方向（第２領域部１２の長手方向と直交する方向）に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＮ＋拡散領域１２ａが一定間隔おきに配置されている。そして、それぞれのＮ＋拡散領域１２ａの幅（第２領域部１２の長手方向の長さ）は、幅Ｗ１で構成されている。また、各Ｐ＋拡散領域１２ｂは、所定幅で横方向に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＰ＋拡散領域１２ｂが一定間隔おきに配置されている。そして、それぞれのＰ＋拡散領域１２ｂの幅は、幅Ｗ２で構成されている。そして、各Ｐ＋拡散領域１２ｂの幅Ｗ２よりも、各Ｎ＋拡散領域１２ａの幅Ｗ１のほうが大きくなっている。この構成でも、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１である。そして、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２である。そして、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＮ＋拡散領域１２ａの境界部の長さＷ１が、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２よりも大きく、例えば、２倍程度となっている。なお、各Ｎ＋拡散領域１２ａの深さと、各Ｐ＋拡散領域１２ｂの深さは、例えば同程度となっている。このような構成により、各第２領域部１２において、Ｐ＋拡散領域１２ｂの比率よりもＮ＋拡散領域１２ａの比率のほうが大きくなっている。そして、このように構成されているため、半導体素子３０は、図４Ｃのような構成（各第２領域部１２において、Ｎ＋拡散領域１２ａの比率とＰ＋拡散領域１２ｂの比率とを同程度とした構成）と比較して、オン抵抗が低く、電流能力を重視する素子となっている。
　このように、半導体装置１の半導体基板２には、特性の異なる複数種類の半導体素子２０，３０，６０が形成され、同一の半導体基板２に構成される複数の半導体素子２０，３０，６０において、異なる種類の半導体構造部１３がそれぞれ設けられている。つまり、第２領域部１２においてＮ＋拡散領域１２ａよりもＰ＋拡散領域１２ｂの比率を大きくした半導体素子２０と、第２領域部１２においてＰ＋拡散領域１２ｂよりもＮ＋拡散領域１２ａの比率を大きくした半導体素子３０と、第２領域部１２においてＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとを同程度の比率とした半導体素子６０とが混在している。即ち、Ｎ＋拡散領域１２ａの上面面積とＰ＋拡散領域１２ｂの上面面積との比率をそれぞれ異ならせ、且つ上面における第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さと、上面における第１領域部１１側の境界部でのＰ＋拡散領域１２ｂの長さとの比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在しているのである。
　具体的には、一方の半導体素子２０の第２領域部１２における各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２との比率（Ｗ１：Ｗ２）が、他方の半導体素子３０の第２領域部１２における各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２との比率（Ｗ１：Ｗ２）と異なっている。そして、これにより、半導体素子２０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの体積比率が、他の半導体素子３０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの体積比率と異なっている。また、これら半導体素子２０，３０におけるそれぞれの比率（Ｗ１：Ｗ２）は、半導体素子６０の第２領域部１２における各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２との比率（Ｗ１：Ｗ２）とも異なっている。これにより、半導体素子２０，３０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの各体積比率は、半導体素子６０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの体積比率とも異なっている。このように、同一の半導体基板２において、少なくともソース・ドレインピッチの変更以外の方法で特性を異ならせた複数種類の半導体素子２０、３０，６０を配置しており、各素子において、耐量の度合い、オン抵抗の低減度合いを設定でき、自由度高く使い分けることができるようになっている。
　更に、図１の例では、半導体素子２０，３０、６０と共に、バイポーラトランジスタ７１、抵抗素子７２、メモリ７３、キャパシタ７４、ＣＭＯＳ７５が混載されている。なお、これらと共に、後述の半導体素子４０、５０、８０、９０のいずれか１又は複数種類が混載されていてもよい。このように、半導体装置１では、多種類の混載によって多機能化を図ることができ、同等の機能を多部品で実現する場合に比べて装置サイズの低減を図ることができる。
　次に、半導体装置１で得られる効果の例について説明する。
　本構成では、半導体装置１内の複数の半導体素子２０，３０，６０に構成される第２領域部１２において複数種類の半導体構造部１３（構造部１３ａ，１３ｂ，１３ｃ）が設けられ、装置内には、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率が異なる複数種類の半導体構造部１３が存在している。半導体構造部１３でのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率は、チャネル抵抗に影響を及ぼす要素であり、耐量とオン抵抗の設定に寄与する要素となる。そして、この比率を変えることで、チャネル抵抗に差を生じさせることができ、より耐量を増大させる構造、又は、よりオン抵抗を低減させる構造とすることができる。従って、半導体構造部１３におけるＮ導電型とＰ導電型の比率を装置全体で一律に定めるのではなく、領域毎に個別に設定すれば、各領域での耐量とオン抵抗のバランスを、それぞれの領域に適した状態に定めることができる。しかも、相対的に耐量を重視する領域では、第１領域部１１と第２領域部１２の間隔を大幅に増大させることなく、第２領域部１２内での比率を調整することで耐量の増大を図ることができるため、面積ロスが効果的に抑えられる。
　例えば、半導体素子２０、３０は、第２領域部１２において、第１導電型の半導体領域（Ｎ＋拡散領域１２ａ）の比率と、第２導電型の半導体領域（Ｐ＋拡散領域１２ｂ）の比率とが異なっているため、これらの比率が同程度の構成と比べて、耐量の増大効果又はオン抵抗の低減効果がより高くなる。例えば半導体素子２０では、ソースドレイン間のピッチＬ１を変更する方法とは別の方法で、ＥＳＤ耐量が高められ、Ｌ負荷耐量が高められており、面積ロスを抑えつつ耐量増大効果が得られている。逆に、半導体素子３０では、ソースドレイン間のピッチＬ１を変更する方法とは別の方法で、オン抵抗の低減が図られ、特にオフ耐圧の低減を抑えつつオン抵抗の低減を図っている。
　ここで、半導体装置１について、図５に示す回路を用いた耐量試験の結果について説明する。図６は、図５の回路を用いた単発耐量試験の結果を示すものである。この単発耐量試験では、例えば電源Ｖ１の電源電圧を１６Ｖ、コイルＬ１のインダクタンスを１５ｍＨ、抵抗Ｒ１の抵抗値を１０Ω、ツェナーダイオードＤ１のツェナー電圧を４０Ｖ、ツェナーダイオードＤ２のツェナー電圧を１０Ｖとした設定を基本設定としている。そして、試験対象となる素子（図５では半導体素子ＳＷ）のゲートに、所定パルス幅（例えば数百μｓのパルス間隔）のシングルパルスを与えることで試験対象となる素子をスイッチング動作させたときにアバランシェ破壊が生じるか否かを検査している。この試験では、複数のエネルギー条件で上記試験を行い、シングルパルスでアバランシェ破壊が生じる場合のエネルギーを検査している。
　図６では、図４Ｃで示す半導体素子６０の構造を構造１としており、この構造１を基準構造（比較例）としている。この構造１は、第２領域部１２の構成以外は図２、及び図３Ａ、図３Ｂに示す半導体素子２０と同一としたものである。そして、構造１の半導体素子６０では、第２領域部１２においてＮ＋拡散領域の幅Ｗ１とＰ＋拡散領域の幅Ｗ２の比（Ｗ１：Ｗ２）が１：１となっており、これらの体積比率も１：１となっている。また、図６で示す構造２は、構造１（半導体素子６０）の構成から、図６の特性が得られる程度にソースドレイン間隔Ｌ１を広くした構成となっており、それ以外は構造１（半導体素子６０）と同様である。また、構造３は、図２、図３Ａ、図３Ｂ等に示す半導体素子２０の構造であり、第２領域部１２においてＮ＋拡散領域の幅Ｗ１とＰ＋拡散領域の幅Ｗ２の比（Ｗ１：Ｗ２）を１：２としたものである。なお、構造３は、第２領域部１２の内部の構造以外は構造１と同様である。
　図６では、横軸に各構造（構造１、２、３）を示し、縦軸に基準構造のときの値と比較した上昇率を示している。縦軸の上昇率は、単発耐量の場合、各構造での単発耐量（単位：ｍＪ／ｍｍ２）を基準構造の単発耐量と比較したときの上昇率（基準構造の単発耐量と比較して何％上昇したか）を黒四角形のマークでそれぞれ示している。また、オン抵抗の場合、各構造でのオン抵抗を基準構造のオン抵抗と比較したときの上昇率（基準構造のオン抵抗と比較して何％上昇したか）を黒三角形のマークでそれぞれ示している。なお、各構造１、２、３の単発耐量は、各構造の素子を図５のスイッチ素子ＳＷとし、上記単発耐量試験にてゲートに単発のパルスを与えることで検査された耐量（シングルパルスでアバランシェ破壊が生じる場合のエネルギー）である。
　図６の結果によれば、ソースドレイン間隔Ｌ１を大きくすることで耐量向上を図ろうとする構造２では、構造１から耐量の上昇率を１％程度上げるだけで、オン抵抗の上昇率が１９％程度と高くなってしまうことが確認できる。一方、第２領域部１２においてＰ＋拡散領域の比率をＮ＋拡散領域の比率よりも大きくした構造３（半導体素子２０）では、構造１と比較して耐量が７％程度まで高くなっても、オン抵抗の上昇率が１２％程度と低く抑えられていることが確認できる。このように、第２領域部１２においてＰ＋拡散領域の比率をＮ＋拡散領域の比率よりも大きくすると、耐量の上昇に伴うオン抵抗の上昇度合いが小さく、オン抵抗を抑えつつ耐量を効果的に高めることができる。
　また、図７は、連続Ｌ負荷動作寿命の試験結果を示すものである。この試験でも図５の試験回路を用い、例えば電源Ｖ１の電源電圧を１６Ｖ、コイルＬ１のインダクタンスを１５ｍＨ、抵抗Ｒ１の抵抗値を１０Ω、ツェナーダイオードＤ１のツェナー電圧を４０Ｖ、ツェナーダイオードＤ２のツェナー電圧を１０Ｖとした設定を基本設定としている。そして、試験対象となる素子（図５では半導体素子ＳＷ）のゲートに、２００Ｈｚの周期でパルスを与えることで、試験対象となる素子をスイッチング動作させたときの寿命（アバランシェ破壊が生じるまでのスイッチング回数）を示すものである。なお、この試験では、シングルパルスでアバランシェ破壊が生じる場合のエネルギーよりも相当低いエネルギー（１０．１ｍＪ）で繰り返しスイッチング動作している。なお、構造１、構造２、構造３は、上述の単発耐量試験（図６）で説明した各構造と同一である。
　図７のグラフは、構造１のときの寿命（アバランシェ破壊に至るまでのスイッチング回数）を「１」とした場合の、各構造１、２、３の寿命を相対値として示すものである。図７のように、ソースドレイン間隔Ｌ１を大きくすることで耐量向上を図ろうとする構造２では、構造１の寿命よりも、寿命が数百％上昇しているのに対し、第２領域部１２においてＰ＋拡散領域の比率をＮ＋拡散領域の比率よりも大きくした構造３（半導体素子２０）では、寿命が数千％上昇している。このように、構造３の半導体素子２０では、構造２の素子と比較して、連続Ｌ負荷動作寿命が大幅に高められていることが確認できた。
　次に、半導体素子２０（構造３）、半導体素子３０（構造４）、半導体素子６０（構造１）の各オン抵抗等について説明する。なお、ここで示す構造１、３は、上述の単発耐量試験（図６）で説明した各構造１、３と同一である。また、構造４は、図４Ｂ等に示す半導体素子３０の構造であり、第２領域部１２においてＮ＋拡散領域の幅Ｗ１とＰ＋拡散領域の幅Ｗ２の比（Ｗ１：Ｗ２）を２：１としたものである。なお、構造４は、第２領域部１２の内部の構造以外は構造１、３と同様である。
　図８では、半導体素子６０（構造１）を基準構造とし、各構造でのオン抵抗（単位ｍΩ・ｍｍ２）を、基準構造のときのオン抵抗と比較したときの変動率を黒丸で示している。また、各構造でのオフ耐圧を、基準構造のときのオフ耐圧と比較したときの変動率を黒四角で示している。図８のように、半導体素子３０の構造（構造４）では、基準構造のときのオン抵抗と比べて６％程度オン抵抗が減少しているが、オフ耐圧は、半導体素子６０の構造（構造１）と同程度となっている。一方、半導体素子２０の構造（構造３）では、基準構造のときのオン抵抗と比べて１２％程度オン抵抗が上昇しているが、上述したように、この構成では、耐量、寿命を大幅に上昇させることができる（図６、図７）。また、半導体素子２０の構造（構造３）では、オフ耐圧は、半導体素子６０の構造（構造１）と同程度となっている。
　[第２実施形態]
　次に、第２実施形態について説明する。
　なお、第２実施形態では、図１に示す半導体装置１において、いずれか１又は複数の半導体素子の構成を図９Ａに示すようなメッシュ構造の半導体素子とした点が第１実施形態と異なり、それ以外は第１実施形態の半導体装置１と同様である。
　図９Ａに示す半導体素子４０は、いわゆるメッシュ構造のＬＤＭＯＳトランジスタとして構成されている。この半導体素子４０は、ソース領域として機能する第２領域部１２が、縦方向及び横方向に延びる格子状の構造となっている。なお、図９Ａでは、半導体素子４０の一部を部分的に示しているが、実際は、第２領域部１２を構成する縦領域４５の本数及び横領域４６の本数が、図９Ａの構成よりも多くなっている。なお、図９Ａでは、ゲート電極等は省略して示している。
　図９Ａに示す半導体素子４０では、平面視矩形状の第１領域部１１が所定の中央部に配置されると共にこの第１領域部１１から離れた位置において第１領域部１１を囲む構成で第２領域部１２が配置された部分構造４１が複数配列された構造となっている。なお、図９Ａでは、２行２列で配置された一部の部分構造４１のみを例示しているが、実際には３行以上の多数行且つ３列以上の多数列で部分構造４１が配置されている。この半導体素子４０では、図９ＡのＩＩＩＡ－ＩＩＩＡ位置の断面が、図３Ａと同様の構造となっており、ＩＩＩＢ－ＩＩＩＢ位置の断面が、図３Ｂと同様の構造となっている。なお、基本的なスイッチング動作や基本的な機能は、公知のメッシュ構造のＬＤＭＯＳトランジスタと同様である。
　図９Ａに示す半導体素子４０では、第２領域部１２は、所定の縦方向（Ｙ方向）に長手状に延びる縦領域４５と、縦方向と直交する横方向（Ｘ方向）に長手状に延びる横領域４６とを備えている。そして、これら縦領域４５及び横領域４６によって囲まれた各領域内に、各第１領域部１１がそれぞれ設けられている。各第１領域部１１は、縦領域４５及び横領域４６によって区切られた各領域内の中心位置付近において縦領域４５及び横領域４６から所定距離離れた位置にそれぞれ形成されている。そして、各第１領域部１１は、半導体基板２よりも高濃度で構成されたＮ導電型の拡散領域（Ｎ＋拡散領域）として構成されており、図示しないドレイン電極に電気的に接続されたドレイン領域として機能している（図３Ａ、図３Ｂも参照）。
　なお、本構成でも、半導体基板２の表面と平行な平面方向の内、所定の一方向をＸ方向とし、その平面方向においてＸ方向と直交する方向をＹ方向としている。そして、Ｘ方向が、横方向に相当しており、このＸ方向に沿って複数の横領域４６が長手状に延びている。また、Ｙ方向が、縦方向に相当しており、このＹ方向に沿って複数の縦領域４５が長手状に延びている。また、本構成でも、Ｎ導電型（Ｎ型）が第１導電型であり、Ｐ導電型が第２導電型となっている。また、図３Ａ、図３Ｂと同様、半導体基板２における第１領域部１１と第２領域部１２との間の領域がチャネル領域として機能し、この領域上には、絶縁膜１６を介してゲート電極１４が配置されている。
　半導体素子４０の第２領域部１２（ソース領域）は、縦方向に延びる縦領域４５において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に配置されており、横方向に延びる横領域４６においても、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に配置されている。そして、縦領域４５及び横領域４６のいずれでも、Ｎ＋拡散領域１２ａの比率とＰ＋拡散領域１２ｂの比率とが異なっており、第２領域部１２全体として、Ｎ＋拡散領域１２ａの比率とＰ＋拡散領域１２ｂの比率とが異なっている。
　具体的には、第２領域部１２において、第２領域部１２の全体の体積に対するＮ＋拡散領域１２ａ（Ｎ＋活性部）の体積の比率よりも、第２領域部１２の全体の体積に対するＰ＋拡散領域１２ｂ（Ｐ＋活性部）の体積の比率の方が大きくなっている。つまり、第２領域部１２内では、Ｎ＋拡散領域１２ａよりもＰ＋拡散領域１２ｂの方が多く配置されており、図９Ａの例では、第２領域部において、Ｐ＋拡散領域１２ｂの体積が、Ｎ＋拡散領域１２ａの体積の２倍程度となっている。
　より具体的には、縦方向に延びる縦領域４５において、Ｎ＋拡散領域１２ａの縦方向の幅（縦方向の長さ）Ｗ１１と、Ｐ＋拡散領域１２ｂの縦方向の幅（縦方向の長さ）Ｗ１２とが異なっており、例えば、Ｐ＋拡散領域１２ｂの縦方向の幅Ｗ１２がＮ＋拡散領域１２ａの縦方向の幅Ｗ１１の２倍程度となっている。また、横領域４６においても、Ｎ＋拡散領域１２ａの横方向の幅（横方向の長さ）Ｗ２１と、Ｐ＋拡散領域１２ｂの横方向の幅（横方向の長さ）Ｗ２２とが異なっており、Ｐ＋拡散領域１２ｂの横方向の幅Ｗ２２がＮ＋拡散領域１２ａの横方向の幅Ｗ２１の２倍程度となっている。なお、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの深さは例えば同程度となっている。また、縦領域４５におけるＮ＋拡散領域１２ａの縦方向の幅（縦方向の長さ）Ｗ１１と、横領域４６におけるＮ＋拡散領域１２ａの横方向の幅（横方向の長さ）Ｗ２１は、例えば同程度となっている。また、縦領域４５におけるＰ＋拡散領域１２ｂの縦方向の幅（縦方向の長さ）Ｗ１２と、横領域４６におけるＰ＋拡散領域１２ｂの横方向の幅（横方向の長さ）Ｗ２２は、例えば同程度となっている。このような構成により、第２領域部において、Ｐ＋拡散領域１２ｂの体積がＮ＋拡散領域１２ａの体積の２倍程度となっている。これにより、第１実施形態の半導体素子２０と同様、ＥＳＤ耐量が高められ、Ｌ負荷耐量が高められている。
　半導体素子４０では、例えば、格子状に構成される第２領域部１２の全部が同種類の半導体構造部１３（図９Ａで示す種類の半導体構造部１３）によって構成されており、この半導体構造部１３では、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積の２倍前後となっている。このような構成により、格子状に構成される第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの上面の総面積が、Ｎ＋拡散領域１２ａの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
　更に、半導体構造部１３は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの境界部の長さの総和がＮ＋拡散領域１２ａの境界部の長さの総和よりも大きい構成（例えば、２倍程度に大きい構成）となっている。図９Ａの例では、各部分構造４１において、第２領域部１２における第１領域部１１側の内周部（矩形状の内周部）が「半導体構造部１３における第１領域部１１側の境界部」に相当し、いずれの部分構造４１の境界部でも、Ｐ＋拡散領域１２ｂの境界長さの総和がＮ＋拡散領域１２ａの境界長さの総和よりも大きい構成（例えば、２倍程度に大きい構成）となっている。従って、半導体素子４０全体でも、半導体構造部１３の上面における第１領域部１１側の全境界部において、Ｐ＋拡散領域１２ｂの境界長さの総和がＮ＋拡散領域１２ａの境界長さの総和よりも大きい構成となっている。
　そして、このように、半導体基板２に構成される１又は複数の半導体素子をメッシュ構造の半導体素子４０とした場合においても、単一素子又は複数の素子に配置される第２領域部１２において、Ｐ＋拡散領域１２ｂとＮ＋拡散領域１２ａとの比率がそれぞれ異なる複数種類の半導体構造部１３を設けることができる。この場合でも、Ｎ＋拡散領域１２ａの上面面積とＰ＋拡散領域１２ｂの上面面積との比率をそれぞれ異ならせ、且つ上面における第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和との比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在している構成とすればよい。
　メッシュ構造の半導体素子４０を備えた構成において、複数種類の半導体構造部１３を設ける場合、半導体装置１内のいずれかの素子を図９Ａのような半導体素子４０とし、他の素子として、図９Ａのようなメッシュ構造の半導体素子４０又は第１実施形態のような半導体素子２０、３０、６０を１又は複数設け、半導体装置１に搭載される複数の素子のそれぞれにおいて、半導体構造部１３でのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率をそれぞれ異ならせるようにしてもよい。例えば、半導体装置１において、１つの素子として図９Ａのような半導体素子４０を設け、他の素子として、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率を１：１としたメッシュ構造の半導体素子（図９Ａと同様の構造であり、比率を異ならせた構造の半導体素子）を設けてもよく、他の素子として、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率を２：１としたメッシュ構造の半導体素子（図９Ａと同様の構造であり、比率を異ならせた構造の半導体素子）を設けてもよい。或いは、メッシュ構造の１つの半導体素子４０の内部において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率が異なる複数種類の半導体構造部１３が設けられていてもよく、若しくは、これらを併用した構造であってもよい。
　なお、メッシュ構造の半導体素子４０の構成は、図９Ａの構成に限られるものではなく、第１領域部１１や第２領域部１２の形状を様々に変更してもよい。例えば、第２領域部１２の形状を図９Ｂのように変更してもよい。なお、この図９Ｂの例は、第２領域部１２によって区切られる各領域（中心に第１領域部１１が配置される各領域）の内周縁部の形状や、Ｎ＋拡散領域１２ａ及びＰ＋拡散領域１２ｂの配置構成が図９Ａの例とは異なっている。
　[第３実施形態]
　次に、第３実施形態について説明する。
　図１０に示す半導体素子５０は、横型のＩＧＢＴとして構成されており、Ｎ型の半導体基板２の表層部に第１領域部５１と第２領域部５２とが交互に形成されている。第１領域部５１はＩＧＢＴのコレクタに対応する領域であり、第２領域部５２はＩＧＢＴのエミッタに対応する領域となっている。なお、第３実施形態では、第１実施形態に係る半導体装置１において、いずれか１又は複数の半導体素子の構成を図１０に示すような半導体素子５０とした点が第１実施形態と異なり、それ以外は第１実施形態の半導体装置１と同様である。
　図１０、図１１Ａ、図１１Ｂに示すように、第１領域部５１は、半導体基板２の表面２ａ側において所定方向に長手状に延びるＰ導電型の半導体領域として構成されている。なお、本構成でも、半導体基板２の表面と平行な平面方向の内、所定の一方向をＸ方向とし、その平面方向においてＸ方向と直交する方向をＹ方向としている。そして、Ｙ方向が、上記所定方向に相当しており、このＹ方向に沿って複数の第１領域部５１が長手状に延びている。また、本構成では、Ｐ導電型（Ｐ型）が第１導電型であり、Ｎ導電型が第２導電型となっている。第１領域部５１は、Ｐ導電型の拡散領域（Ｐ＋拡散領域）として構成されており、図示しないコレクタ電極に電気的に接続されたコレクタ領域として機能している。
　図１１に示すように、半導体基板２の表面付近において、各第１領域部５１に隣接する位置には、絶縁膜５７が形成されている。図１１に示すように、絶縁膜５７は、例えばＳｉＯ２によって構成され、半導体基板２の表面２ａ側の表層部付近において、横方向（Ｘ方向）一端側が第１領域部５１（Ｐ＋拡散領域）に隣接し、他端側が第１実施形態と同様のゲート電極１４の下方位置に配置された構成となっている。そして、この絶縁膜５７は、第１領域部５１に隣接しつつ第１領域部５１に沿ってＹ方向に長手状に延びている。また、第１領域部５１の下方には、Ｎ導電型のバッファ領域５９が設けられている。
　第２領域部５２は、半導体基板２の表面２ａ側において上記所定方向（Ｙ方向）に長手状に延びる領域として構成されている。本構成では、Ｙ方向に沿って複数の第２領域部５２が間隔をあけて長手状に延びている。各第２領域部５２は、Ｘ方向に並んだ複数の第１領域部５１の各領域間（隣接する第１領域部５１同士の間）において、それぞれの第１領域部５１から離れた位置に配置されている。この第２領域部５２を構成する半導体構造部５３は、Ｐ導電型の拡散領域（Ｐ＋拡散領域５２ａ）と、Ｎ導電型の拡散領域（Ｎ＋拡散領域５２ｂ）とがＹ方向において交互に配置された構成となっており、図示しないエミッタ電極に電気的に接続されたエミッタ領域として機能している。なお、第２領域部５２の更に詳しい構成は後述する。
　図１１Ａ、図１１Ｂに示すように、半導体基板２の表層部に構成される第２領域部５２の周囲には、Ｐ導電型のボディ領域５５が構成されている。ボディ領域５５において第２領域部５２に隣接する表層部側の部分は、チャネル領域として機能する。
　図１１Ａ、図１１Ｂのように、半導体基板２における第１領域部５１と第２領域部５２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。絶縁膜１６及びゲート電極１４は、ボディ領域５５、ボディ領域５５と絶縁膜５７の間に配置される半導体基板２の領域、絶縁膜５７の一部に跨る構成で、これらの上方に配置されており、第１領域部５１及び第２領域部５２の延びる方向（即ち、Ｙ方向）に沿って長手状に延びている。なお、図１０では、ゲート電極１４等は省略している。また、図１１Ａ、図１１Ｂ等の例では、半導体基板２やゲート電極１４の上方側の構成（絶縁膜や配線等）は省略している。
　本構成でも、第２領域部５２において、Ｐ＋拡散領域５２ａの比率と、Ｎ＋拡散領域５２ｂの比率とが異なっている。具体的には、第２領域部５２において、Ｐ＋拡散領域５２ａの幅Ｗ１と、Ｎ＋拡散領域５２ｂの幅Ｗ２とが異なっており、例えば、幅Ｗ１が幅Ｗ２の２倍程度大きくなっている。そして、この図１０の例では、第２領域部５２においてＰ＋拡散領域５２ａの比率のほうがＮ＋拡散領域５２ｂの比率よりも大きくなっている。なお、逆に、Ｐ＋拡散領域５２ａの幅Ｗ１よりもＮ＋拡散領域５２ｂの幅Ｗ２の方が大きくなるように構成し、第２領域部５２においてＮ＋拡散領域５２ｂの比率のほうがＰ＋拡散領域５２ａの比率よりも大きくなっていてもよい。
　そして、このように、半導体基板２に構成される１又は複数の半導体素子をＩＧＢＴとした場合においても、単一素子又は複数の素子に配置される第２領域部において、Ｐ＋拡散領域とＮ＋拡散領域との比率がそれぞれ異なる複数種類の半導体構造部を設けることができる。この場合でも、半導体装置内において、Ｎ＋拡散領域の上面面積とＰ＋拡散領域の上面面積との比率をそれぞれ異ならせ、且つ上面における第１領域部側の境界部でのＮ＋拡散領域の長さの総和とＰ＋拡散領域の長さの総和との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成とすればよい。例えば、半導体装置１内に図１０のような半導体素子５０を複数設けた場合、それぞれの素子の半導体構造部５３において、Ｐ＋拡散領域とＮ＋拡散領域との比率（具体的には、Ｎ＋拡散領域の上面面積とＰ＋拡散領域の上面面積との比率）が異なるようにしてもよい。或いは、１つの半導体素子５０の内部において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率が異なる複数種類の半導体構造部５３が設けられていてもよい。
　[第４実施形態]
　次に、図１２等を参照して第４実施形態について説明する。
　第４実施形態は、図１に示す半導体装置１において、いずれかの素子（例えば、複数存在する半導体素子３０の１つ）を半導体素子８０に代えた点が第１実施形態の半導体装置１と異なり、それ以外は第１実施形態の半導体装置１と同一である。なお、図１２では、半導体素子８０の表面側の平面構成を概略的に示しており、第２領域部１２については、ハッチング領域として示しており、第１領域部１１については、第２領域部とは異なる模様で示している。図１２では、第２領域部１２を概念的に示しており、実際には、Ｐ＋拡散領域とＮ＋拡散領域とが所定方向（第２領域部１２が延びる方向）において交互に配置された構成となっている。
　本構成の半導体装置１においても、半導体基板２の所定の表面２ａ側に半導体素子８０などの複数の半導体素子が構成されている。そして、半導体素子８０は、上述した半導体素子２０，３０，６０と基本構造は同様であり、第２領域部１２におけるＮ＋拡散領域１２ａ及びＰ＋拡散領域１２ｂの各形状のみが半導体素子２０，３０，６０と異なっている。なお、この半導体素子８０において、第２領域部１２におけるＰ＋拡散領域１２ｂ付近での断面構造（Ｐ＋拡散領域１２ｂの位置において、第２領域部１２が延びる方向と直交する方向に切断した断面構造）は、図３Ａと同様である。また、Ｎ＋拡散領域１２ａ付近での断面構造（Ｎ＋拡散領域１２ａの位置において、第２領域部１２が延びる方向と直交する方向に切断した断面構造）は、図３Ｂと同様である。この半導体素子８０は、図１２のように、半導体基板２の表面２ａ側において第１領域部１１と第２領域部１２とを備えている。図２、及び図３Ａ、図３Ｂと同様、第１領域部１１は、Ｎ＋拡散領域が長手状に構成された部分であり、第２領域部１２は、図２と同様、第１領域部１１から離れた位置においてＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に構成された半導体構造部１３が配置された部分となっている。そして、図３Ａ、図３Ｂと同様、半導体基板２における第１領域部１１と第２領域部１２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。
　そして、本構成の半導体装置１（例えば、図１において、いずれかの素子を図１２の半導体素子８０に置換した構成）でも、第２領域部１２において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在しており、本構成では、単一の半導体素子８０の素子内において、複数種類の半導体構造部１３が設けられている。
　図１２に示すように、半導体素子８０は、素子内において当該半導体素子８０の素子周縁部（図１２の例では、半導体素子８０の素子領域ＡＲの境界を構成する矩形状の周縁部分）から離れた所定の中央領域（具体的には、図１２に示す一点鎖線α１の領域内）に、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率を所定の第１比率とした第１種類の半導体構造部１３（例えば、図４Ａで示す構造部１３ａ）が設けられている。そして、半導体素子８０の素子内において、中央領域（一点鎖線α１の領域内）に構成される第１種類の半導体構造部１３よりも素子周縁部側（具体的には、一点鎖線α１の領域外であって且つ素子領域ＡＲ内）には、上記第１種類とは異なる種類であり且つ第１種類の半導体構造部１３よりもＮ＋拡散領域１２ａの比率を大きくした構造の半導体構造部１３（例えば、図４Ｂで示す構造部１３ｂ）が設けられている。
　例えば、図１２に示す半導体素子８０の中央領域（一点鎖線α１の領域内）の構造は、図４Ａで示す構造と同一の構造となっている。即ち、この中央領域では、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積の２倍程度となっている。このような構成により、中央領域に構成される半導体構造部１３（図４Ａの構造部１３ａ）の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの上面の総面積が、Ｎ＋拡散領域１２ａの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
　更に、中央領域に構成される半導体構造部１３（図４Ａの構造部１３ａ）は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの長さの総和がＮ＋拡散領域１２ａの長さの総和の２倍程度となっている。具体的には、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１であり、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２であり、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２が、１つのＮ＋拡散領域１２ａの境界部の長さＷ１よりも大きく、例えば、２倍程度となっている。
　一方、図１２に示す半導体素子８０において、中央領域の外側（一点鎖線α１の領域外であって素子領域ＡＲ内）の構造は、例えば、図４Ｂで示す構造、又は図４Ｃで示す構造と同一の構造となっている。例えば、図４Ｂで示す構造とした場合、中央領域の外側（一点鎖線α１の領域外であって素子領域ＡＲ内）でも、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＮ＋拡散領域１２ａの上面面積がいずれも、各々のＰ＋拡散領域１２ｂの上面面積よりも大きく、例えば、１つのＮ＋拡散領域１２ａの上面面積が、１つのＰ＋拡散領域１２ｂの上面面積の２倍程度となっている。このような構成により、中央領域の外側に構成される半導体構造部１３（図４Ｂの構造部１３ｂ）の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｎ＋拡散領域１２ａの上面の総面積が、Ｐ＋拡散領域１２ｂの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
　更に、中央領域の外側の半導体構造部１３（図４Ｂの構造部１３ｂ）は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和の比率が１：１ではなく、Ｎ＋拡散領域１２ａの長さの総和がＰ＋拡散領域１２ｂの長さの総和の２倍程度となっている。具体的には、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１である。そして、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２である。そして、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＮ＋拡散領域１２ａの境界部の長さＷ１が、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２よりも大きく、例えば、２倍程度となっている。
　このような本構成によれば、単一の素子内において、相対的に耐量を重視する領域と、相対的にオン抵抗を重視する領域とを作り分けることができ、単一の素子内において面積ロスを抑えた自由度の高い素子設計が可能となる。
　しかも、発熱しやすい素子中央部の寄生動作を抑制するべく、中央領域の半導体構造部１３において相対的にＰ＋拡散領域１２ｂの割合を大きくしている。素子中央部付近は、Ｌ負荷動作時などにおいて熱が籠りやすく、発熱による寄生動作が懸念される場所であるが、本構成では、中央領域においてＰ＋拡散領域１２ｂの割合を大きくすることで寄生動作を抑制しやすくし、中央領域付近の耐量を相対的に高めている。一方、中央領域と比較して発熱が低い素子周縁側（中央領域の外側）では、半導体構造部１３において相対的にＮ＋拡散領域１２ａの割合を大きくしている。この構成では、中央領域でＰ＋拡散領域１２ｂの割合を大きくした分の電流を少なくとも部分的に補うように、周辺側での電流量を大きくすることができる。このような構成により、素子全体として、耐量を高めつつ、低オン抵抗を実現することができる。
　[第５実施形態]
　次に、第５実施形態について説明する。
　第５実施形態は、図１に示す半導体装置１において、いずれかの素子（例えば、複数存在する半導体素子３０の１つ）を図１３に示す半導体素子９０に代えた点が第１実施形態の半導体装置１と異なり、それ以外は第１実施形態の半導体装置１と同一である。装置全体としては、例えば、図１４のような装置構造となっている。
　本構成の半導体装置１においても、半導体基板２の所定の表面２ａ側に半導体素子９０などの複数の半導体素子が構成されている。そして、半導体素子９０は、上述した半導体素子２０，３０，６０，８０と基本構造は同様であり、第２領域部１２におけるＮ＋拡散領域１２ａ及びＰ＋拡散領域１２ｂの各形状のみが半導体素子２０，３０，６０，８０と異なっている。図１３のように、半導体素子９０は、半導体基板２の表面２ａ側において第１領域部１１と第２領域部１２とが構成されている。そして、図２と同様、第１領域部１１は、Ｎ＋拡散領域１２ａが長手状に構成された部分であり、第２領域部１２は、第１領域部１１から離れた位置においてＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に構成された半導体構造部１３の配置部分となっている。そして、半導体基板２における第１領域部１１と第２領域部１２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。
　そして、本構成の半導体装置１でも、第２領域部１２において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在しており、本構成では、単一の半導体素子９０の素子内において、複数種類の半導体構造部１３が設けられている。
　図１３に示すように、半導体素子９０は、素子内において当該半導体素子９０の素子周縁部から離れた所定の中央領域（具体的には、図１３に示す一点鎖線α２の領域内）に、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率を所定の第１比率とした第１種類の半導体構造部１３（例えば、図４Ａで示す構造部１３ａ）が設けられている。一方、中央領域（一点鎖線α２の領域内）に構成される第１種類の半導体構造部１３よりも素子周縁部側（具体的には、一点鎖線α２の領域外であって且つ素子領域ＡＲ内）には、上記第１種類とは異なる種類であり且つ第１種類の半導体構造部１３よりもＮ＋拡散領域１２ａの比率を大きくした構造の複数種類の半導体構造部１３が設けられている。具体的には、上記中央領域から素子周縁部に近づくにつれて、半導体構造部１３でのＮ＋拡散領域１２ａの比率が次第に大きくなる構成となっている。
　例えば、半導体素子９０の中央領域（一点鎖線α２の領域内）の構造は、図４Ａで示す構造と同一の構造となっており、中央領域の直近の外側の領域（一点鎖線α２の領域外であって、一点鎖線β２の領域内）の構造は、図４Ｃで示す構造と同一の構造となっており、それよりも更に外側の領域（一点鎖線β２の領域外）の構造は、図４Ｂで示す構造と同一の構造となっている。
　このように、半導体素子９０では、中央領域から外側となるにつれて、半導体構造部１３の上面でのＮ＋拡散領域１２ａの面積（上面面積）とＰ＋拡散領域１２ｂの面積（上面面積）との比率が段階的に変化し、外側の領域ほど、Ｎ＋拡散領域１２ａの上面面積比率が大きくなっている。そして、中央領域から外側となるにつれて、半導体構造部１３の上面における第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和の比率が段階的に変化し、外側の領域ほど、Ｎ＋拡散領域１２ａの長さの総和が大きくなっている。このような構成によれば、第４実施形態と同様の効果が得られ、領域を更に細分化して効果を一層高めることができる。
　なお、上述した図１３の例では、中央領域から外側となるにつれて比率が同心円状に３段階に変化する構成を例示したが、比率が同心円状に４段階以上に変化する構成であってもよい。或いは、横方向において比率が変化する段階数と、縦方向に比率が変化する段階数が異なっていてもよい。例えば、横方向では、中央領域から外側となるにつれて比率が３段階に変化し、縦方向では、中央領域から外側となるにつれて比率が２段階に変化するような構成であってもよい。
　［他の実施形態]
　本開示は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本開示の技術的範囲に含まれる。
　第１実施形態、第２実施形態の図９Ａ、第３実施形態等では、第２領域部１２において第１導電型の半導体領域が一定間隔おきに配置され、第２導電型の半導体領域が一定間隔おきに配置された例を示したが、いずれの実施形態のいずれの構成でも、第１導電型の半導体領域や第２導電型の半導体領域の配置間隔は一定間隔でなくてもよい。但し、第１実施形態において半導体装置２０や半導体装置３０の第２領域部１２では、所定方向におけるＮ＋拡散領域１２ａの総幅とＰ＋拡散領域１２ｂの総幅とが異なっていることが望ましい。また、第３実施形態の第２領域部５２でも、所定方向におけるＮ＋拡散領域５２ａの総幅とＰ＋拡散領域５２ｂの総幅とが異なっていることが望ましい。また、第２実施形態の第２領域部１２の場合、縦方向におけるＮ＋拡散領域１２ａの総幅とＰ＋拡散領域１２ｂの総幅とが異なっており、且つ横方向におけるＮ＋拡散領域１２ａの総幅とＰ＋拡散領域１２ｂの総幅とが異なっていることが望ましい。
　上記第１実施形態、第２実施形態などでは、第２領域部において、Ｎ＋拡散領域１２ａの比率よりもＰ＋拡散領域１２ｂの比率が大きい例として、Ｐ＋拡散領域１２ｂがＮ＋拡散領域１２ａの２倍程度である例を示したが、３倍程度としてもよく、これら以外の比率であってもよい。また、第２領域部において、Ｐ＋拡散領域１２ｂの比率よりもＮ＋拡散領域１２ａの比率が大きい例として、Ｎ＋拡散領域１２ａがＮ＋拡散領域１２ｂの２倍程度である例を示したが、３倍程度としてもよく、これら以外の比率であってもよい。
　第２実施形態等の半導体素子４０では、主として、第２領域部１２において、Ｎ＋拡散領域１２ａの比率よりもＰ＋拡散領域１２ｂの比率の方が大きい例を示したが、逆とすることもできる。即ち、Ｐ＋拡散領域１２ｂの比率よりもＮ＋拡散領域１２ａの比率の方が大きくなっていてもよい。
　第３実施形態等では、主として、第２領域部５２において、Ｎ＋拡散領域５２ｂの比率よりもＰ＋拡散領域５２ａの比率の方が大きい例を示したが、逆とすることもできる。即ち、Ｐ＋拡散領域５２ａの比率よりもＮ＋拡散領域５２ｂの比率の方が大きくなっていてもよい。
　第１実施形態等では、半導体装置１において、半導体素子２０、３０、６０が混在した構成となっていたが、混在構成はこれに限られるものではなく、各実施形態や変更例或いは他の実施形態などで上述したいずれか１種の半導体素子、上述した他のいずれか１種又は２種以上の半導体素子と共に半導体基板２に搭載されていればよい。
　上記実施形態では、第２領域部において、Ｎ＋拡散領域及びＰ＋拡散領域の形状が、横方向全体にわたって所定幅で維持された単純な矩形形状である例を示したが、いずれの拡散領域の形状もこれに限定されるものではない。例えば、図１５Ａ、図１５Ｂのような形状であってもよい。或いは、これら以外の形状であってもよい。いずれの場合でも、Ｎ＋拡散領域１２ａの幅Ｗ１は、各Ｎ＋拡散領域１２ａにおける所定方向（第２領域部１２が延びる方向）の最大長さとすればよい。また、このようにせずに、図１５Ｂのように、各Ｎ＋拡散領域１２ａにおける外縁部の所定方向（第２領域部１２が延びる方向）の長さＷ１’を各Ｎ＋拡散領域１２ａの幅としてもよい。また、Ｐ＋拡散領域１２ｂの幅Ｗ２は、各Ｐ＋拡散領域１２ｂにおける所定方向（第２領域部１２が延びる方向）の最大長さとすればよい。また、このようにせずに、図１５Ａのように、各Ｐ＋拡散領域１２ｂにおける外縁部の所定方向（第２領域部１２が延びる方向）の長さＷ２’を各Ｐ＋拡散領域１２ｂの幅としてもよい。
　上記実施形態では、図３Ａ、図３Ｂのように、ＳｉＯ２による絶縁膜１９ａが設けられた構成を例示したが、いずれの実施形態の構成でも、他の絶縁膜構造を用いてもよい。例えば、図１６のように、図３Ａ、図３Ｂの絶縁膜１９ａに代えて、ＳＴＩ（Shallow Trench Isolation）構造による絶縁膜１９ｂを設けてもよい。或いは、図１７のように、図３Ａ、図３Ｂの絶縁膜１９ａに代えて、ＬＯＣＯＳ（Local Oxidation of Silicon）構造の絶縁膜１９ｃを設けてもよい。また、いずれの実施形態の構成でも図１６、図１７のように第１領域部上や第２領域部上にサリサイド層１５が設けられていてもよい。

Claims (10)

  1. 　半導体基板（２）と
    　前記半導体基板（２）の所定の表面（２ａ）側に形成された少なくとも1つの半導体素子（２０，３０，４０，５０，６０，８０，９０）を備える半導体装置（１）であって、
    　前記半導体素子は、
    　前記半導体基板の前記表面側において第１導電型の半導体領域が構成された第１領域部（１１，５１）と、
    　前記半導体基板の前記表面側において前記第１領域部から離れた位置に形成され、第１導電型の半導体領域（１２ａ，５２ａ）と第２導電型の半導体領域（１２ｂ，５２ｂ）とが交互に構成された半導体構造部（１３，５３）が配置されてなる第２領域部（１２，５２）と、
    　前記半導体基板における前記第１領域部と前記第２領域部との間の領域上に絶縁膜（１６）を介して配置されるゲート電極（１４）と、
    を備え、
    　前記第２領域部において、前記第１導電型の半導体領域と前記第２導電型の半導体領域との比率をそれぞれ異ならせた複数種類の前記半導体構造部が存在している半導体装置（１）。
  2. 　前記半導体基板（２）の前記表面（２ａ）側には、前記第１領域部（１１，５１）が所定方向に長手状に延び且つ前記第２領域部（１２，５２）が前記第１領域部から離れた位置において前記所定方向に長手状に延びてなる前記半導体素子（２０，３０，５０，８０，９０）が少なくとも1つ設けられ、
    　前記第２領域部は、前記所定方向において前記第１導電型の半導体領域（１２ａ，５２ａ）と前記第２導電型の半導体領域（１２ｂ，５２ｂ）とが交互に構成され、当該第２領域部に含まれる複数種類の前記半導体構造部（１３，５３）において、前記第１導電型の半導体領域における前記所定方向の幅（Ｗ１）と前記第２導電型の半導体領域における前記所定方向の幅（Ｗ２）との比率がそれぞれ異なっている請求項１に記載の半導体装置。
  3. 　前記半導体基板（２）の前記表面（２ａ）側には、前記第１領域部（１１）が所定の中央部に配置され且つ前記第２領域部（１２）が前記第１領域部から離れた位置において前記第１領域部を囲む構成で配置された部分構造（４１）が複数配置されてなる前記半導体素子（４０）が少なくとも1つ設けられ、
    　前記第２領域部は、所定の縦方向において前記第１導電型の半導体領域（１２ａ）と前記第２導電型の半導体領域（１２ｂ）とが交互に配置される縦領域と、前記縦方向と直交する横方向において前記第１導電型の半導体領域（１２ａ）と前記第２導電型の半導体領域（１２ｂ）とが交互に配置される横領域とが構成され、当該第２領域部に含まれる複数種類の前記半導体構造部（１３）において、前記第１導電型の半導体領域と前記第２導電型の半導体領域との比率がそれぞれ異なっている請求項１に記載の半導体装置。
  4. 　いずれかの前記半導体構造部（１３，５３）は、前記第１導電型の半導体領域（１２ａ，５２ａ）よりも前記第２導電型の半導体領域（１２ｂ，５２ｂ）のほうが比率が大きい構造である請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 　いずれかの前記半導体構造部（１３，５３）は、前記第２導電型の半導体領域（１２ｂ，５２ｂ）よりも前記第１導電型の半導体領域（１２ａ，５２ａ）のほうが比率が大きい構造である請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 　いずれかの前記半導体構造部（１３，５３）は、前記第１導電型の半導体領域（１２ａ，５２ａ）と前記第２導電型の半導体領域（１２ｂ，５２ｂ）とが同一の比率の構造である請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 　少なくとも複数の前記半導体素子（２０，３０，４０，５０，６０，８０，９０）において、異なる種類の前記半導体構造部（１３，５３）がそれぞれ設けられている請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 　少なくともいずれかの前記半導体素子（８０，９０）の素子内において、複数種類の前記半導体構造部（１３）が設けられている請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 　前記半導体素子（８０，９０）の素子内において当該半導体素子の素子周縁部から離れた所定の中央領域には、前記第１導電型の半導体領域（１２ａ）と前記第２導電型の半導体領域の比率（１２ｂ）を所定の第１比率とした第１種類の前記半導体構造部（１３）が設けられ、
    　前記半導体素子の素子内において、前記第１種類の前記半導体構造部よりも素子周縁部側には、前記第１種類とは異なる種類であり且つ前記第１種類の前記半導体構造部よりも前記第１導電型の半導体領域の比率を大きくした構造の前記半導体構造部（１３）が設けられている請求項８に記載の半導体装置。
  10. 　前記半導体素子（９０）は、前記所定の中央領域から前記素子周縁部に近づくにつれて、前記半導体構造部（１３）における前記第１導電型の半導体領域の比率が次第に大きくなる請求項９に記載の半導体装置。
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