JP2015038966A - 半導体装置 - Google Patents

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Abstract

【課題】同一装置内において相対的に耐量を重視した領域と相対的にオン抵抗を重視した領域とを作り分け、且つ面積ロスを抑えて効率的に配置しやすい構成を提供する。
【解決手段】半導体装置は、半導体基板の表面側に半導体素子２０，３０，６０が構成されている。半導体素子２０，３０，６０は、第１導電型の半導体領域が構成された第１領域部１１と、第１導電型の半導体領域12aと第２導電型の半導体領域12bとが交互に構成された半導体構造部１３が配置されてなる第２領域部１２とを備えている。そして、第２領域部１２は、複数種類の半導体構造部１３を含んでおり、半導体装置内において、第１導電型の半導体領域と第２導電型の半導体領域の比率が異なる領域が複数種類存在している。
【選択図】図４

Description

本発明は、半導体装置に関するものである。
ＬＤＭＯＳ等の横型の半導体装置としては、例えば特許文献１のようなものが提供されている。この特許文献１の図１の例では、半導体基板表面側において、Ｎ導電型のドレイン領域１０４と、Ｎ導電型の拡散領域とＰ導電型の拡散領域とが交互に配置されてなるソース領域１０６とが設けられており、半導体基板上においてドレイン領域とソース領域との間には絶縁膜を介してゲート電極１０９が配置されている。
特開２０００−３０７１２３号公報
ところで、ＬＤＭＯＳ等の半導体装置では、チャネル領域の両側に配置される一方の拡散領域（例えばソース領域）と他方の拡散領域（例えばドレイン領域）の間隔を調整することで耐量を変化させることができる。但し、この方法だけでは、間隔を広げて耐量の増大を図ると、オン抵抗が大きく増大してしまうという問題がある。特に、より大きな耐量が必要な素子は、拡散領域の間隔をより大きくする必要があるため、オン抵抗の大幅な上昇が避けられず、面積ロスを生じさせてしまう。逆に、オン抵抗を重視して拡散領域の間隔を小さくする場合、耐量の低下が避けられなくなる。
本発明は、上述した課題を解決するためになされたものであり、同一装置内において相対的に耐量を重視した領域と相対的にオン抵抗を重視した領域とを作り分け、且つ面積ロスを抑えて効率的に配置しやすい構成を提供することを目的とする。
上記目的を達成するため、本発明は、
半導体基板（２）の所定の表面（２ａ）側に１又は複数の半導体素子（２０，３０，４０，５０，６０，８０，９０）が構成された半導体装置（１）であって、
前記半導体素子は、
前記半導体基板の前記表面側において第１導電型の半導体領域が構成された第１領域部（１１，５１）と、
前記半導体基板の前記表面側において前記第１領域部から離れた位置に形成され、前記第１導電型の半導体領域（１２ａ，５２ａ）と第２導電型の半導体領域（１２ｂ，５２ｂ）とが交互に構成された半導体構造部（１３，５３）が配置されてなる第２領域部（１２，５２）と、
前記半導体基板における前記第１領域部と前記第２領域部との間の領域上に絶縁膜（１６）を介して配置されるゲート電極（１４）と、
を備え、
前記第２領域部において、前記第１導電型の半導体領域と前記第２導電型の半導体領域との比率をそれぞれ異ならせた複数種類の前記半導体構造部が存在していることを特徴とする。
請求項１に係る半導体装置では、半導体装置内の１又は複数の半導体素子に構成される第２領域部において複数種類の半導体構造部が設けられ、装置内には、第１導電型の半導体領域と第２導電型の半導体領域の比率が異なる複数種類の半導体構造部が存在している。
半導体構造部での第１導電型の半導体領域と第２導電型の半導体領域との比率は、耐量とオン抵抗の設定に寄与する要素となり、この比率を変えることで、より耐量を増大させる構造、又は、よりオン抵抗を低減させる構造とすることができる。従って、半導体構造部における第１導電型と第２導電型の比率を装置全体で一律に定めるのではなく、領域毎に個別に設定すれば、各領域での耐量とオン抵抗のバランスを、それぞれの領域に適した状態に定めることができる。しかも、相対的に耐量を重視する領域では、第１領域部と第２領域部の間隔を大幅に増大させることなく、第２領域部内での比率を調整することで耐量の増大を図ることができるため、面積ロスが効果的に抑えられる。
なお、本発明において、「半導体構造部における第１導電型の半導体領域と第２導電型の半導体領域との比率」は、「半導体構造部の上面における第１導電型の半導体領域の面積と第２導電型の半導体領域の面積との比率」であってもよく、「半導体構造部の上面における第１領域部側の境界部での第１導電型の半導体領域の長さと第２導電型の半導体領域の長さとの比率」であってもよく、「半導体構造部での第１導電型の半導体領域の体積と第２導電型の半導体領域の体積との比率」であってもよい。そして、「第１導電型の半導体領域と第２導電型の半導体領域との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」は、第２領域の複数位置において第１導電型の半導体領域と第２導電型の半導体領域との配置構造をそれぞれ異ならせた以下の構成を含むものである。例えば、「上面における第１導電型の半導体領域の面積と第２導電型の半導体領域の面積との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」であってもよい。又は、「上面における第１領域部側の境界部での第１導電型の半導体領域の長さと第２導電型の半導体領域の長さとの比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」であってもよい。若しくは、「第１導電型の半導体領域の体積と第２導電型の半導体領域の体積との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成」であってもよい。
図１は、本発明の第１実施形態に係る半導体装置の平面構成を概念的に例示する概念図である。 図２は、図１の半導体装置に設けられた半導体素子の表面側の平面構成を概念的に示す概念図である。 図３（Ａ）は、図２の半導体素子のＡ−Ａ位置の断面構成を概略的に示す断面概略図であり、図３（Ｂ）は、図２の半導体素子のＢ−Ｂ位置の断面構成を概略的に示す断面概略図である。 図４（Ａ）は、図２の半導体素子の第１領域部、第２領域部、ゲート電極等の平面構成を部分的に示す説明図であり、図４（Ｂ）は、図４（Ａ）とは異なる種類の半導体素子の第１領域部、第２領域部、ゲート電極等の平面構成を部分的に示す説明図であり、図４（Ｃ）は、図４（Ａ）（Ｂ）とは異なる種類の半導体素子の第１領域部、第２領域部、ゲート電極等の平面構成を部分的に示す説明図である。 図５は、Ｌ負荷耐量試験の試験回路を例示する回路図である。 図６は、図２に示す半導体素子及び比較素子のＬ負荷耐量試験（単発耐量試験）の試験結果等を示すグラフである。 図７は、図２に示す半導体素子及び比較素子のＬ負荷耐量試験（連続動作寿命試験）の試験結果等を示すグラフである。 図８は、図４（Ａ）（Ｂ）に示す半導体素子のそれぞれのオン抵抗及びオフ耐圧を、図４（Ｃ）に示す半導体素子のオン抵抗及びオフ耐圧と比較して示すグラフである。 図９（Ａ）は、第２実施形態に係る半導体装置を構成する半導体素子の第１領域部、第２領域部、ゲート領域等の平面構成を部分的に示す説明図であり、図９（Ｂ）は、図９（Ａ）の半導体素子の変形例を示す説明図である。 図１０は、第３実施形態に係る半導体装置を構成する半導体素子の表面側の平面構成を概念的に示す概念図である。 図１１（Ａ）は、図１０の半導体素子のＧ−Ｇ位置の断面構成を概略的に示す断面概略図であり、図１１（Ｂ）は、図１０の半導体素子のＨ−Ｈ位置の断面構成を概略的に示す断面概略図である。 図１２は、第４実施形態に係る半導体装置を構成する半導体素子の表面側の平面構成を概略的に示す概略図である。 図１３は、第５実施形態に係る半導体装置を構成する半導体素子の表面側の平面構成を概略的に示す概略図である。 図１４は、第５実施形態に係る半導体装置の平面構成を概念的に例示する概念図である。 図１５（Ａ）は、他の実施形態に関し、図４に示す半導体素子において第２領域部を変更した変更例を示す説明図であり、図１５（Ｂ）は、図１５（Ａ）とは異なる変更例を示す説明図である。 図１６は、他の実施形態に関し、半導体素子の断面構造を図３（Ａ）とは異なる断面構造に変更した変更例を示す断面概略図である。 図１７は、他の実施形態に関し、半導体素子の断面構造を図３（Ａ）、図１６とは異なる断面構造に変更した変更例を示す断面概略図である。
[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
図１に示す半導体装置１は、図３等に示す半導体基板２の表面２ａ側に複数の半導体素子が構成されてなるものである。図１の例では、半導体基板２において、ＬＤＭＯＳとして構成される半導体素子２０，３０，６０に加え、バイポーラトランジスタ７１、抵抗素子７２、メモリ７３、キャパシタ７４、ＣＭＯＳ７５などの各素子が配置されている。
本構成では、半導体装置１を構成する基板として、素子形成基板としての半導体基板２と図示しない支持基板とで絶縁膜（図示略）を挟み込んでなる公知のＳＯＩ基板が用いられている。そして、半導体基板２としてＮ型のシリコン基板が用いられ、支持基板としてシリコン基板が用いられ、これら基板間の絶縁膜として、例えばＳｉＯ２が用いられる。そして、半導体基板２（素子形成基板）の表面２ａ側に上述の各素子が形成されている。なお、ここでは、代表例としてＳＯＩ基板を例示しているが、半導体基板２はバルク基板であってもよい。
ここで、半導体素子２０、３０に共通する構成について説明する。なお、図２では、半導体素子２０の例を示しているが、半導体素子３０は、第２領域部１２の内部構成（Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率）が半導体素子２０と異なるだけであり、それ以外は半導体素子２０と同様である。特に、半導体素子３０でも、Ｐ＋拡散領域１２ｂの位置で横方向に切断した切断面は図３（Ａ）と同様であり、Ｎ＋拡散領域１２ａの位置で横方向に切断した切断面は図３（Ｂ）と同様である。
半導体素子２０、３０はいずれも、ＬＤＭＯＳトランジスタとして構成されており、図２のように、Ｎ型の半導体基板２の表層部に第１領域部１１と第２領域部１２とが交互に形成されている。第１領域部１１はＬＤＭＯＳトランジスタのドレインに対応する領域であり、第２領域部１２はＬＤＭＯＳトランジスタのソースに対応する領域となっている。なお、図２は、半導体基板２における一部部位（半導体素子２０の部位）の表層部について平面視した構造を概念的に示しており、第１領域部１１及び第２領域部１２以外の領域については、図示を省略している。
第１領域部１１は、半導体基板２の表面２ａ側において所定方向に長手状に延びるＮ導電型の半導体領域として構成されている。なお、本明細書では、半導体基板２の表面と平行な平面方向の内、所定の一方向をＸ方向とし、その平面方向においてＸ方向と直交する方向をＹ方向としている（図２参照）。そして、Ｙ方向が、上記所定方向に相当しており、このＹ方向に沿って複数の第１領域部１１が例えば平面視矩形状となる外形構造で長手状に延びている。また、本構成では、Ｎ導電型（Ｎ型）が第１導電型であり、Ｐ導電型が第２導電型となっている。第１領域部１１は、半導体基板２のＮ領域１８よりも高濃度で構成されたＮ導電型の拡散領域（Ｎ＋拡散領域）として構成されており、図示しないドレイン電極に電気的に接続されたドレイン領域として機能している。
図３に示すように、半導体基板２の表面２ａ付近において、各第１領域部１１に隣接する位置には、フィールド酸化膜としての絶縁膜１９ａが形成されている。絶縁膜１９ａは、例えばＳｉＯ２によって構成され、半導体基板２の表層部付近において、横方向（Ｘ方向）一端側が第１領域部１１（Ｎ＋拡散領域）に隣接し、他端側が後述するゲート電極１４の下方位置に配置された構成となっている。そして、第１領域部１１に隣接しつつ第１領域部１１に沿ってＹ方向に長手状に延びている。
第２領域部１２は、半導体基板２の表面２ａ側において上記所定方向（Ｙ方向）に長手状に延びる領域として構成されている。本構成では、図２に示すＹ方向に沿って複数の第２領域部１２が間隔をあけて長手状に延びている。各第２領域部１２は、Ｘ方向に並んだ複数の第１領域部１１の各領域間（隣接する第１領域部１１同士の間）において、それぞれの第１領域部１１から離れた位置に、例えば平面視矩形状の外形構造で配置されている。この第２領域部１２は、図２のようにＮ導電型の拡散領域（Ｎ＋拡散領域１２ａ）と、Ｐ導電型の拡散領域（Ｐ＋拡散領域１２ｂ）とがＹ方向において交互に構成された半導体構造部１３からなり、図示しないソース電極に電気的に接続されたソース領域として機能している。なお、本構成では、図２に示す各第１領域部１１及び各第２領域部１２において、隣接する第１領域部１１と第２領域部１２との間隔（第１領域部１１の横方向中心位置と、これに隣接する第２領域部１２の横方向中心位置との間隔であり、以下、ソースドレイン間隔Ｌ１とも称する）が全て略同一となっている。また、第２領域部１２の更に詳しい構成は後述する。
図３、図４に示すように、半導体基板２の表層部に構成される第２領域部１２の周囲には、Ｐ導電型のボディ領域１７が構成されている。ボディ領域１７において第２領域部１２に隣接する表層部側の部分（ゲート電極１４の直下の部分）は、チャネル領域として機能する。
図３、図４のように、半導体基板２における第１領域部１１と第２領域部１２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。絶縁膜１６及びゲート電極１４は、ボディ領域１７、ボディ領域１７と絶縁膜１９ａの間に配置される半導体基板２の領域（Ｎ領域１８）、絶縁膜１９ａの一部に跨る構成で、これらの上方に配置されており、第１領域部１１及び第２領域部１２の延びる方向（即ち、Ｙ方向）に沿って長手状に延びている。なお、図２では、ゲート電極１４等は省略している。また、図３等の例では、半導体基板２やゲート電極１４の上方側の構成（絶縁膜や配線等）は省略している。
このように、半導体素子２０、３０のいずれの表層部も、長手状の第１領域部１１（ドレイン領域）と第２領域部１２（ソース領域）とが横方向（Ｘ方向）に交互に配置され、ストライプ状の構造となっている。そして、このような構成を有する半導体素子２０、３０は、半導体基板２における一定の範囲の素子領域ＡＲに形成されており、半導体装置１にはこのような素子領域が複数設けられている。例えば、図１の例では、半導体素子２０が構成された素子領域が２つ設けられ、半導体素子３０が構成された素子領域が３つ設けられている。なお、図１では、半導体基板２に構成される各素子の領域のみを矩形枠にて概念的に示しており、具体的な構成の図示は省略している。
次に、半導体素子２０の構成について詳述する。
図２に示すように、半導体素子２０の各第２領域部１２（ソース領域）は、上述したように各第２領域部１２が延びる所定方向（図２に示すＹ方向）においてＮ導電型の半導体領域（Ｎ＋拡散領域１２ａ）とＰ導電型の半導体領域（Ｐ＋拡散領域１２ｂ）とが交互に配置されている。そして、図４（Ａ）のように、Ｎ＋拡散領域１２ａの比率と、Ｐ＋拡散領域１２ｂの比率とが異なっている。具体的には、各第２領域部１２において、各第２領域部１２の全体体積に対するＮ＋拡散領域１２ａ（Ｎ＋活性部）の体積の比率よりも、各第２領域部１２の全体体積に対するＰ＋拡散領域１２ｂ（Ｐ＋活性部）の体積の比率の方が大きくなっている。つまり、各第２領域部１２内では、Ｎ＋拡散領域１２ａよりもＰ＋拡散領域１２ｂの方が多く配置されており、図４（Ａ）の例では、各第２領域部におけるＰ＋拡散領域１２ｂの体積が、Ｎ＋拡散領域１２ａの体積の２倍程度となっている。
本構成では、図２のように、半導体素子２０の一部を構成する第２領域部１２の全体が同種類の半導体構造部１３によって構成されており、Ｘ方向に間隔をあけて同一構造の半導体構造部１３がそれぞれ配置されている。第２領域部１２を構成する長手状の各半導体構造部１３は、間隔をあけてそれぞれ配置される各Ｐ＋拡散領域１２ｂがいずれも略同一の形状となっており、間隔をあけてそれぞれ配置される各Ｎ＋拡散領域１２ａがいずれも略同一の形状となっている。このため、第２領域部１２を構成する長手状の各半導体構造部１３は、各Ｐ＋拡散領域１２ｂがいずれも同程度の体積となっており、各Ｎ＋拡散領域１２ａがいずれも同程度の体積となっている。そして、各々のＰ＋拡散領域１２ｂの体積がいずれも、各々のＮ＋拡散領域１２ａの体積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの体積が、１つのＮ＋拡散領域１２ａの体積の２倍程度となっている。このような構成により、第２領域部１２を構成する長手状の各半導体構造部１３のいずれにおいても、Ｐ＋拡散領域１２ｂの体積が、Ｎ＋拡散領域１２ａの体積の２倍程度となっている。
そして、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積の２倍程度となっている。このような構成により、長手状に構成される各第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの上面の総面積が、Ｎ＋拡散領域１２ａの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。なお、図２に示す半導体素子２０では、第２領域部１２の全体が同一種類の半導体構造部１３によって構成されている。なお、このように、第２領域部１２が長手状に構成される例において同一種類の半導体構造部１３の領域とは、上面部において同一構造のＮ＋拡散領域１２ａが間隔をあけて配置され且つ同一構造のＰ＋拡散領域１２ｂが間隔をあけて配置されるようにＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に配置される領域である。図２に示す半導体素子３０では、第２領域部１２の全体がこのような構造となっているため、第２領域部１２の全体が同一種類の半導体構造部１３によって構成されているといえる。
更に、第２領域部１２を構成する長手状の各半導体構造部１３は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの長さの総和がＮ＋拡散領域１２ａの長さの総和の２倍程度となっている。図２の例では、長方形状に構成される各半導体構造部１３の２つの長辺部分が各半導体構造部１３における第１領域部１１側の境界部であり、この部分において、Ｐ＋拡散領域１２ｂの長さの総和がＮ＋拡散領域１２ａの長さの総和よりも大きく、例えば２倍程度となっている。なお、図３（Ａ）（Ｂ）では、半導体構造部１３における第１領域部１１側の境界をγ１で概念的に示しており、図４では、半導体構造部１３における第１領域部１１側の境界をγ２で示している。半導体構造部１３における第１領域部１１側の境界部は、このような境界を構成する部分である。
より具体的には、各Ｎ＋拡散領域１２ａは、所定幅で横方向（Ｘ方向）に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＮ＋拡散領域１２ａが一定間隔おきに配置されている。そして、それぞれのＮ＋拡散領域１２ａの幅（Ｙ方向の長さ）は、幅Ｗ１で構成されている。また、各Ｐ＋拡散領域１２ｂは、所定幅で横方向（Ｘ方向）に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＰ＋拡散領域１２ｂが一定間隔おきに配置されている。そして、それぞれのＰ＋拡散領域１２ｂの幅（Ｙ方向の長さ）は、幅Ｗ２で構成されている。そして、各Ｎ＋拡散領域１２ａの幅Ｗ１よりも、各Ｐ＋拡散領域１２ｂの幅Ｗ２のほうが大きくなっている。この構成では、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１である。そして、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２である。そして、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２が、１つのＮ＋拡散領域１２ａの境界部の長さＷ１よりも大きく、例えば、２倍程度となっている。なお、各Ｎ＋拡散領域１２ａの深さと、各Ｐ＋拡散領域１２ｂの深さは、例えば同程度となっている。このような構成により、各第２領域部１２において、Ｎ＋拡散領域１２ａの比率よりもＰ＋拡散領域１２ｂの比率のほうが大きくなっている。
そして、このように構成されているため、半導体素子２０は、図４（Ｃ）のような構成と比較して、ＥＳＤ耐量が高く、Ｌ負荷耐量が高くなっており、これらの耐量を重視する素子となっている。なお、図４（Ｃ）の半導体素子６０は、第２領域部１２以外が半導体素子２０と同一構造となっているＬＤＭＯＳトランジスタであり、ソース領域とドレイン領域のソースドレイン間隔Ｌ１も、半導体素子２０と同一となっているものである。
半導体素子６０は、各Ｎ＋拡散領域１２ａの幅Ｗ１と、各Ｐ＋拡散領域１２ｂの幅Ｗ２とが同程度となっており、第２領域部１２内におけるＰ＋拡散領域１２ｂの比率とＮ＋拡散領域１２ａの体積の比率が同程度となっている。これに対し、半導体素子２０は、ソースドレイン間のピッチＬ１を大きくすることなく、半導体素子６０よりもＥＳＤ耐量が高められ、Ｌ負荷耐量が高められており、面積ロスを抑えつつ耐量増大効果が得られている。なお、図４において、Ｌ１は、第１領域部１１の幅方向中心位置と第２領域部１２の幅方向中心位置との間隔をソースドレイン間隔（ソースドレインピッチ）として示すものである。
ここで、半導体素子６０について説明する。図４（Ｃ）で示す半導体素子６０は、各Ｎ＋拡散領域１２ａの幅Ｗ１及び各Ｐ＋拡散領域１２ｂの幅Ｗ２を、半導体素子２０における各Ｎ＋拡散領域１２ａの幅Ｗ１及び各Ｐ＋拡散領域１２ｂの幅Ｗ２と異ならせているだけであり、それ以外の構造は、図２等で示す半導体素子２０と同様である。半導体素子６０の各第２領域部１２（ソース領域）も、上述したように各第２領域部１２が延びる所定方向においてＮ導電型の半導体領域（Ｎ＋拡散領域１２ａ）とＰ導電型の半導体領域（Ｐ＋拡散領域１２ｂ）とが交互に配置されている。なお、図４（Ｃ）では、半導体素子６０の一部分における第１領域部１１（ドレイン領域）と第２領域部１２（ソース領域）との間を部分的に示しているが、実際には各第１領域部１１及び各第２領域部１２が図４（Ｃ）の図よりも長く、例えば図２に示す各第１領域部１１及び各第２領域部１２と同程度となっている。また、実際には、各第２領域部１２において、図４（Ｃ）に示すサイズのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に繰り返して多数配置されている。一方、第１領域部１１は、Ｎ＋拡散領域として構成され、このような第２領域部１２と同程度の長さで構成されている。そして、半導体素子２０と同様、このように構成される第１領域部１１と第２領域部１２とが横方向（第１領域部１１及び第２領域部１２の長手方向と直交する方向）に間隔をあけて交互に配置されている。
この半導体素子６０でも、第２領域部１２の全体が同種類の半導体構造部１３によって構成されており、Ｘ方向に間隔をあけて同一構造の半導体構造部１３がそれぞれ配置されている。そして、長手状の各半導体構造部１３は、間隔をあけてそれぞれ配置される各Ｐ＋拡散領域１２ｂがいずれも略同一の形状となっており、間隔をあけてそれぞれ配置される各Ｎ＋拡散領域１２ａがいずれも略同一の形状となっている。このため、半導体素子６０では、第２領域部１２を構成する長手状の各半導体構造部１３において、各Ｐ＋拡散領域１２ｂがいずれも同程度の体積となっており、各Ｎ＋拡散領域１２ａがいずれも同程度の体積となっている。そして、各々のＰ＋拡散領域１２ｂの体積と、各々のＮ＋拡散領域１２ａの体積とが略同一となっている。
この半導体素子６０では、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積と略同一であり、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積と同程度となっている。このような構成であるため、長手状に構成される各第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１となっている。
更に、この半導体素子６０では、長手状の各半導体構造部１３の上面において、Ｎ＋拡散領域１２ａにおける第１領域部１１側の境界部での各長さＷ１と、Ｐ＋拡散領域１２ｂにおける第１領域部１１側の境界部での各長さＷ２とが同一であり、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１となっている。なお、この例でも、図２と同様、長方形状に構成される各半導体構造部１３の２つの長辺部分が各半導体構造部１３における第１領域部１１側の境界部であり、この部分において、Ｐ＋拡散領域１２ｂの長さの総和とＮ＋拡散領域１２ａの長さの総和とが同程度となっている。
次に、半導体素子３０の構成について詳述する。
なお、半導体素子３０は、各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２を半導体素子２０と異ならせただけであり、それ以外の構造は、図２で示す半導体素子２０と同様である。半導体素子３０の各第２領域部１２（ソース領域）も、上述したように各第２領域部１２が延びる所定方向においてＮ導電型の半導体領域（Ｎ＋拡散領域１２ａ）とＰ導電型の半導体領域（Ｐ＋拡散領域１２ｂ）とが交互に配置されている。そして、図４（Ｂ）のように、Ｎ＋拡散領域１２ａの比率と、Ｐ＋拡散領域１２ｂの比率とが異なっている。なお、図４（Ｂ）では、半導体素子３０の一部分における第１領域部１１（ドレイン領域）と第２領域部１２（ソース領域）との間を部分的に示しているが、実際には各第１領域部１１及び各第２領域部１２が図４（Ｂ）の図よりも長く、例えば図２に示す各第１領域部１１及び各第２領域部１２と同程度となっている。また、実際には、各第２領域部１２において、図４（Ｂ）に示すサイズのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に繰り返して多数配置されている。一方、第１領域部１１は、Ｎ＋拡散領域として構成され、このような第２領域部１２と同程度の長さで構成されている。そして、半導体素子２０と同様、このように構成される第１領域部１１と第２領域部１２とが横方向（第１領域部１１及び第２領域部１２の長手方向と直交する方向）に間隔をあけて交互に配置されている。
そして、半導体素子３０では、各第２領域部１２において、各第２領域部１２の全体体積に対するＰ＋拡散領域１２ｂ（Ｐ＋活性部）の体積の比率よりも、各第２領域部１２の全体体積に対するＮ＋拡散領域１２ａ（Ｎ＋活性部）の体積の比率の方が大きくなっている。つまり、各第２領域部１２内では、Ｐ＋拡散領域１２ｂよりもＮ＋拡散領域１２ａの方が多く配置されており、図４（Ｂ）の例では、各第２領域部１２におけるＮ＋拡散領域１２ａの体積が、Ｐ＋拡散領域１２ｂの体積の２倍程度となっている。
半導体素子３０においても、当該半導体素子３０の一部を構成する第２領域部１２の全体が同種類の半導体構造部１３によって構成されており、Ｘ方向に間隔をあけて同一構造の半導体構造部１３がそれぞれ配置されている。第２領域部１２を構成する長手状の各半導体構造部１３は、間隔をあけてそれぞれ配置される各Ｐ＋拡散領域１２ｂがいずれも略同一の形状となっており、間隔をあけてそれぞれ配置される各Ｎ＋拡散領域１２ａがいずれも略同一の形状となっている。このため、第２領域部１２を構成する長手状の各半導体構造部１３は、各Ｐ＋拡散領域１２ｂがいずれも同程度の体積となっており、各Ｎ＋拡散領域１２ａがいずれも同程度の体積となっている。そして、図４（Ｂ）のように、各々のＮ＋拡散領域１２ａの体積がいずれも、各々のＰ＋拡散領域１２ｂの体積よりも大きく、例えば、１つのＮ＋拡散領域１２ａの体積が、１つのＰ＋拡散領域１２ｂの体積の２倍程度となっている。このような構成により、第２領域部１２を構成する長手状の各半導体構造部１３のいずれにおいても、Ｎ＋拡散領域１２ａの体積が、Ｐ＋拡散領域１２ｂの体積の２倍程度となっている。
そして、半導体素子３０において、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＮ＋拡散領域１２ａの上面面積がいずれも、各々のＰ＋拡散領域１２ｂの上面面積よりも大きく、例えば、１つのＮ＋拡散領域１２ａの上面面積が、１つのＰ＋拡散領域１２ｂの上面面積の２倍程度となっている。このような構成により、長手状に構成される各第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｎ＋拡散領域１２ａの上面の総面積が、Ｐ＋拡散領域１２ｂの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
更に、半導体素子３０において、第２領域部１２を構成する長手状の各半導体構造部１３は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和の比率が１：１ではなく、Ｎ＋拡散領域１２ａの長さの総和がＰ＋拡散領域１２ｂの長さの総和の２倍程度となっている。この半導体素子３０でも、長方形状に構成される各半導体構造部１３の長辺部分が各半導体構造部１３における第１領域部１１側の境界部であり、この部分において、Ｎ＋拡散領域１２ａの長さの総和がＰ＋拡散領域１２ｂの長さの総和よりも大きく、例えば２倍程度となっている。
より具体的には、半導体素子３０でも、Ｎ＋拡散領域１２ａは、所定幅で横方向（第２領域部１２の長手方向と直交する方向）に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＮ＋拡散領域１２ａが一定間隔おきに配置されている。そして、それぞれのＮ＋拡散領域１２ａの幅（第２領域部１２の長手方向の長さ）は、幅Ｗ１で構成されている。また、各Ｐ＋拡散領域１２ｂは、所定幅で横方向に延びる平面視矩形状となっており、各第２領域部１２において、それぞれのＰ＋拡散領域１２ｂが一定間隔おきに配置されている。そして、それぞれのＰ＋拡散領域１２ｂの幅は、幅Ｗ２で構成されている。そして、各Ｐ＋拡散領域１２ｂの幅Ｗ２よりも、各Ｎ＋拡散領域１２ａの幅Ｗ１のほうが大きくなっている。この構成でも、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１である。そして、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２である。そして、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＮ＋拡散領域１２ａの境界部の長さＷ１が、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２よりも大きく、例えば、２倍程度となっている。なお、各Ｎ＋拡散領域１２ａの深さと、各Ｐ＋拡散領域１２ｂの深さは、例えば同程度となっている。このような構成により、各第２領域部１２において、Ｐ＋拡散領域１２ｂの比率よりもＮ＋拡散領域１２ａの比率のほうが大きくなっている。そして、このように構成されているため、半導体素子３０は、図４（Ｃ）のような構成（各第２領域部１２において、Ｎ＋拡散領域１２ａの比率とＰ＋拡散領域１２ｂの比率とを同程度とした構成）と比較して、オン抵抗が低く、電流能力を重視する素子となっている。
このように、半導体装置１の半導体基板２には、特性の異なる複数種類の半導体素子２０，３０，６０が形成され、同一の半導体基板２に構成される複数の半導体素子２０，３０，６０において、異なる種類の半導体構造部１３がそれぞれ設けられている。つまり、第２領域部１２においてＮ＋拡散領域１２ａよりもＰ＋拡散領域１２ｂの比率を大きくした半導体素子２０と、第２領域部１２においてＰ＋拡散領域１２ｂよりもＮ＋拡散領域１２ａの比率を大きくした半導体素子３０と、第２領域部１２においてＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとを同程度の比率とした半導体素子６０とが混在している。即ち、Ｎ＋拡散領域１２ａの上面面積とＰ＋拡散領域１２ｂの上面面積との比率をそれぞれ異ならせ、且つ上面における第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さと、上面における第１領域部１１側の境界部でのＰ＋拡散領域１２ｂの長さとの比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在しているのである。
具体的には、一方の半導体素子２０の第２領域部１２における各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２との比率（Ｗ１：Ｗ２）が、他方の半導体素子３０の第２領域部１２における各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２との比率（Ｗ１：Ｗ２）と異なっている。そして、これにより、半導体素子２０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの体積比率が、他の半導体素子３０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの体積比率と異なっている。また、これら半導体素子２０，３０におけるそれぞれの比率（Ｗ１：Ｗ２）は、半導体素子６０の第２領域部１２における各Ｎ＋拡散領域１２ａの幅Ｗ１と各Ｐ＋拡散領域１２ｂの幅Ｗ２との比率（Ｗ１：Ｗ２）とも異なっている。これにより、半導体素子２０，３０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの各体積比率は、半導体素子６０の第２領域部１２におけるＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの体積比率とも異なっている。このように、同一の半導体基板２において、少なくともソース・ドレインピッチの変更以外の方法で特性を異ならせた複数種類の半導体素子２０、３０，６０を配置しており、各素子において、耐量の度合い、オン抵抗の低減度合いを設定でき、自由度高く使い分けることができるようになっている。
更に、図１の例では、半導体素子２０，３０、６０と共に、バイポーラトランジスタ７１、抵抗素子７２、メモリ７３、キャパシタ７４、ＣＭＯＳ７５が混載されている。なお、これらと共に、後述の半導体素子４０、５０、８０、９０のいずれか１又は複数種類が混載されていてもよい。このように、半導体装置１では、多種類の混載によって多機能化を図ることができ、同等の機能を多部品で実現する場合に比べて装置サイズの低減を図ることができる。
次に、半導体装置１で得られる効果の例について説明する。
本構成では、半導体装置１内の複数の半導体素子２０，３０，６０に構成される第２領域部１２において複数種類の半導体構造部１３（構造部１３ａ，１３ｂ，１３ｃ）が設けられ、装置内には、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率が異なる複数種類の半導体構造部１３が存在している。半導体構造部１３でのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率は、チャネル抵抗に影響を及ぼす要素であり、耐量とオン抵抗の設定に寄与する要素となる。そして、この比率を変えることで、チャネル抵抗に差を生じさせることができ、より耐量を増大させる構造、又は、よりオン抵抗を低減させる構造とすることができる。従って、半導体構造部１３におけるＮ導電型とＰ導電型の比率を装置全体で一律に定めるのではなく、領域毎に個別に設定すれば、各領域での耐量とオン抵抗のバランスを、それぞれの領域に適した状態に定めることができる。しかも、相対的に耐量を重視する領域では、第１領域部１１と第２領域部１２の間隔を大幅に増大させることなく、第２領域部１２内での比率を調整することで耐量の増大を図ることができるため、面積ロスが効果的に抑えられる。
例えば、半導体素子２０、３０は、第２領域部１２において、第１導電型の半導体領域（Ｎ＋拡散領域１２ａ）の比率と、第２導電型の半導体領域（Ｐ＋拡散領域１２ｂ）の比率とが異なっているため、これらの比率が同程度の構成と比べて、耐量の増大効果又はオン抵抗の低減効果がより高くなる。例えば半導体素子２０では、ソースドレイン間のピッチＬ１を変更する方法とは別の方法で、ＥＳＤ耐量が高められ、Ｌ負荷耐量が高められており、面積ロスを抑えつつ耐量増大効果が得られている。逆に、半導体素子３０では、ソースドレイン間のピッチＬ１を変更する方法とは別の方法で、オン抵抗の低減が図られ、特にオフ耐圧の低減を抑えつつオン抵抗の低減を図っている。
ここで、半導体装置１について、図５に示す回路を用いた耐量試験の結果について説明する。図６は、図５の回路を用いた単発耐量試験の結果を示すものである。この単発耐量試験では、例えば電源Ｖ１の電源電圧を１６Ｖ、コイルＬ１のインダクタンスを１５ｍＨ、抵抗Ｒ１の抵抗値を１０Ω、ツェナーダイオードＤ１のツェナー電圧を４０Ｖ、ツェナーダイオードＤ２のツェナー電圧を１０Ｖとした設定を基本設定としている。そして、試験対象となる素子（図５では半導体素子ＳＷ）のゲートに、所定パルス幅（例えば数百μｓのパルス間隔）のシングルパルスを与えることで試験対象となる素子をスイッチング動作させたときにアバランシェ破壊が生じるか否かを検査している。この試験では、複数のエネルギー条件で上記試験を行い、シングルパルスでアバランシェ破壊が生じる場合のエネルギーを検査している。
図６では、図４（Ｃ）で示す半導体素子６０の構造を構造１としており、この構造１を基準構造（比較例）としている。この構造１は、第２領域部１２の構成以外は図２、図３に示す半導体素子２０と同一としたものである。そして、構造１の半導体素子６０では、第２領域部１２においてＮ＋拡散領域の幅Ｗ１とＰ＋拡散領域の幅Ｗ２の比（Ｗ１：Ｗ２）が１：１となっており、これらの体積比率も１：１となっている。また、図６で示す構造２は、構造１（半導体素子６０）の構成から、図６の特性が得られる程度にソースドレイン間隔Ｌ１を広くした構成となっており、それ以外は構造１（半導体素子６０）と同様である。また、構造３は、図２、図３等に示す半導体素子２０の構造であり、第２領域部１２においてＮ＋拡散領域の幅Ｗ１とＰ＋拡散領域の幅Ｗ２の比（Ｗ１：Ｗ２）を１：２としたものである。なお、構造３は、第２領域部１２の内部の構造以外は構造１と同様である。
図６では、横軸に各構造（構造１、２、３）を示し、縦軸に基準構造のときの値と比較した上昇率を示している。縦軸の上昇率は、単発耐量の場合、各構造での単発耐量（単位：ｍＪ／ｍｍ２）を基準構造の単発耐量と比較したときの上昇率（基準構造の単発耐量と比較して何％上昇したか）を黒四角形のマークでそれぞれ示している。また、オン抵抗の場合、各構造でのオン抵抗を基準構造のオン抵抗と比較したときの上昇率（基準構造のオン抵抗と比較して何％上昇したか）を黒三角形のマークでそれぞれ示している。なお、各構造１、２、３の単発耐量は、各構造の素子を図５のスイッチ素子ＳＷとし、上記単発耐量試験にてゲートに単発のパルスを与えることで検査された耐量（シングルパルスでアバランシェ破壊が生じる場合のエネルギー）である。
図６の結果によれば、ソースドレイン間隔Ｌ１を大きくすることで耐量向上を図ろうとする構造２では、構造１から耐量の上昇率を１％程度上げるだけで、オン抵抗の上昇率が１９％程度と高くなってしまうことが確認できる。一方、第２領域部１２においてＰ＋拡散領域の比率をＮ＋拡散領域の比率よりも大きくした構造３（半導体素子２０）では、構造１と比較して耐量が７％程度まで高くなっても、オン抵抗の上昇率が１２％程度と低く抑えられていることが確認できる。このように、第２領域部１２においてＰ＋拡散領域の比率をＮ＋拡散領域の比率よりも大きくすると、耐量の上昇に伴うオン抵抗の上昇度合いが小さく、オン抵抗を抑えつつ耐量を効果的に高めることができる。
また、図７は、連続Ｌ負荷動作寿命の試験結果を示すものである。この試験でも図５の試験回路を用い、例えば電源Ｖ１の電源電圧を１６Ｖ、コイルＬ１のインダクタンスを１５ｍＨ、抵抗Ｒ１の抵抗値を１０Ω、ツェナーダイオードＤ１のツェナー電圧を４０Ｖ、ツェナーダイオードＤ２のツェナー電圧を１０Ｖとした設定を基本設定としている。そして、試験対象となる素子（図５では半導体素子ＳＷ）のゲートに、２００Ｈｚの周期でパルスを与えることで、試験対象となる素子をスイッチング動作させたときの寿命（アバランシェ破壊が生じるまでのスイッチング回数）を示すものである。なお、この試験では、シングルパルスでアバランシェ破壊が生じる場合のエネルギーよりも相当低いエネルギー（１０．１ｍＪ）で繰り返しスイッチング動作している。なお、構造１、構造２、構造３は、上述の単発耐量試験（図６）で説明した各構造と同一である。
図７のグラフは、構造１のときの寿命（アバランシェ破壊に至るまでのスイッチング回数）を「１」とした場合の、各構造１、２、３の寿命を相対値として示すものである。図７のように、ソースドレイン間隔Ｌ１を大きくすることで耐量向上を図ろうとする構造２では、構造１の寿命よりも、寿命が数百％上昇しているのに対し、第２領域部１２においてＰ＋拡散領域の比率をＮ＋拡散領域の比率よりも大きくした構造３（半導体素子２０）では、寿命が数千％上昇している。このように、構造３の半導体素子２０では、構造２の素子と比較して、連続Ｌ負荷動作寿命が大幅に高められていることが確認できた。
次に、半導体素子２０（構造３）、半導体素子３０（構造４）、半導体素子６０（構造１）の各オン抵抗等について説明する。なお、ここで示す構造１、３は、上述の単発耐量試験（図６）で説明した各構造１、３と同一である。また、構造４は、図４（Ｂ）等に示す半導体素子３０の構造であり、第２領域部１２においてＮ＋拡散領域の幅Ｗ１とＰ＋拡散領域の幅Ｗ２の比（Ｗ１：Ｗ２）を２：１としたものである。なお、構造４は、第２領域部１２の内部の構造以外は構造１、３と同様である。
図８では、半導体素子６０（構造１）を基準構造とし、各構造でのオン抵抗（単位ｍΩ・ｍｍ２）を、基準構造のときのオン抵抗と比較したときの変動率を黒丸で示している。また、各構造でのオフ耐圧を、基準構造のときのオフ耐圧と比較したときの変動率を黒四角で示している。図８のように、半導体素子３０の構造（構造４）では、基準構造のときのオン抵抗と比べて６％程度オン抵抗が減少しているが、オフ耐圧は、半導体素子６０の構造（構造１）と同程度となっている。一方、半導体素子２０の構造（構造３）では、基準構造のときのオン抵抗と比べて１２％程度オン抵抗が上昇しているが、上述したように、この構成では、耐量、寿命を大幅に上昇させることができる（図６、図７）。また、半導体素子２０の構造（構造３）では、オフ耐圧は、半導体素子６０の構造（構造１）と同程度となっている。
[第２実施形態]
次に、第２実施形態について説明する。
なお、第２実施形態では、図１に示す半導体装置１において、いずれか１又は複数の半導体素子の構成を図９（Ａ）に示すようなメッシュ構造の半導体素子とした点が第１実施形態と異なり、それ以外は第１実施形態の半導体装置１と同様である。
図９（Ａ）に示す半導体素子４０は、いわゆるメッシュ構造のＬＤＭＯＳトランジスタとして構成されている。この半導体素子４０は、ソース領域として機能する第２領域部１２が、縦方向及び横方向に延びる格子状の構造となっている。なお、図９（Ａ）では、半導体素子４０の一部を部分的に示しているが、実際は、第２領域部１２を構成する縦領域４５の本数及び横領域４６の本数が、図９（Ａ）の構成よりも多くなっている。なお、図９（Ａ）では、ゲート電極等は省略して示している。
図９（Ａ）に示す半導体素子４０では、平面視矩形状の第１領域部１１が所定の中央部に配置されると共にこの第１領域部１１から離れた位置において第１領域部１１を囲む構成で第２領域部１２が配置された部分構造４１が複数配列された構造となっている。なお、図９（Ａ）では、２行２列で配置された一部の部分構造４１のみを例示しているが、実際には３行以上の多数行且つ３列以上の多数列で部分構造４１が配置されている。この半導体素子４０では、図９（Ａ）のＣ−Ｃ位置の断面が、図３（Ａ）と同様の構造となっており、Ｄ−Ｄ位置の断面が、図３（Ｂ）と同様の構造となっている。また、図９（Ａ）のＥ−Ｅ位置の断面が、図３（Ａ）と同様の構造となっており、Ｆ−Ｆ位置の断面が、図３（Ｂ）と同様の構造となっている。なお、基本的なスイッチング動作や基本的な機能は、公知のメッシュ構造のＬＤＭＯＳトランジスタと同様である。
図９（Ａ）に示す半導体素子４０では、第２領域部１２は、所定の縦方向（Ｙ方向）に長手状に延びる縦領域４５と、縦方向と直交する横方向（Ｘ方向）に長手状に延びる横領域４６とを備えている。そして、これら縦領域４５及び横領域４６によって囲まれた各領域内に、各第１領域部１１がそれぞれ設けられている。各第１領域部１１は、縦領域４５及び横領域４６によって区切られた各領域内の中心位置付近において縦領域４５及び横領域４６から所定距離離れた位置にそれぞれ形成されている。そして、各第１領域部１１は、半導体基板２よりも高濃度で構成されたＮ導電型の拡散領域（Ｎ＋拡散領域）として構成されており、図示しないドレイン電極に電気的に接続されたドレイン領域として機能している（図３も参照）。
なお、本構成でも、半導体基板２の表面と平行な平面方向の内、所定の一方向をＸ方向とし、その平面方向においてＸ方向と直交する方向をＹ方向としている。そして、Ｘ方向が、横方向に相当しており、このＸ方向に沿って複数の横領域４６が長手状に延びている。また、Ｙ方向が、縦方向に相当しており、このＹ方向に沿って複数の縦領域４５が長手状に延びている。また、本構成でも、Ｎ導電型（Ｎ型）が第１導電型であり、Ｐ導電型が第２導電型となっている。また、図３（Ａ）(Ｂ)と同様、半導体基板２における第１領域部１１と第２領域部１２との間の領域がチャネル領域として機能し、この領域上には、絶縁膜１６を介してゲート電極１４が配置されている。
半導体素子４０の第２領域部１２（ソース領域）は、縦方向に延びる縦領域４５において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に配置されており、横方向に延びる横領域４６においても、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に配置されている。そして、縦領域４５及び横領域４６のいずれでも、Ｎ＋拡散領域１２ａの比率とＰ＋拡散領域１２ｂの比率とが異なっており、第２領域部１２全体として、Ｎ＋拡散領域１２ａの比率とＰ＋拡散領域１２ｂの比率とが異なっている。
具体的には、第２領域部１２において、第２領域部１２の全体の体積に対するＮ＋拡散領域１２ａ（Ｎ＋活性部）の体積の比率よりも、第２領域部１２の全体の体積に対するＰ＋拡散領域１２ｂ（Ｐ＋活性部）の体積の比率の方が大きくなっている。つまり、第２領域部１２内では、Ｎ＋拡散領域１２ａよりもＰ＋拡散領域１２ｂの方が多く配置されており、図９（Ａ）の例では、第２領域部において、Ｐ＋拡散領域１２ｂの体積が、Ｎ＋拡散領域１２ａの体積の２倍程度となっている。
より具体的には、縦方向に延びる縦領域４５において、Ｎ＋拡散領域１２ａの縦方向の幅（縦方向の長さ）Ｗ１１と、Ｐ＋拡散領域１２ｂの縦方向の幅（縦方向の長さ）Ｗ１２とが異なっており、例えば、Ｐ＋拡散領域１２ｂの縦方向の幅Ｗ１２がＮ＋拡散領域１２ａの縦方向の幅Ｗ１１の２倍程度となっている。また、横領域４６においても、Ｎ＋拡散領域１２ａの横方向の幅（横方向の長さ）Ｗ２１と、Ｐ＋拡散領域１２ｂの横方向の幅（横方向の長さ）Ｗ２２とが異なっており、Ｐ＋拡散領域１２ｂの横方向の幅Ｗ２２がＮ＋拡散領域１２ａの横方向の幅Ｗ２１の２倍程度となっている。なお、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの深さは例えば同程度となっている。また、縦領域４５におけるＮ＋拡散領域１２ａの縦方向の幅（縦方向の長さ）Ｗ１１と、横領域４６におけるＮ＋拡散領域１２ａの横方向の幅（横方向の長さ）Ｗ２１は、例えば同程度となっている。また、縦領域４５におけるＰ＋拡散領域１２ｂの縦方向の幅（縦方向の長さ）Ｗ１２と、横領域４６におけるＰ＋拡散領域１２ｂの横方向の幅（横方向の長さ）Ｗ２２は、例えば同程度となっている。このような構成により、第２領域部において、Ｐ＋拡散領域１２ｂの体積がＮ＋拡散領域１２ａの体積の２倍程度となっている。これにより、第１実施形態の半導体素子２０と同様、ＥＳＤ耐量が高められ、Ｌ負荷耐量が高められている。
半導体素子４０では、例えば、格子状に構成される第２領域部１２の全部が同種類の半導体構造部１３（図９（Ａ）で示す種類の半導体構造部１３）によって構成されており、この半導体構造部１３では、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積の２倍前後となっている。このような構成により、格子状に構成される第２領域部１２の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの上面の総面積が、Ｎ＋拡散領域１２ａの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
更に、半導体構造部１３は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの境界部の長さの総和がＮ＋拡散領域１２ａの境界部の長さの総和よりも大きい構成（例えば、２倍程度に大きい構成）となっている。図９（Ａ）の例では、各部分構造４１において、第２領域部１２における第１領域部１１側の内周部（矩形状の内周部）が「半導体構造部１３における第１領域部１１側の境界部」に相当し、いずれの部分構造４１の境界部でも、Ｐ＋拡散領域１２ｂの境界長さの総和がＮ＋拡散領域１２ａの境界長さの総和よりも大きい構成（例えば、２倍程度に大きい構成）となっている。従って、半導体素子４０全体でも、半導体構造部１３の上面における第１領域部１１側の全境界部において、Ｐ＋拡散領域１２ｂの境界長さの総和がＮ＋拡散領域１２ａの境界長さの総和よりも大きい構成となっている。
そして、このように、半導体基板２に構成される１又は複数の半導体素子をメッシュ構造の半導体素子４０とした場合においても、単一素子又は複数の素子に配置される第２領域部１２において、Ｐ＋拡散領域１２ｂとＮ＋拡散領域１２ａとの比率がそれぞれ異なる複数種類の半導体構造部１３を設けることができる。この場合でも、Ｎ＋拡散領域１２ａの上面面積とＰ＋拡散領域１２ｂの上面面積との比率をそれぞれ異ならせ、且つ上面における第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和との比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在している構成とすればよい。
メッシュ構造の半導体素子４０を備えた構成において、複数種類の半導体構造部１３を設ける場合、半導体装置１内のいずれかの素子を図９（Ａ）のような半導体素子４０とし、他の素子として、図９（Ａ）のようなメッシュ構造の半導体素子４０又は第１実施形態のような半導体素子２０、３０、６０を１又は複数設け、半導体装置１に搭載される複数の素子のそれぞれにおいて、半導体構造部１３でのＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率をそれぞれ異ならせるようにしてもよい。例えば、半導体装置１において、１つの素子として図９（Ａ）のような半導体素子４０を設け、他の素子として、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率を１：１としたメッシュ構造の半導体素子（図９（Ａ）と同様の構造であり、比率を異ならせた構造の半導体素子）を設けてもよく、他の素子として、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率を２：１としたメッシュ構造の半導体素子（図９（Ａ）と同様の構造であり、比率を異ならせた構造の半導体素子）を設けてもよい。或いは、メッシュ構造の１つの半導体素子４０の内部において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率が異なる複数種類の半導体構造部１３が設けられていてもよく、若しくは、これらを併用した構造であってもよい。
なお、メッシュ構造の半導体素子４０の構成は、図９（Ａ）の構成に限られるものではなく、第１領域部１１や第２領域部１２の形状を様々に変更してもよい。例えば、第２領域部１２の形状を図９（Ｂ）のように変更してもよい。なお、この図９（Ｂ）の例は、第２領域部１２によって区切られる各領域（中心に第１領域部１１が配置される各領域）の内周縁部の形状や、Ｎ＋拡散領域１２ａ及びＰ＋拡散領域１２ｂの配置構成が図９（Ａ）の例とは異なっている。
[第３実施形態]
次に、第３実施形態について説明する。
図１０に示す半導体素子５０は、横型のＩＧＢＴとして構成されており、Ｎ型の半導体基板２の表層部に第１領域部５１と第２領域部５２とが交互に形成されている。第１領域部５１はＩＧＢＴのコレクタに対応する領域であり、第２領域部５２はＩＧＢＴのエミッタに対応する領域となっている。なお、第３実施形態では、第１実施形態に係る半導体装置１において、いずれか１又は複数の半導体素子の構成を図１０に示すような半導体素子５０とした点が第１実施形態と異なり、それ以外は第１実施形態の半導体装置１と同様である。
図１０、図１１に示すように、第１領域部５１は、半導体基板２の表面２ａ側において所定方向に長手状に延びるＰ導電型の半導体領域として構成されている。なお、本構成でも、半導体基板２の表面と平行な平面方向の内、所定の一方向をＸ方向とし、その平面方向においてＸ方向と直交する方向をＹ方向としている。そして、Ｙ方向が、上記所定方向に相当しており、このＹ方向に沿って複数の第１領域部５１が長手状に延びている。また、本構成では、Ｐ導電型（Ｐ型）が第１導電型であり、Ｎ導電型が第２導電型となっている。第１領域部５１は、Ｐ導電型の拡散領域（Ｐ＋拡散領域）として構成されており、図示しないコレクタ電極に電気的に接続されたコレクタ領域として機能している。
図１１に示すように、半導体基板２の表面付近において、各第１領域部５１に隣接する位置には、絶縁膜５７が形成されている。図１１に示すように、絶縁膜５７は、例えばＳｉＯ２によって構成され、半導体基板２の表面２ａ側の表層部付近において、横方向（Ｘ方向）一端側が第１領域部５１（Ｐ＋拡散領域）に隣接し、他端側が第１実施形態と同様のゲート電極１４の下方位置に配置された構成となっている。そして、この絶縁膜５７は、第１領域部５１に隣接しつつ第１領域部５１に沿ってＹ方向に長手状に延びている。また、第１領域部５１の下方には、Ｎ導電型のバッファ領域５９が設けられている。
第２領域部５２は、半導体基板２の表面２ａ側において上記所定方向（Ｙ方向）に長手状に延びる領域として構成されている。本構成では、Ｙ方向に沿って複数の第２領域部５２が間隔をあけて長手状に延びている。各第２領域部５２は、Ｘ方向に並んだ複数の第１領域部５１の各領域間（隣接する第１領域部５１同士の間）において、それぞれの第１領域部５１から離れた位置に配置されている。この第２領域部５２を構成する半導体構造部５３は、Ｐ導電型の拡散領域（Ｐ＋拡散領域５２ａ）と、Ｎ導電型の拡散領域（Ｎ＋拡散領域５２ｂ）とがＹ方向において交互に配置された構成となっており、図示しないエミッタ電極に電気的に接続されたエミッタ領域として機能している。なお、第２領域部５２の更に詳しい構成は後述する。
図１１（Ａ）（Ｂ）に示すように、半導体基板２の表層部に構成される第２領域部５２の周囲には、Ｐ導電型のボディ領域５５が構成されている。ボディ領域５５において第２領域部５２に隣接する表層部側の部分は、チャネル領域として機能する。
図１１（Ａ）（Ｂ）のように、半導体基板２における第１領域部５１と第２領域部５２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。絶縁膜１６及びゲート電極１４は、ボディ領域５５、ボディ領域５５と絶縁膜５７の間に配置される半導体基板２の領域、絶縁膜５７の一部に跨る構成で、これらの上方に配置されており、第１領域部５１及び第２領域部５２の延びる方向（即ち、Ｙ方向）に沿って長手状に延びている。なお、図１０では、ゲート電極１４等は省略している。また、図１１等の例では、半導体基板２やゲート電極１４の上方側の構成（絶縁膜や配線等）は省略している。
本構成でも、第２領域部５２において、Ｐ＋拡散領域５２ａの比率と、Ｎ＋拡散領域５２ｂの比率とが異なっている。具体的には、第２領域部５２において、Ｐ＋拡散領域５２ａの幅Ｗ１と、Ｎ＋拡散領域５２ｂの幅Ｗ２とが異なっており、例えば、幅Ｗ１が幅Ｗ２の２倍程度大きくなっている。そして、この図１０の例では、第２領域部５２においてＰ＋拡散領域５２ａの比率のほうがＮ＋拡散領域５２ｂの比率よりも大きくなっている。なお、逆に、Ｐ＋拡散領域５２ａの幅Ｗ１よりもＮ＋拡散領域５２ｂの幅Ｗ２の方が大きくなるように構成し、第２領域部５２においてＮ＋拡散領域５２ｂの比率のほうがＰ＋拡散領域５２ａの比率よりも大きくなっていてもよい。
そして、このように、半導体基板２に構成される１又は複数の半導体素子をＩＧＢＴとした場合においても、単一素子又は複数の素子に配置される第２領域部において、Ｐ＋拡散領域とＮ＋拡散領域との比率がそれぞれ異なる複数種類の半導体構造部を設けることができる。この場合でも、半導体装置内において、Ｎ＋拡散領域の上面面積とＰ＋拡散領域の上面面積との比率をそれぞれ異ならせ、且つ上面における第１領域部側の境界部でのＮ＋拡散領域の長さの総和とＰ＋拡散領域の長さの総和との比率をそれぞれ異ならせた複数種類の半導体構造部が存在している構成とすればよい。例えば、半導体装置１内に図１０のような半導体素子５０を複数設けた場合、それぞれの素子の半導体構造部５３において、Ｐ＋拡散領域とＮ＋拡散領域との比率（具体的には、Ｎ＋拡散領域の上面面積とＰ＋拡散領域の上面面積との比率）が異なるようにしてもよい。或いは、１つの半導体素子５０の内部において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率が異なる複数種類の半導体構造部５３が設けられていてもよい。
[第４実施形態]
次に、図１２等を参照して第４実施形態について説明する。
第４実施形態は、図１に示す半導体装置１において、いずれかの素子（例えば、複数存在する半導体素子３０の１つ）を半導体素子８０に代えた点が第１実施形態の半導体装置１と異なり、それ以外は第１実施形態の半導体装置１と同一である。なお、図１２では、半導体素子８０の表面側の平面構成を概略的に示しており、第２領域部１２については、ハッチング領域として示しており、第１領域部１１については、第２領域部とは異なる模様で示している。図１２では、第２領域部１２を概念的に示しており、実際には、Ｐ＋拡散領域とＮ＋拡散領域とが所定方向（第２領域部１２が延びる方向）において交互に配置された構成となっている。
本構成の半導体装置１においても、半導体基板２の所定の表面２ａ側に半導体素子８０などの複数の半導体素子が構成されている。そして、半導体素子８０は、上述した半導体素子２０，３０，６０と基本構造は同様であり、第２領域部１２におけるＮ＋拡散領域１２ａ及びＰ＋拡散領域１２ｂの各形状のみが半導体素子２０，３０，６０と異なっている。なお、この半導体素子８０において、第２領域部１２におけるＰ＋拡散領域１２ｂ付近での断面構造（Ｐ＋拡散領域１２ｂの位置において、第２領域部１２が延びる方向と直交する方向に切断した断面構造）は、図３（Ａ）と同様である。また、Ｎ＋拡散領域１２ａ付近での断面構造（Ｎ＋拡散領域１２ａの位置において、第２領域部１２が延びる方向と直交する方向に切断した断面構造）は、図３（Ｂ）と同様である。この半導体素子８０は、図１２のように、半導体基板２の表面２ａ側において第１領域部１１と第２領域部１２とを備えている。図２、図３と同様、第１領域部１１は、Ｎ＋拡散領域が長手状に構成された部分であり、第２領域部１２は、図２と同様、第１領域部１１から離れた位置においてＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に構成された半導体構造部１３が配置された部分となっている。そして、図３と同様、半導体基板２における第１領域部１１と第２領域部１２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。
そして、本構成の半導体装置１（例えば、図１において、いずれかの素子を図１２の半導体素子８０に置換した構成）でも、第２領域部１２において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在しており、本構成では、単一の半導体素子８０の素子内において、複数種類の半導体構造部１３が設けられている。
図１２に示すように、半導体素子８０は、素子内において当該半導体素子８０の素子周縁部（図１２の例では、半導体素子８０の素子領域ＡＲの境界を構成する矩形状の周縁部分）から離れた所定の中央領域（具体的には、図１２に示す一点鎖線α１の領域内）に、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率を所定の第１比率とした第１種類の半導体構造部１３（例えば、図４（Ａ）で示す構造部１３ａ）が設けられている。そして、半導体素子８０の素子内において、中央領域（一点鎖線α１の領域内）に構成される第１種類の半導体構造部１３よりも素子周縁部側（具体的には、一点鎖線α１の領域外であって且つ素子領域ＡＲ内）には、上記第１種類とは異なる種類であり且つ第１種類の半導体構造部１３よりもＮ＋拡散領域１２ａの比率を大きくした構造の半導体構造部１３（例えば、図４（Ｂ）で示す構造部１３ｂ）が設けられている。
例えば、図１２に示す半導体素子８０の中央領域（一点鎖線α１の領域内）の構造は、図４（Ａ）で示す構造と同一の構造となっている。即ち、この中央領域では、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＰ＋拡散領域１２ｂの上面面積がいずれも、各々のＮ＋拡散領域１２ａの上面面積よりも大きく、例えば、１つのＰ＋拡散領域１２ｂの上面面積が、１つのＮ＋拡散領域１２ａの上面面積の２倍程度となっている。このような構成により、中央領域に構成される半導体構造部１３（図４（Ａ）の構造部１３ａ）の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの上面の総面積が、Ｎ＋拡散領域１２ａの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
更に、中央領域に構成される半導体構造部１３（図４（Ａ）の構造部１３ａ）は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和と、Ｐ＋拡散領域１２ｂの長さの総和との比率が１：１ではなく、Ｐ＋拡散領域１２ｂの長さの総和がＮ＋拡散領域１２ａの長さの総和の２倍程度となっている。具体的には、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１であり、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２であり、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２が、１つのＮ＋拡散領域１２ａの境界部の長さＷ１よりも大きく、例えば、２倍程度となっている。
一方、図１２に示す半導体素子８０において、中央領域の外側（一点鎖線α１の領域外であって素子領域ＡＲ内）の構造は、例えば、図４（Ｂ）で示す構造、又は図４（Ｃ）で示す構造と同一の構造となっている。例えば、図４（Ｂ）で示す構造とした場合、中央領域の外側（一点鎖線α１の領域外であって素子領域ＡＲ内）でも、各々のＰ＋拡散領域１２ｂの上面面積は、それぞれが略同一の面積となっており、各々のＮ＋拡散領域１２ａの上面面積もそれぞれが略同一の面積となっている。そして、各々のＮ＋拡散領域１２ａの上面面積がいずれも、各々のＰ＋拡散領域１２ｂの上面面積よりも大きく、例えば、１つのＮ＋拡散領域１２ａの上面面積が、１つのＰ＋拡散領域１２ｂの上面面積の２倍程度となっている。このような構成により、中央領域の外側に構成される半導体構造部１３（図４（Ｂ）の構造部１３ｂ）の上面において、Ｎ＋拡散領域１２ａの面積（上面の面積）とＰ＋拡散領域１２ｂの面積（上面の面積）との比率が１：１ではなく、Ｎ＋拡散領域１２ａの上面の総面積が、Ｐ＋拡散領域１２ｂの上面の総面積よりも大きい構成（例えば、２倍程度に大きい構成）となっている。
更に、中央領域の外側の半導体構造部１３（図４（Ｂ）の構造部１３ｂ）は、その上面において、第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和の比率が１：１ではなく、Ｎ＋拡散領域１２ａの長さの総和がＰ＋拡散領域１２ｂの長さの総和の２倍程度となっている。具体的には、１つのＮ＋拡散領域１２ａの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１である。そして、いずれのＮ＋拡散領域１２ａにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ１となっている。また、１つのＰ＋拡散領域１２ｂの表面において、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２である。そして、いずれのＰ＋拡散領域１２ｂにおいても、左右両側に構成されるそれぞれの境界部（第１領域部１１側の境界部）の長さがＷ２となっている。そして、１つのＮ＋拡散領域１２ａの境界部の長さＷ１が、１つのＰ＋拡散領域１２ｂの境界部の長さＷ２よりも大きく、例えば、２倍程度となっている。
このような本構成によれば、単一の素子内において、相対的に耐量を重視する領域と、相対的にオン抵抗を重視する領域とを作り分けることができ、単一の素子内において面積ロスを抑えた自由度の高い素子設計が可能となる。
しかも、発熱しやすい素子中央部の寄生動作を抑制するべく、中央領域の半導体構造部１３において相対的にＰ＋拡散領域１２ｂの割合を大きくしている。素子中央部付近は、Ｌ負荷動作時などにおいて熱が籠りやすく、発熱による寄生動作が懸念される場所であるが、本構成では、中央領域においてＰ＋拡散領域１２ｂの割合を大きくすることで寄生動作を抑制しやすくし、中央領域付近の耐量を相対的に高めている。一方、中央領域と比較して発熱が低い素子周縁側（中央領域の外側）では、半導体構造部１３において相対的にＮ＋拡散領域１２ａの割合を大きくしている。この構成では、中央領域でＰ＋拡散領域１２ｂの割合を大きくした分の電流を少なくとも部分的に補うように、周辺側での電流量を大きくすることができる。このような構成により、素子全体として、耐量を高めつつ、低オン抵抗を実現することができる。
[第５実施形態]
次に、第５実施形態について説明する。
第５実施形態は、図１に示す半導体装置１において、いずれかの素子（例えば、複数存在する半導体素子３０の１つ）を図１３に示す半導体素子９０に代えた点が第１実施形態の半導体装置１と異なり、それ以外は第１実施形態の半導体装置１と同一である。装置全体としては、例えば、図１４のような装置構造となっている。
本構成の半導体装置１においても、半導体基板２の所定の表面２ａ側に半導体素子９０などの複数の半導体素子が構成されている。そして、半導体素子９０は、上述した半導体素子２０，３０，６０，８０と基本構造は同様であり、第２領域部１２におけるＮ＋拡散領域１２ａ及びＰ＋拡散領域１２ｂの各形状のみが半導体素子２０，３０，６０，８０と異なっている。図１３のように、半導体素子９０は、半導体基板２の表面２ａ側において第１領域部１１と第２領域部１２とが構成されている。そして、図２と同様、第１領域部１１は、Ｎ＋拡散領域１２ａが長手状に構成された部分であり、第２領域部１２は、第１領域部１１から離れた位置においてＮ＋拡散領域１２ａとＰ＋拡散領域１２ｂとが交互に構成された半導体構造部１３の配置部分となっている。そして、半導体基板２における第１領域部１１と第２領域部１２との間の領域上には、絶縁膜１６を介してゲート電極１４が配置されている。
そして、本構成の半導体装置１でも、第２領域部１２において、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂとの比率をそれぞれ異ならせた複数種類の半導体構造部１３が存在しており、本構成では、単一の半導体素子９０の素子内において、複数種類の半導体構造部１３が設けられている。
図１３に示すように、半導体素子９０は、素子内において当該半導体素子９０の素子周縁部から離れた所定の中央領域（具体的には、図１３に示す一点鎖線α２の領域内）に、Ｎ＋拡散領域１２ａとＰ＋拡散領域１２ｂの比率を所定の第１比率とした第１種類の半導体構造部１３（例えば、図４（Ａ）で示す構造部１３ａ）が設けられている。一方、中央領域（一点鎖線α２の領域内）に構成される第１種類の半導体構造部１３よりも素子周縁部側（具体的には、一点鎖線α２の領域外であって且つ素子領域ＡＲ内）には、上記第１種類とは異なる種類であり且つ第１種類の半導体構造部１３よりもＮ＋拡散領域１２ａの比率を大きくした構造の複数種類の半導体構造部１３が設けられている。具体的には、上記中央領域から素子周縁部に近づくにつれて、半導体構造部１３でのＮ＋拡散領域１２ａの比率が次第に大きくなる構成となっている。
例えば、半導体素子９０の中央領域（一点鎖線α２の領域内）の構造は、図４（Ａ）で示す構造と同一の構造となっており、中央領域の直近の外側の領域（一点鎖線α２の領域外であって、一点鎖線β２の領域内）の構造は、図４（Ｃ）で示す構造と同一の構造となっており、それよりも更に外側の領域（一点鎖線β２の領域外）の構造は、図４（Ｂ）で示す構造と同一の構造となっている。
このように、半導体素子９０では、中央領域から外側となるにつれて、半導体構造部１３の上面でのＮ＋拡散領域１２ａの面積（上面面積）とＰ＋拡散領域１２ｂの面積（上面面積）との比率が段階的に変化し、外側の領域ほど、Ｎ＋拡散領域１２ａの上面面積比率が大きくなっている。そして、中央領域から外側となるにつれて、半導体構造部１３の上面における第１領域部１１側の境界部でのＮ＋拡散領域１２ａの長さの総和とＰ＋拡散領域１２ｂの長さの総和の比率が段階的に変化し、外側の領域ほど、Ｎ＋拡散領域１２ａの長さの総和が大きくなっている。このような構成によれば、第４実施形態と同様の効果が得られ、領域を更に細分化して効果を一層高めることができる。
なお、上述した図１３の例では、中央領域から外側となるにつれて比率が同心円状に３段階に変化する構成を例示したが、比率が同心円状に４段階以上に変化する構成であってもよい。或いは、横方向において比率が変化する段階数と、縦方向に比率が変化する段階数が異なっていてもよい。例えば、横方向では、中央領域から外側となるにつれて比率が３段階に変化し、縦方向では、中央領域から外側となるにつれて比率が２段階に変化するような構成であってもよい。
［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
第１実施形態、第２実施形態の図９（Ａ）、第３実施形態等では、第２領域部１２において第１導電型の半導体領域が一定間隔おきに配置され、第２導電型の半導体領域が一定間隔おきに配置された例を示したが、いずれの実施形態のいずれの構成でも、第１導電型の半導体領域や第２導電型の半導体領域の配置間隔は一定間隔でなくてもよい。但し、第１実施形態において半導体装置２０や半導体装置３０の第２領域部１２では、所定方向におけるＮ＋拡散領域１２ａの総幅とＰ＋拡散領域１２ｂの総幅とが異なっていることが望ましい。また、第３実施形態の第２領域部５２でも、所定方向におけるＮ＋拡散領域５２ａの総幅とＰ＋拡散領域５２ｂの総幅とが異なっていることが望ましい。また、第２実施形態の第２領域部１２の場合、縦方向におけるＮ＋拡散領域１２ａの総幅とＰ＋拡散領域１２ｂの総幅とが異なっており、且つ横方向におけるＮ＋拡散領域１２ａの総幅とＰ＋拡散領域１２ｂの総幅とが異なっていることが望ましい。
上記第１実施形態、第２実施形態などでは、第２領域部において、Ｎ＋拡散領域１２ａの比率よりもＰ＋拡散領域１２ｂの比率が大きい例として、Ｐ＋拡散領域１２ｂがＮ＋拡散領域１２ａの２倍程度である例を示したが、３倍程度としてもよく、これら以外の比率であってもよい。また、第２領域部において、Ｐ＋拡散領域１２ｂの比率よりもＮ＋拡散領域１２ａの比率が大きい例として、Ｎ＋拡散領域１２ａがＮ＋拡散領域１２ｂの２倍程度である例を示したが、３倍程度としてもよく、これら以外の比率であってもよい。
第２実施形態等の半導体素子４０では、主として、第２領域部１２において、Ｎ＋拡散領域１２ａの比率よりもＰ＋拡散領域１２ｂの比率の方が大きい例を示したが、逆とすることもできる。即ち、Ｐ＋拡散領域１２ｂの比率よりもＮ＋拡散領域１２ａの比率の方が大きくなっていてもよい。
第３実施形態等では、主として、第２領域部５２において、Ｎ＋拡散領域５２ｂの比率よりもＰ＋拡散領域５２ａの比率の方が大きい例を示したが、逆とすることもできる。即ち、Ｐ＋拡散領域５２ａの比率よりもＮ＋拡散領域５２ｂの比率の方が大きくなっていてもよい。
第１実施形態等では、半導体装置１において、半導体素子２０、３０、６０が混在した構成となっていたが、混在構成はこれに限られるものではなく、各実施形態や変更例或いは他の実施形態などで上述したいずれか１種の半導体素子、上述した他のいずれか１種又は２種以上の半導体素子と共に半導体基板２に搭載されていればよい。
上記実施形態では、第２領域部において、Ｎ＋拡散領域及びＰ＋拡散領域の形状が、横方向全体にわたって所定幅で維持された単純な矩形形状である例を示したが、いずれの拡散領域の形状もこれに限定されるものではない。例えば、図１５（Ａ）、図１５（Ｂ）のような形状であってもよい。或いは、これら以外の形状であってもよい。いずれの場合でも、Ｎ＋拡散領域１２ａの幅Ｗ１は、各Ｎ＋拡散領域１２ａにおける所定方向（第２領域部１２が延びる方向）の最大長さとすればよい。また、このようにせずに、図１５（Ｂ）のように、各Ｎ＋拡散領域１２ａにおける外縁部の所定方向（第２領域部１２が延びる方向）の長さＷ１’を各Ｎ＋拡散領域１２ａの幅としてもよい。また、Ｐ＋拡散領域１２ｂの幅Ｗ２は、各Ｐ＋拡散領域１２ｂにおける所定方向（第２領域部１２が延びる方向）の最大長さとすればよい。また、このようにせずに、図１５（Ａ）のように、各Ｐ＋拡散領域１２ｂにおける外縁部の所定方向（第２領域部１２が延びる方向）の長さＷ２’を各Ｐ＋拡散領域１２ｂの幅としてもよい。
上記実施形態では、図３のように、ＳｉＯ２による絶縁膜１９ａが設けられた構成を例示したが、いずれの実施形態の構成でも、他の絶縁膜構造を用いてもよい。例えば、図１６のように、図３の絶縁膜１９ａに代えて、ＳＴＩ（Shallow Trench Isolation）構造による絶縁膜１９ｂを設けてもよい。或いは、図１７のように、図３の絶縁膜１９ａに代えて、ＬＯＣＯＳ（Local Oxidation of Silicon）構造の絶縁膜１９ｃを設けてもよい。また、いずれの実施形態の構成でも図１６、図１７のように第１領域部上や第２領域部上にサリサイド層１５が設けられていてもよい。
１…半導体装置
２０，３０，４０，５０，６０，８０，９０…半導体素子
１１，５１…第１領域部
１２，５２…第２領域部
１２ａ…Ｎ＋拡散領域（第１導電型の半導体領域）
１２ｂ…Ｐ＋拡散領域（第２導電型の半導体領域）
１３，５３…半導体構造部
１４…ゲート電極
１６…絶縁膜
５２ａ…Ｐ＋拡散領域（第１導電型の半導体領域）
５２ｂ…Ｎ＋拡散領域（第２導電型の半導体領域）

Claims (10)

  1. 半導体基板（２）の所定の表面（２ａ）側に１又は複数の半導体素子（２０，３０，４０，５０，６０，８０，９０）が構成された半導体装置（１）であって、
    前記半導体素子は、
    前記半導体基板の前記表面側において第１導電型の半導体領域が構成された第１領域部（１１，５１）と、
    前記半導体基板の前記表面側において前記第１領域部から離れた位置に形成され、前記第１導電型の半導体領域（１２ａ，５２ａ）と第２導電型の半導体領域（１２ｂ，５２ｂ）とが交互に構成された半導体構造部（１３，５３）が配置されてなる第２領域部（１２，５２）と、
    前記半導体基板における前記第１領域部と前記第２領域部との間の領域上に絶縁膜（１６）を介して配置されるゲート電極（１４）と、
    を備え、
    前記第２領域部において、前記第１導電型の半導体領域と前記第２導電型の半導体領域との比率をそれぞれ異ならせた複数種類の前記半導体構造部が存在していることを特徴とする半導体装置（１）。
  2. 前記半導体基板（２）の前記表面（２ａ）側には、前記第１領域部（１１，５１）が所定方向に長手状に延び且つ前記第２領域部（１２，５２）が前記第１領域部から離れた位置において前記所定方向に長手状に延びてなる前記半導体素子（２０，３０，５０，８０，９０）が１又は複数設けられ、
    前記第２領域部は、前記所定方向において前記第１導電型の半導体領域（１２ａ，５２ａ）と前記第２導電型の半導体領域（１２ｂ，５２ｂ）とが交互に構成され、当該第２領域部に含まれる複数種類の前記半導体構造部（１３，５３）において、前記第１導電型の半導体領域における前記所定方向の幅（Ｗ１）と前記第２導電型の半導体領域における前記所定方向の幅（Ｗ２）との比率がそれぞれ異なっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板（２）の前記表面（２ａ）側には、前記第１領域部（１１）が所定の中央部に配置され且つ前記第２領域部（１２）が前記第１領域部から離れた位置において前記第１領域部を囲む構成で配置された部分構造（４１）が複数配置されてなる前記半導体素子（４０）が１又は複数設けられ、
    前記第２領域部は、所定の縦方向において前記第１導電型の半導体領域（１２ａ）と前記第２導電型の半導体領域（１２ｂ）とが交互に配置される縦領域と、前記縦方向と直交する横方向において前記第１導電型の半導体領域（１２ａ）と前記第２導電型の半導体領域（１２ｂ）とが交互に配置される横領域とが構成され、当該第２領域部に含まれる複数種類の前記半導体構造部（１３）において、前記第１導電型の半導体領域と前記第２導電型の半導体領域との比率がそれぞれ異なっていることを特徴とする請求項１に記載の半導体装置。
  4. いずれかの前記半導体構造部（１３，５３）は、前記第１導電型の半導体領域（１２ａ，５２ａ）よりも前記第２導電型の半導体領域（１２ｂ，５２ｂ）のほうが比率が大きい構造であることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. いずれかの前記半導体構造部（１３，５３）は、前記第２導電型の半導体領域（１２ｂ，５２ｂ）よりも前記第１導電型の半導体領域（１２ａ，５２ａ）のほうが比率が大きい構造であることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. いずれかの前記半導体構造部（１３，５３）は、前記第１導電型の半導体領域（１２ａ，５２ａ）と前記第２導電型の半導体領域（１２ｂ，５２ｂ）とが同一の比率の構造であることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 少なくとも複数の前記半導体素子（２０，３０，４０，５０，６０，８０，９０）において、異なる種類の前記半導体構造部（１３，５３）がそれぞれ設けられていることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 少なくともいずれかの前記半導体素子（８０，９０）の素子内において、複数種類の前記半導体構造部（１３）が設けられていることを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記半導体素子（８０，９０）の素子内において当該半導体素子の素子周縁部から離れた所定の中央領域には、前記第１導電型の半導体領域（１２ａ）と前記第２導電型の半導体領域の比率（１２ｂ）を所定の第１比率とした第１種類の前記半導体構造部（１３）が設けられ、
    前記半導体素子の素子内において、前記第１種類の前記半導体構造部よりも素子周縁部側には、前記第１種類とは異なる種類であり且つ前記第１種類の前記半導体構造部よりも前記第１導電型の半導体領域の比率を大きくした構造の前記半導体構造部（１３）が設けられていることを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体素子（９０）は、前記所定の中央領域から前記素子周縁部に近づくにつれて、前記半導体構造部（１３）における前記第１導電型の半導体領域の比率が次第に大きくなることを特徴とする請求項９に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016027622A (ja) * 2014-06-27 2016-02-18 株式会社東芝 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105810583B (zh) * 2014-12-30 2019-03-15 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管的制造方法
US9601614B2 (en) * 2015-03-26 2017-03-21 Nxp Usa, Inc. Composite semiconductor device with different channel widths
US9613948B1 (en) * 2016-09-22 2017-04-04 United Microelectronics Corp. Electrostatic discharge protection semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129867A (ja) * 1995-10-27 1997-05-16 Nec Corp 半導体装置
JP2000307123A (ja) * 1999-04-23 2000-11-02 Matsushita Electric Works Ltd 半導体装置
US20080203480A1 (en) * 2007-02-23 2008-08-28 Infineon Technologies Ag Integrated circuit using a superjunction semiconductor device
JP2012064830A (ja) * 2010-09-17 2012-03-29 New Japan Radio Co Ltd 半導体装置および集積回路
JP2013074238A (ja) * 2011-09-29 2013-04-22 Toyota Motor Corp 横型半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3098612B2 (ja) 1992-05-28 2000-10-16 松下電子工業株式会社 Ｍｏｓ型半導体装置
US6037636A (en) * 1998-05-19 2000-03-14 National Semiconductor Corporation Electrostatic discharge protection circuit and method
DE19828494B4 (de) * 1998-06-26 2005-07-07 Robert Bosch Gmbh MOSFET-Bauelement mit Schutzvorrichtung gegen Durchschalten eines parasitären Transistors
FR2826183A1 (fr) * 2001-06-15 2002-12-20 St Microelectronics Sa Transistor mos de puissance lateral
JP3981028B2 (ja) * 2002-09-11 2007-09-26 株式会社東芝 半導体装置
US7023050B2 (en) * 2003-07-11 2006-04-04 Salama C Andre T Super junction / resurf LDMOST (SJR-LDMOST)
US7851872B2 (en) * 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
US7851889B2 (en) * 2007-04-30 2010-12-14 Freescale Semiconductor, Inc. MOSFET device including a source with alternating P-type and N-type regions
KR101128716B1 (ko) * 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129867A (ja) * 1995-10-27 1997-05-16 Nec Corp 半導体装置
JP2000307123A (ja) * 1999-04-23 2000-11-02 Matsushita Electric Works Ltd 半導体装置
US20080203480A1 (en) * 2007-02-23 2008-08-28 Infineon Technologies Ag Integrated circuit using a superjunction semiconductor device
JP2012064830A (ja) * 2010-09-17 2012-03-29 New Japan Radio Co Ltd 半導体装置および集積回路
JP2013074238A (ja) * 2011-09-29 2013-04-22 Toyota Motor Corp 横型半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016027622A (ja) * 2014-06-27 2016-02-18 株式会社東芝 半導体装置

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