JP2012064830A

JP2012064830A - 半導体装置および集積回路

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Publication number: JP2012064830A
Application number: JP2010208862A
Authority: JP
Inventors: Kenji Kajiwara; 健二梶原
Original assignee: New Japan Radio Co Ltd
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Priority date: 2010-09-17
Filing date: 2010-09-17
Publication date: 2012-03-29
Anticipated expiration: 2030-09-17
Also published as: JP5567437B2

Abstract

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。
【選択図】図１

Description

本発明は、ドレイン端での電流集中を防止して静電放電（ＥＳＤ：Electro static discharge）に対する耐性を向上させた半導体装置および該半導体装置を使用した集積回路に関する。

一般に、パワーＩＣは、低電圧デバイスと高耐圧デバイスの両方で構成され、例えば自動車業界等で広く用いられている。車載用の半導体装置の環境は過酷である。このため、静電放電や他の種類の電気的過渡現象に対して比較的高レベルの保護を必要とする。静電放電から半導体素子を保護する方法の１つとして、半導体素子と出力ピンの間に抵抗素子を挿入して、静電放電に伴う電流をその抵抗素子で制限することが考えられる。しかし、高耐圧デバイスであるＬＤＭＯＳ（横型ＭＯＳ：Lateral Double Diffusion Metal-Oxide-Semiconductor）ＦＥＴ（たとえば、特許文献１参照）には、低オン抵抗と高耐圧の両立が求められている。したがって、抵抗素子を挿入すると、パッドから見たＬＤＭＯＳＦＥＴの低オン抵抗の特性が損なわれるため得策ではない。

従来のＬＤＭＯＳＦＥＴは、静電放電が起きると、ドレイン端に強い電界がかかり、アバランシェ降伏が起きて、エレクトロンとホールが発生する。ホール電流は、ＬＤＭＯＳＦＥＴ内の寄生バイポーラトランジスタのベースを通って流れ、その寄生ハイポーラトランジスタを活性化する。このときのコレクタ電流はドレイン端に局所的に集中し、その領域で熱的な暴走がおきて破壊に至り、十分な静電放電耐量が得られないという問題がある。また寄生バイポーラトランジスタが不活性のままであったとしても、高アバランシェ電流はドレイン端の電界強度を局所的に高くし、やはりその箇所で熱的な暴走が生じる。

特開２００１−３５２０７０号公報

上記のように、ＬＤＭＯＳＦＥＴでは、静電放電が起こると、ドレイン端に強い電界がかかり、アバランシェ降伏が起きて、寄生バイポーラトランジスタが活性化し、ドレイン端に局所的な電流集中が起こり、その領域で熱的な暴走が発生し、破壊に至る問題点があった。

本発明の目的は、ドレイン端での局所的な電流集中を防止して、静電放電に対する耐性が向上した半導体装置およびそれを使用した集積回路を提供することである。

上記課題を解決するために、請求項１にかかる発明の半導体装置は、第１導電型高濃度埋め込み領域の上面に各々が接するように、第１導電型低濃度領域と第１導電型ウエル領域を互いに隣接して配置し、前記第１導電型低濃度領域の上面に第２導電型低濃度領域を配置し、ドレイン電極が接続される第１の第１導電型高濃度領域を前記第１導電型ウエル領域の上面に配置し、ソース電極が接続される第２の第１導電型高濃度領域を前記該第２導電型低濃度領域の上面に配置し、前記第１の第１導電型高濃度領域から少なくとも前記第２導電型低濃度領域の上面に向けて絶縁材による素子分離領域を配置し、前記第２導電型低濃度領域の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極を配置し、前記第２導電型低濃度領域のうちの前記ゲート電極の下部にチャネルが形成されるようにしたＭＯＳ構造の半導体装置において、前記第１の第１導電型高濃度領域の下部の前記第１導電型ウエル領域を、前記第１の第１導電型高濃度領域と前記第１導電型高濃度埋め込み領域とを接続する第１導電型高濃度埋め込みコンタクト領域に置き換えるとともに、前記第２の第１導電型高濃度領域の一部を第２導電型高濃度領域にて置き換え、且つ該第２導電型高濃度領域が前記ソース電極に接続されるようにし、前記第２の第１導電型高濃度領域と前記第２導電型高濃度領域が、前記チャネルの幅方向に並ぶようにした、ことを特徴とする。

請求項２にかかる発明は、請求項１に記載の半導体装置において、前記第２の第１導電型高濃度領域と前記第２導電型高濃度領域が、交互に隣接して複数前記チャネルの幅方向に並んでいることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の半導体装置において、前記第２の第１導電型高濃度領域の前記チャネルの幅方向の長さが、前記第２導電型高濃度領域の前記チャネルの幅方向の長さよりも長いことを特徴とする。

請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載の半導体装置において、前記第１導電型ウエル領域の前記チャネルの長さ方向の距離を、前記第１導電型低濃度領域の深さよりも大きくしたことを特徴とする。

請求項５にかかる発明の集積回路は、請求項１乃至３のいずれか１つに記載の半導体装置を、前記ソース電極を前記ゲート電極と接続した第１の半導体装置とし、前記ドレイン電極と前記ソース電極を、保護対象としての第２の半導体装置のドレイン電極とソース電極に接続した集積回路であって、該第２の半導体装置は、前記第１の半導体装置の前記第１の第１導電型高濃度領域の下部を前記第１導電型ウエル領域のままとする他は前記第１の半導体装置と同じ構造とし、且つ前記第１導電型高濃度領域の前記チャネルの幅方向の長さを、前記第１の半導体装置の前記第１導電型高濃度領域の前記チャネルの幅方向の長さより短くした、ことを特徴とする。

本発明によれば、第１の第１導電型高濃度領域の下部の第１導電型ウエル領域を、第１の第１導電型高濃度領域と第１導電型高濃度埋め込み領域とを接続する第１導電型高濃度埋め込みコンタクト領域に置き換えるとともに、第２の第１導電型高濃度領域の一部を第２導電型高濃度領域にて置き換え、且つ第２導電型高濃度領域がソース電極に接続されるようにし、第２の第１導電型高濃度領域と第２導電型高濃度領域が、チャネルの幅方向に並ぶようにしたので、ドレイン電極とソース電極の間に静電放電による高電圧が印加したとき、寄生トランジスタの他に縦型トランジスタも活性化されるため、寄生トランジスタを流れる電流が抑制され、ドレイン端での局所的な電流集中が防止され、静電放電に対する耐性が向上する利点がある。

（ａ）は本発明の実施例の半導体装置の平面図、（ｂ）は断面図である。（ａ）は高耐圧デバイスの平面図、（ｂ）は断面図である。高耐圧デバイスに保護素子としての半導体装置を並列接続した集積回路の回路図である。第２のＮ型高濃度領域のチャネル幅方向の長さＢ１，Ｂ２の変化に対するＮＰＮトランジスタのターンオン電圧の特性図である。ＬＤＭＯＳのＮＰＮトランジスタのターンオン特性図である。

本実施例では、請求項の第１導電型をＮ型とし、第２導電型をＰ型として説明するが、第１導電型をＰ型とし、第２導電型をＮ型とした構成にも適用できる。また、以下で説明する「濃度」は不純物の濃度を意味する。本実施例の半導体装置を端的に説明すると、素子分離領域の幅、つまり、Ｎ型ウエル領域の幅を、エピタキシャル成長によるＮ型低濃度領域の深さよりも長く設定し、第２のＮ型高濃度領域（エミッタ）とＰ型低濃度領域（ベース）とＮ型高濃度埋め込み領域（コレクタ）とで縦型ＮＰＮトランジスタＱ１が形成されるようにし、Ｎ型高濃度埋め込み領域はＮ型高濃度コンタクト領域を経由して第１のＮ型高濃度領域に接続されるようにする。さらに、ソース電極に接続される第２のＮ型高濃度領域とＰ型高濃度領域を交互に隣接してチャネル幅方向に複数配置し、アバランシェ降伏で発生したホール電流がＰ型高濃度領域に流れる際、第２のＮ型高濃度領域の下のＰ型低濃度領域を通過するようにする。これにより、前記した縦型ＮＰＮトランジスタＱ１内部ベース抵抗を高くすることができ、少しの電流でターンオンさせ、ＮＰＮトランジスタのターンオン電圧を低くする。また、第２のＮ型高濃度領域のチャネル幅方向の長さを変えることで内部ベース抵抗を調整することができ、ＮＰＮトランジスタのターンオン電圧を調整できる。

以下、本発明の実施例の半導体装置について説明する。本発明の半導体装置１００は、単体で通常のトランジスタとして使用する際に静電放電に強い耐性を示すが、これを保護素子として使用するときは、図３に示すように、保護すべき高耐圧デバイス２００にドレインとソースが共通接続される。このとき、半導体装置１００のソース電極はゲート電極と共通接続される。図３の集積回路において、静電放電が起こると、高耐圧デバイス２００のドレイン・ソース間に高電圧がかかるが、本実施例では、この高電圧による電流を半導体装置１００のドレイン・ソース間に流すことにより、高耐圧デバイス２００を保護する。図１にＬＤＭＯＳ構造の半導体装置１００の断面図を、図２に同様のＬＤＭＯＳ構造の高耐圧デバイス２００の断面図を示す。

図１において、（ａ）は半導体装置１００の平面図、（ｂ）は（ａ）のｂ-ｂ断面図である。半導体装置１００は、シリコンのＰ型半導体基板１０１と、コレクタとして機能するＮ型高濃度埋め込み領域１０２と、エピタキシャル成長されたＮ型低濃度領域１０３と、そのＮ型低濃度領域１０３に横方向拡散で形成されたＮ型ウエル領域１０４と、そのＮ型ウエル領域１０４に横方向拡散で形成されたＮ型高濃度埋め込みコンタクト領域１０５と、チャネルを形成するボディ（ベース）としてのＰ型低濃度領域１０６と、Ｎ型高濃度埋め込みコンタクト領域１０５の上面に配置されたドレイン領域としての第１のＮ型高濃度領域１０７と、Ｐ型低濃度領域１０６の上面に配置されたソース領域としての第２のＮ型高濃度領域１０８と、その第２のＮ型高濃度領域１０８と同じレベルに、つまりＰ型低濃度領域１０６の上面に、そのＮ型高濃度領域１０８と交互にチャネル幅方向（図１（ａ）の上下方向）に配置され、Ｐ型低濃度領域１０６に連続するＰ型高濃度領域１０９と、第１のＮ型高濃度領域１０７から第２のＮ型高濃度領域１０８の方向に伸びＰ型高濃度領域１０６の上面（図１の右端）のゲート絶縁膜と連続する素子分離領域１１０と、ポリシリコンのゲート電極１１１と、層間絶縁膜１１２と、第１のＮ型高濃度領域１０７に接続されるドレイン電極１１３Ｄと、第２のＮ型高濃度領域１０８に接続されるソース電極１１３Ｓと、全体を覆う保護膜１１４とで構成される。Ｒ１は第２のＮ型高濃度領域１０８の内部ベース抵抗である。ＭＯＳ構造のチャネルは、Ｐ型低濃度領域１０６におけるゲート電極１１１の直下の位置に形成される。

さらに、ＭＯＳ構造のデバイスの一部に、Ｐ型低濃度領域１０６をベースとし、第２のＮ型高濃度領域１０８をエミッタとし、Ｎ型高濃度埋め込み領域１０２をコレクタとする縦型ＮＰＮトランジスタＱ１と、Ｐ型低濃度領域１０６をベースとし、第２のＮ型高濃度領域１０８をエミッタとし、Ｎ型高濃度埋め込みコンタクト領域１０５をコレクタとする寄生ＮＰＮトランジスタＱ２が形成されている。

Ｐ型半導体基板１０１はボロン等のＰ型不純物を導入して形成されたＰ型（正孔）伝導の領域であり、基板濃度は５．０×１０^１４／ｃｍ^−３程度である。Ｎ型高濃度埋め込み領域１０２はリン等のＮ型不純物を導入して形成されたＮ型（電子）伝導の領域であり、濃度は１．０×１０^１６／ｃｍ^−３〜７．０×１０^１８／ｃｍ^−３程度である。Ｎ型低濃度領域１０３はエピタキシャル成長で堆積されたＮ型（電子）伝導の領域であり、濃度は３．０×１０^１５／ｃｍ^−３程度である。Ｎ型ウエル領域１０４はリン等のＮ型不純物を導入して形成されたＮ型（電子）伝導の領域であり、濃度は５．０×１０^１５／ｃｍ^−３〜６．０×１０^１６／ｃｍ^−３程度である。Ｎ型高濃度埋め込みコンタクト領域１０５はリン等のＮ型不純物を導入して形成されたＮ型（電子）伝導の領域であり、濃度は１．０×１０^１８／ｃｍ^−３〜１．５×１０^１９／ｃｍ^−３程度である。第１および第２のＮ型高濃度領域１０７，１０８はリン等のＮ型不純物を導入して形成されたＮ型（電子）伝導の領域であり、濃度は５．０×１０^１８／ｃｍ^−３〜５．０×１０^１９／ｃｍ^−３程度である。Ｐ型低濃度領域１０６はボロン等のＰ型不純物を導入して形成されたＰ型（正孔）伝導の領域であり、濃度は５．０×１０^１６／ｃｍ^−３〜２．０×１０^１７／ｃｍ^−３程度である。Ｐ型高濃度領域１０９はボロン等のＰ型不純物を導入して形成されたＰ型（正孔）伝導の領域であり、濃度は５．０×１０^１８／ｃｍ^−３〜５．０×１０^１９／ｃｍ^−３程度である。Ｎ型高濃度領域１０７とＮ型高濃度埋め込み領域１０２は、Ｎ型高濃度埋め込みコンタクト領域１０５を介して電気的に導通している。

次に、図１の半導体装置１００の動作を説明する。静電放電が起こると、ドレイン・ソース間に高電圧がかかる。このとき、ドレイン端、つまりドレインの素子分離領域１１０のゲート側（Ｘ点）でアバランジェ降伏が生じる。アバランシェ降伏で発生したホールは、Ｐ型低濃度領域１０６を通ってＰ型高濃度領域１０９に流れ込む。これにより、縦型ＮＰＮトランジスタＱ１がオンし、ドレイン電極１１３Ｄから、Ｎ型高濃度領域１０７と、Ｎ型高濃度埋め込みコンタクト領域１０５と、Ｎ型高濃度埋め込み領域１０２を経由し、縦型ＮＰＮトランジスタＱ１を経由して、静電放電電流がソース電極１１３Ｓに向けて流れる。また、寄生ＮＰＮトランジスタＱ２もオンし、Ｎ型高濃度領域１０７と、Ｎ型ウエル領域１０４と、Ｎ型高濃度埋め込み領域１０２を経由し、寄生ＮＰＮトランジスタＱ２を経由して、静電放電電流がソース電極１１３Ｓに向けて流れる。

この結果、縦型ＮＰＮトランジスタＱ１がオンすることにより、放電電流のバイパス経路が形成され、寄生ＮＰＮトランジスタＱ２のみがオンするときよりも、Ｎ型高濃度領域１０７での局所的な電流集中が防止され、半導体装置１００自体の静電放電に対する耐性が向上する。

図２において、（ａ）は高耐圧デバイス２００の平面図、（ｂ）は（ａ）のｂ-ｂ断面図である。高耐圧デバイス２００は、シリコンのＰ型半導体基板２０１と、コレクタとして機能するＮ型高濃度埋め込み領域２０２と、エピタキシャル成長されたＮ型低濃度領域２０３と、そのＮ型低濃度領域２０３に横方向拡散で形成されたＮ型ウエル領域２０４と、チャネルを形成するボディ（ベース）としてのＰ型低濃度領域２０６と、Ｎ型ウエル領域２０４の上に配置されたドレイン領域としての第１のＮ型高濃度領域２０７と、Ｐ型低濃度領域２０６の上面に配置されたソース領域としての第２のＮ型高濃度領域２０８と、その第２のＮ型高濃度領域２０８と同じレベルに、つまりＰ型低濃度領域２０６の上面にそのＮ型高濃度領域２０８と交互にチャネル幅方向（図２（ａ）の上下方向）に配置され、Ｐ型低濃度領域２０６に連続するＰ型高濃度領域２０９と、第１のＮ型高濃度領域２０７から第２のＮ型高濃度領域２０８の方向に伸びＰ型高濃度領域２０６の上面（図２の右端）のゲート絶縁膜と連続する素子分離領域２１０と、ポリシリコンのゲート電極２１１と、層間絶縁膜２１２と、第１のＮ型高濃度領域２０７に接続されるドレイン電極２１３Ｄと、第２のＮ型高濃度領域２０８に接続されるソース電極２１３Ｓと、全体を覆う保護膜２１４とで構成される。Ｒ２は第２のＮ型高濃度領域２０８の内部ベース抵抗である。ＭＯＳ構造のチャネルは、Ｐ型低濃度領域２０６におけるゲート電極２１１の直下の位置に形成される。ここでは、ＭＯＳ構造の中に、Ｐ型低濃度領域２０６をベースとし、第２のＮ型高濃度領域２０８をエミッタとし、第２のＮ型高濃度領域２０７をコレクタとする寄生ＮＰＮトランジスタＱ３が形成されている。

Ｐ型半導体塞板２０１はボロン等のＰ型不純物を導入して形成されたＰ型（正孔）伝導の領域であり、基板濃度は５．０×１０^１４／ｃｍ^−３程度である。Ｎ型高濃度埋め込み領域２０２はリン等のＮ型不純物を導入して形成されたＮ型（電子）伝導の領域であり、濃度は１．０×１０^１６／ｃｍ^−３〜７．０×１０^１８／ｃｍ^−３程度である。Ｎ型低濃度領域２０３はシリコンのエピタキシャル成長で堆積されたＮ型（電子）伝導の領域であり、濃度は３．０×１０^１５／ｃｍ^−３程度である。Ｎ型ウェル領域２０４はリン等のＮ型不純物を導入して形成されたＮ型（電子）伝導の領域であり、渡度は５．０×１０^１５／ｃｍ^−３３〜６・０×１０^１６／ｃｍ^−３程度である。Ｐ型低濃度領域２０６はボロン等のＰ型不純物を導入して形成されたＰ型（正孔）伝導の領域であり、濃度は５．０×１０^１６／ｃｍ^−３〜２．０×１０^１７／ｃｍ^−３程度である。第１および第２のＮ型高濃度領域２０７，２０８はリン等のＮ型不純物を導入して形成されたＮ型（電子）伝導の領域であり、濃度は５．０×１０^１８／ｃｍ^−３〜５．０×１０^１９／ｃｍ^−３程度である。Ｐ型高濃度領域２０９はボロン等のＰ型不純物を導入して形成されたＰ型（正孔）伝導の領域であり、濃度は５．０×１０^１８／ｃｍ^−３〜５．０×１０^１９／ｃｍ^−３程度である。

寄生ＮＰＮトランジスタＱ３は、Ｐ型低濃度領域２０６をベースとし、第２のＮ型高濃度領域２０８をエミッタとし、第１のＮ型高濃度領域２０７をコレクタとするＮＰＮトランジスタである。この寄生トＮＰＮランジスタＱ３は静電放電が起こったときにオンする。

より詳細には、高耐圧デバイス２００に静電放電が起こると、ドレイン端、つまりドレインの素子分離領域２１０のゲート側（Ｙ点）に強い電界がかかり、アバランシェ降伏が起こって、電子とホールが発生する。アバランシェ降伏で発生したホールは、Ｐ型低濃度領域２０６を通ってＰ型高濃度領域２０９に流れ込む。これにより、寄生ＮＰＮトランジスタＱ３がオンし、ドレイン側の第１のＮ型高濃度領域２０７に局所的な電流集中が起こり、その高耐圧デバイス２００が破壊される。

そこで、本実施例では、高耐圧デバイス２００に並列接続される保護素子としての半導体装置１００のＮＰＮトランジスタＱ１，Ｑ２のターンオン電圧Ｖｔを、高耐圧デバイス２００のＮＰＮトランジスタＱ３のそれよりも低下させることにより、静電放電時に、確実に先に半導体装置１００のＮＰＮトランジスタＱ１，Ｑ２が動作するようにする。図１および図２から分かるように、ドレイン側の素子分離領域１１０，２１０はチャネル長の方向（図１，２の（ｂ）の横方向）の長さが異なるものの、半導体装置１００のドレイン側構造は、高耐圧デバイス２００のドレイン側構造と同じである。

よって、半導体装置１００の第２のＮ型高濃度領域１０８のチャネル幅方向の長さＢ１を高耐圧デバイス２００の第２のＮ型高濃度領域２０８のチャネル幅方向の長さＢ２よりも長くすれば、静電放電時に、半導体装置１００のＮＰＮトランジスタＱ１，Ｑ２を高耐圧デバイス２００のＮＰＮトランジスタＱ３よりも先にターンオンさせることができる。その理由は以下のとおりである。

図４は、第２のＮ型高濃度領域１０８，２０８のチャネル幅方向の長さＢ１，Ｂ２とＮＰＮトランジスタのターンオン電圧Ｖｔとの関係を示すグラフである。図５はＮＰＮトランジスタのターンオン特性図である。本実施例の半導体装置１００と高耐圧デバイス２００は、Ｐ型高濃度領域１０９，２０９のチャネル幅方向の長さＡ１，Ａ２を、第２のＮ型高濃度領域１０８，２０８のチャネル幅方向の長さＢ１，Ｂよりも短く設定して、Ｐ型高濃度領域１０９，２０９の占有面積を少なくし、所定の幅で第２のＮ型高濃度領域１０８，２０８と交互に配置することで、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３の内部ベース抵抗Ｒ１，Ｒ２の値を高くする。ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３のターンオン電圧Ｖｔは、内部ベース抵抗Ｒ１，Ｒ２の値が高いほど低くなる。

従って、半導体装置１００の第１のＮ型高濃度領域１０７のチャネル幅方向の長さＢ１を、高耐圧デバイス２００の第１のＮ型高濃度領域の２０７チャネル幅方向の長さＢ２よりも長くする（Ｂ１＞Ｂ２）ことで、半導体装置１００のＮＰＮトランジスタＱ１，Ｑ２のターンオン電圧Ｖｔを、高耐圧デバイス２００のＮＰＮトランジスタＱ３のターンオン電圧Ｖｔよりも低くでき、静電放電時に、半導体装置１００のＮＰＮトランジスタＱ１，Ｑ２を高耐圧デバイス２００のＮＰＮトランジスタＱ３よりも先にターンオン動作させ、高耐圧デバイス２００の破壊を防止できる。このとき、半導体装置１００においても、縦型のＮＰＮトランジスタＱ１も導通するので、ＮＰＮトランジスタＱ２のみが導通する場合に比べて、ＮＰＮトランジスタＱ２を通過する電流は少なくなり、ドレイン側の第１のＮ型高濃度領域１０７に局所的な電流集中が起こることはない。

なお、以上説明した実施例において、Ｐ型半導体基板１０１，２０１は、Ｐ型あるいはＮ型半導体基板の上面に絶縁膜を形成したＳＯＩ（Silicon On Insulator）構造の基板に置き換えることができる。

Claims

第１導電型高濃度埋め込み領域の上面に各々が接するように、第１導電型低濃度領域と第１導電型ウエル領域を互いに隣接して配置し、前記第１導電型低濃度領域の上面に第２導電型低濃度領域を配置し、ドレイン電極が接続される第１の第１導電型高濃度領域を前記第１導電型ウエル領域の上面に配置し、ソース電極が接続される第２の第１導電型高濃度領域を前記該第２導電型低濃度領域の上面に配置し、前記第１の第１導電型高濃度領域から少なくとも前記第２導電型低濃度領域の上面に向けて絶縁材による素子分離領域を配置し、前記第２導電型低濃度領域の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極を配置し、前記第２導電型低濃度領域のうちの前記ゲート電極の下部にチャネルが形成されるようにしたＭＯＳ構造の半導体装置において、
前記第１の第１導電型高濃度領域の下部の前記第１導電型ウエル領域を、前記第１の第１導電型高濃度領域と前記第１導電型高濃度埋め込み領域とを接続する第１導電型高濃度埋め込みコンタクト領域に置き換えるとともに、前記第２の第１導電型高濃度領域の一部を第２導電型高濃度領域にて置き換え、且つ該第２導電型高濃度領域が前記ソース電極に接続されるようにし、
前記第２の第１導電型高濃度領域と前記第２導電型高濃度領域が、前記チャネルの幅方向に並ぶようにした、
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第２の第１導電型高濃度領域と前記第２導電型高濃度領域が、交互に隣接して複数前記チャネルの幅方向に並んでいることを特徴とする半導体装置。
請求項１又は２に記載の半導体装置において、
前記第２の第１導電型高濃度領域の前記チャネルの幅方向の長さが、前記第２導電型高濃度領域の前記チャネルの幅方向の長さよりも長いことを特徴とする半導体装置。
請求項１乃至３のいずれか１つに記載の半導体装置において、
前記第１導電型ウエル領域の前記チャネルの長さ方向の距離を、前記第１導電型低濃度領域の深さよりも大きくしたことを特徴とする半導体装置。
請求項１乃至３のいずれか１つに記載の半導体装置を、前記ソース電極を前記ゲート電極と接続した第１の半導体装置とし、前記ドレイン電極と前記ソース電極を、保護対象としての第２の半導体装置のドレイン電極とソース電極に接続した集積回路であって、
該第２の半導体装置は、前記第１の半導体装置の前記第１の第１導電型高濃度領域の下部を前記第１導電型ウエル領域のままとする他は前記第１の半導体装置と同じ構造とし、且つ前記第１導電型高濃度領域の前記チャネルの幅方向の長さを、前記第１の半導体装置の前記第１導電型高濃度領域の前記チャネルの幅方向の長さより短くした、
ことを特徴とする集積回路。