JP2008172112A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の微細化の進展に拘わらず、ESD耐量を高く保つことができる半導体装置を提供する。
【解決手段】領域BのESD保護素子は、p型ベース層14の表面にp+型コンタクト領域16E及びn+型ソース領域17Eを備えている。n+型ソース領域17Eの直下には、領域Aのn+型ソース領域17と異なり、p+型拡散層15は形成されておらず、n+型ソース領域17Eのシート抵抗R1は、n+型ソース領域17のシート抵抗R2よりも大きい(R1>R2)。また、領域Bのp型ベース層14から離間した領域には、n+型ドレイン領域18Eと、このドレイン領域18Eからp型ベース層14の方向に向かって伸びるn−型拡張領域19Eとが形成されている。n−型拡張領域19Eの横方向の長さL1は、n−型拡張領域19の横方向の長さL2より小さくされている(L1<L2)。
【選択図】図2

Description

本発明は、半導体装置に関し、特に静電放電(ESD:Electro Static Discharge)耐量を向上した半導体装置に関する。
一般に、パワーICは低電圧デバイス及び高耐圧デバイスの両方で構成され、様々な電気製品で広く用いられている。パワーICは、それに用いる電気製品の組立て工程時や使用時に静電放電に晒されるために、静電放電(ESD)に晒されても破壊されないことが求められる。
例えばnチャネル型の横型DMOSトランジスタ(LDMOSトランジスタ;Lateral Double Diffusion MOS transistor)においては、ESDは次のような原理により、素子破壊を生じさせ得る。すなわち、ESDによりLDMOSトランジスタのn型ドレイン層に高い電圧が印加されると、n型ドレイン層の端部でインパクトイオン化による電子とホールが発生する。このn型ドレイン層の端部で発生した電子はn型ドレイン層に流れ込み、ホールはn型ソース層が形成されるp型ベース層に流れ込む。このため、n型ドレイン層、p型ベース層、n型ソース層による寄生バイポーラトランジスタがオン状態となる。この寄生バイポーラトランジスタがオン状態になることにより、寄生バイポーラトランジスタがオンした場所に電流が集中し、n型ドレイン層の端部において熱的な暴走が生じ、LDMOSトランジスタは破壊に至る。
このようなLDMOSトランジスタにおいてESD耐量を向上させるため、例えばnチャネル型LDMOSトランジスタのn型ドレイン層に隣接してp+型のアノード層を形成するLDMOSトランジスタが、特許文献1、2により提案されている。このp+型アノード層は、その長さ等が適切に設定されることにより、定格電圧ではLDMOSトランジスタの動作に何ら寄与しない。しかし、ESD時にはこのp+型アノード層はホールを注入し、このホールはp型ベース層に流れ、n型ソース層からn型ドレイン層には電子が流れる。これにより、n型ソース層、p型ベース層、その下のn型エピタキシャル層及びp+型アノード層により構成される寄生サイリスタが動作する。これにより、ESD時にドレイン層の端部における電界を緩和することができ、ESD耐量が向上する。
ところで、パワーICの微細化の要請に従い、上記のアノード層も微細化した場合、その下部のn型エピタキシャル層の長さが短くなり、寄生サイリスタの一部を構成するシート抵抗が低下する。シート抵抗の低下は、ESD時に寄生サイリスタのターンオンのタイミングが遅れることを意味し、ESD耐量を低下させる。このように、上記従来技術の構成では、パワーICの微細化の要請と、ESD耐量の向上とを同時に達成することが困難となってきている。
米国特許第6144070号公報 特開2001−320047号公報
本発明は、半導体装置の微細化の進展に拘わらず、ESD耐量を高く保つことができる半導体装置を提供することを目的とする。
本発明の一の態様に係る半導体装置は、第1導電型の第1拡散層と第1導電型の第2拡散層との間の第2導電型のチャネル上にゲート絶縁膜を介して第1ゲート電極を形成された絶縁ゲート型半導体素子と、第1導電型の第3拡散層と第1導電型の第4拡散層との間の第2導電型のチャネル上にゲート絶縁膜を介して第2ゲート電極を形成され前記絶縁ゲート型半導体素子と並列に接続されて前記絶縁ゲート型半導体素子を静電放電から保護する静電放電保護素子とを備えた半導体装置において、前記第1拡散層及び前記第3拡散層は、第1の不純物濃度を有する低抵抗領域と、前記第1の不純物濃度より小さい第2の不純物濃度を有し前記チャネルと前記低抵抗領域の間に配置される拡張領域とを備え、前記第2拡散層及び前記第4拡散層は、第2導電型の半導体層上にそれぞれ形成され、前記第2拡散層の直下における前記第2導電型の半導体層のシート抵抗は、前記第4拡散層の直下における前記第2導電型の半導体層のシート抵抗よりも低くされ、静電放電保護素子のスナップバック電圧が、前記絶縁ゲート型半導体素子のアバランシェ降伏電圧よりも小さいことを特徴とする。
この発明によれば、半導体装置の微細化の進展に拘わらず、ESD耐量を高く保つことができる半導体装置を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の説明では、第1導電型をn型、第2導電型をp型として説明するが、逆に第1導電型をp型、第2導電型をn型としてもかまわない。また、以下において、「n+型」は「n型」よりも不純物濃度が高く、「n型」は「n−型」よりも不純物濃度が高いことを意味する。p型についても同様であり、「p+型」は「p型」よりも不純物濃度が高く、「p型」は「p−型」よりも不純物濃度が高いことを意味する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る半導体装置の平面図であり、図2(a)及び図2(b)は、それぞれ図1におけるX1−X2、及びX3−X4断面図である。
図1に示すように、この半導体装置は、領域Aと領域Bとを備えている。領域Aには、ソース電極31とドレイン電極32との間に、保護対象(被保護素子)としてのLDMOSトランジスタが形成され、ゲート電極33により導通制御が可能なように構成されている。
一方領域Bには、この被保護素子であるLDMOSトランジスタを静電破壊から保護するためのESD保護素子が同様にソース電極31とドレイン電極32との間に形成される。ここでのESD保護素子は、後述するように、ゲートがソースと共に接地電位に接続されたLDMOSトランジスタである。
領域Aに形成されるLDMOSトランジスタと、領域Bに形成されるESD保護素子とは、ソース電極31、ドレイン電極32を共有している。従って、LDMOSトランジスタの素子長とESD保護素子の素子長とは略等しい。そして、このソース電極31、ドレイン電極32の間に、被保護素子としてのLDMOSトランジスタとESD保護素子とが並列接続されている。なお、領域Aと領域Bの配列や面積割合は、図1に示したものに限られず、被保護素子であるLDMOSトランジスタとESD保護素子とが並列接続される限り、仕様に応じて様々に変更が可能である。
図2(a)(b)に示すように、この半導体装置は、p型半導体基板11上に、n+型埋め込み層12、p型エピタキシャル層13を順に堆積して構成されている。また、領域A、領域Bともに、p型ベース層14がp型エピタキシャル層13に形成されている。
領域Aでは、図2(a)に示すように、さらにこのp型ベース層14に、p+型拡散層15が形成されている。このp+型拡散層15は、p型ベース層14よりも高い不純物濃度を有している。そして、領域Aでは、このp+型拡散層15の上にp+型コンタクト領域16と、n+型ソース領域17とが形成されている。このp+型コンタクト領域16とn+型ソース領域17とは、前述のソース電極31に接続される。
また、このp型ベース層14と離間した位置には、n+型ドレイン領域18と、このドレイン領域18からp型ベース層14の方向に向かって伸びるn−型拡張領域19とが形成されている。このn+型ドレイン領域18とn−型拡張領域19とによりLDMOSトランジスタのドレイン領域が形成されている。n+型ドレイン領域18は、前述のドレイン電極32に接続されている。
そして、このn−型拡張領域19とn+型ソース領域17との間のp型エピタキシャル層13の表面上に、ゲート絶縁膜20を介してゲート電極33が形成されている。なお、ゲート絶縁膜20の直下のチャネル領域には、閾値電圧の調整のためにp型拡散層21が形成されている。
一方、図2(b)に示すように、領域Bにも、p型ベース層14の表面にp+型コンタクト領域16E及びn+型ソース領域17Eが形成されている。これらは、前述のp+型コンタクト領域16及びn+型ソース領域17と同様にソース電極31に接続され、p+型コンタクト領域16及びn+型ソース領域17と同電位を与えられている。ただし、n+型ソース領域17Eの直下には、領域Aと異なり、p+型拡散層15は形成されていない。従って、p型ベース層14のシート抵抗R1は、p+型拡散層15のシート抵抗R2よりも大きい(R1>R2)。このようにされているのは、領域BのESD保護素子のスナップバック電圧Vt1が、被保護素子である領域AのLDMOSトランジスタの耐圧Vdsよりも小さくなるようにするためである。
また、領域Bのp型ベース層14から離間した領域には、n+型ドレイン領域18Eと、このドレイン領域18Eからp型ベース層14の方向に向かって伸びるn−型拡張領域19Eとが形成されている。このn+型ドレイン領域18Eは、領域Aのn+型ドレイン領域18と同様にドレイン電極32に接続され、ドレイン領域18と同電位に保持される。
また、このn−型拡張領域19Eとn+型ソース領域17Eとの間のp型エピタキシャル層13及びp型ベース層14の表面上に、ゲート絶縁膜20Eを介してゲート電極33Eが形成されている。このゲート電極33Eは、ソース電極31と共に接地電位に接続される。また、n−型拡張領域19Eの横方向の長さ(LDMOSトランジスタのチャネル長方向の長さ)L1は、n−型拡張領域19の横方向の長さL2より小さくされている(L1<L2)。
本実施の形態では、上述の構成により、R1>R2、L1<L2とされ、これにより、図3に示すように領域BのESD保護素子のスナップバック電圧Vt1が、被保護素子である領域AのLDMOSトランジスタのアバランシェ降伏電圧Vdsよりも小さくなるようにし、領域AのLDMOSトランジスタをESD保護素子に比べスナップバックし難いようにしている。
また、ESD保護素子のスナップバック電流It1が、領域AのLDMOSトランジスタのスナップバック電流It2よりも小さくなるようにし、LDMOSトランジスタがスナップバックすることを防止している。
[第2の実施の形態]
次に、本発明の第2の実施の形態を、図4を参照して説明する。平面図は、第1の実施の形態と同様(図1)であるので説明を省略する。図4は、この実施の形態の領域BのX3−X4断面図を示す。領域AのX1−X2断面図は第1の実施の形態と同様(図2(a))であるので、説明は省略する。
この実施の形態では、領域BのESD保護素子においても、ゲート電極20E直下に、閾値電圧を調整するため、p型拡散層21Eが形成されている点で、第1の実施の形態と異なっている。それ以外の点は、R1>R2、L1<L2の関係が成立する点も含め、第1の実施の形態と同様である。
[第3の実施の形態]
次に、本発明の第3の実施の形態を、図5(a)(b)を参照して説明する。図5(a)(b)は、この実施の形態の領域AのX1−X2断面図、及び領域BのX3−X4断面図を示している。平面図は第1の実施の形態(図1)と同様である。
この実施の形態は、p型ベース層14が設けられていない点で、第1の実施の形態と異なっている。領域Aのn+型ソース領域17は、p型エピタキシャル層13に形成されたp+型拡散層15の上に形成される。そして、領域Bのn+型ソース領域17Eは、p型エピタキシャル層13上に直接形成される。
n+型ソース領域17、17Eのそれぞれのシート抵抗R1及びR2は、p型エピタキシャル層13及びp+型拡散層15の不純物濃度により決定されるが、R1>R2の関係が得られるように調整することは、第1の実施の形態と同様である。また。n−型拡張領域19、19Eについても、第1の実施の形態と同様に、横方向の長さL1、L2がL1<L2の関係となるように形成される。
[第4の実施の形態]
次に、本発明の第4の実施の形態を、図6(a)(b)を参照して説明する。図6(a)(b)は、この実施の形態の領域AのX1−X2断面図、及び領域BのX3−X4断面図を示している。平面図は第1の実施の形態(図1)と同様である。
この実施の形態では、n−型拡張領域19、19Eの横方向の長さL1、L2(L1<L2)だけでなく、n+型ソース領域17、17Eの横方向の長さL3、L4について、L3>L4の関係となるようにされている点で、第1の実施の形態と異なっている。このように、n+型ソース領域17、17Eの横方向の長さL3、L4を異ならせることにより、シート抵抗R1、R2を変化させることが可能である。なお、図6ではp+型拡散層15を第1の実施の形態と同様に形成しているが、L3>L4とすることにより十分にシート抵抗R1、R2の差を大きくすることができるのであれば、p+型拡散層15は省略してもよい。
[第5の実施の形態]
次に、本発明の第5の実施の形態を、図7(a)(b)を参照して説明する。図7(a)(b)は、この実施の形態の領域AのX1−X2断面図、及び領域BのX3−X4断面図を示している。平面図は第1の実施の形態(図1)と同様である。
この実施の形態では、領域A、領域Bはp型ベース層14を共有せず、領域Aには不純物濃度Daのp型ベース層14が形成され、領域Bには、Daより小なる不純物濃度Dbのp型ベース層14Eが形成されている点で、第1の実施の形態と異なっている。これ以外は、第1の実施の形態と同様である。
本実施の形態では、p型ベース層14、14Eの不純物濃度Da、Dbが異ならされていることにより、第1の実施の形態と同様に、シート抵抗R1、R2の関係をR1>R2とすることができ、第1の実施の形態と同様の効果を得ることができる。
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、被保護素子であるLDMOSトランジスタとESD保護素子とが1つの半導体基板上において拡散領域も共有する形式のものを説明したが、これに限らず、例えばLDMOSトランジスタとESD保護素子とが、1つの半導体基板上で素子分離領域で分離された領域C、Dに形成され、LDMOSトランジスタとESD保護素子とをメタル配線により接続したものにも、本発明を適用することが可能である。また、被保護素子は、LDMOSトランジスタに限らず、ESDからの保護が必要な絶縁ゲート型半導体素子に本発明は適用可能である。
本発明の第1の実施の形態に係る半導体装置の平面図である。 図1におけるX1−X2、及びX3−X4断面図である。 第1の実施の形態に係る半導体装置に含まれるLDMOSトランジスタ、及びESD保護素子の電圧―電流特性を示している。l 本発明の第2の実施の形態に係る半導体装置の断面図である。 本発明の第3の実施の形態に係る半導体装置の断面図である。 本発明の第4の実施の形態に係る半導体装置の断面図である。 本発明の第5の実施の形態に係る半導体装置の断面図である。
符号の説明
11・・・p型半導体基板、 12・・・n+型埋め込み層、 13・・・p型エピタキシャル層、 14、14E・・・p型ベース層、 15・・・p+型拡散層、 16、16E・・・p+型コンタクト領域、 17、17E・・・n+型ソース領域、 18、18E・・・n+型ドレイン領域、 19、19E・・・n−型拡張領域、 20、20E・・・ゲート絶縁膜、 21・・・p型拡散層、 31・・・ソース電極、 32・・・ドレイン電極、 33、33E・・・ゲート電極。

Claims (4)

  1. 第1導電型の第1拡散層と第1導電型の第2拡散層との間の第2導電型のチャネル上にゲート絶縁膜を介して第1ゲート電極を形成された絶縁ゲート型半導体素子と、
    第1導電型の第3拡散層と第1導電型の第4拡散層との間の第2導電型のチャネル上にゲート絶縁膜を介して第2ゲート電極を形成され前記絶縁ゲート型半導体素子と並列に接続されて前記絶縁ゲート型半導体素子を静電放電から保護する静電放電保護素子と
    を備えた半導体装置において、
    前記第1拡散層及び前記第3拡散層は、第1の不純物濃度を有する低抵抗領域と、前記第1の不純物濃度より小さい第2の不純物濃度を有し前記チャネルと前記低抵抗領域の間に配置される拡張領域とを備え、
    前記第2拡散層及び前記第4拡散層は、第2導電型の半導体層上にそれぞれ形成され、前記第2拡散層の直下における前記第2導電型の半導体層のシート抵抗は、前記第4拡散層の直下における前記第2導電型の半導体層のシート抵抗よりも低くされ、 静電放電保護素子のスナップバック電圧が、前記絶縁ゲート型半導体素子のアバランシェ降伏電圧よりも小さい
    ことを特徴とする半導体装置。
  2. 前記絶縁ゲート型半導体素子の素子長は、前記静電放電保護素子の素子長と等しく、
    前記第1拡散層の拡張領域のチャネル長方向の長さは、前記第3拡散層の拡張領域のチャネル長方向の長さよりも大きい
    ことを特徴とする請求項1記載の半導体装置。
  3. 前記第3拡散層の拡張領域のチャネル長方向の長さは、前記第4拡散層の拡張領域のチャネル長方向の長さよりも短くされていることを特徴とする請求項1記載の半導体装置。
  4. 前記第2ゲート電極と前記4拡散層とは電気的に短絡されていることを特徴とする請求項1記載の半導体装置。


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