WO2016017383A1 - Ｅｓｄ素子を有する半導体装置 - Google Patents

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智光 理崎
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Definitions

  • the present invention relates to a semiconductor device having an ESD element made of a transistor.
  • the ESD element is essential for reliability. This is an electrostatic discharge element that discharges static electricity so that the IC is not destroyed by static electricity.
  • the ESD element itself is not thermally destroyed by static electricity, and that the internal circuit can be protected by quickly extracting charges before static electricity enters the internal circuit.
  • the ESD element characteristics are required to suppress local heat generation and to have high driving ability.
  • NMOS transistors as shown in FIGS. 8A to 8C can be mentioned.
  • (A) is a plan view
  • (B) is a cross-sectional view taken along line A-A ′
  • (C) is an equivalent circuit.
  • the gate electrodes 1 to 6 and the N + source 11 of the NMOS transistor are connected to the Vss terminal having the lower power supply potential via the wiring 17, and the N + drain 12 is connected to the pad via the wiring 18.
  • the NMOS transistor is in the P-well 14.
  • the P well 14 has a P well potential fixing P + region 13 for fixing the potential, and is connected to a wiring 17 having a Vss potential through a contact 16.
  • N + or P + indicates that the impurity concentration is higher than the region represented by N or P by the symbol of + together with the conductivity type of the semiconductor, and that the metal wiring and the ohmic contact can be formed substantially. Represents. It is assumed that the N + drain has the same meaning even when written as a high concentration N-type drain.
  • the transistors farthest from the P well potential fixing P + region 13 are the transistors of the gate electrodes 3 and 4, and the closest transistors are the transistors of the gate electrodes 1 and 6.
  • the distance is the gate electrode 2 and 5 transistor.
  • a LOCOS oxide film 10 is provided between the transistors on both sides and the well potential fixing P + region 13, and a gate insulating film 15 is disposed under each gate electrode.
  • the transistors of the gate electrodes 1 and 6 are Rpw1
  • the transistors of the gate electrodes 2 and 5 are Rpw2
  • the transistors of the gate electrodes 3 and 4 are Rpw3
  • the P-well parasitic resistance is directly below each transistor.
  • P0 well 14 to Vss Since the parasitic resistance corresponds to the distance from each transistor to the P + region 13 for fixing the P well potential, the following relationship is established.
  • Rpw1 ⁇ Rpw2 ⁇ Rpw3 Therefore, it is the transistor of the gate electrodes 3 and 4 having the parasitic resistance of Rpw3 that is most likely to cause the parasitic bipolar operation, and its current-voltage characteristic is the IV characteristic 52 of FIG. Concentration occurs.
  • the transistors of the gate electrodes 2 and 5 and the transistors of the gate electrodes 1 and 6 exhibit IV characteristics 51 and 50, respectively.
  • FIG. 9A to 9C are conceptual diagrams of the present invention, in which FIG. 9A is a plan view, FIG. 9B is a cross-sectional view taken along line B-B ′, and FIG. 9C is an equivalent circuit.
  • FIG. 9A it is assumed that the pad electrode 18 is not in a floating state but is connected to the pad via an upper layer electrode.
  • FIGS. 9A to 9C show that the gate electrodes 1 to 6 are connected to the first P + region 23 for fixing the P well.
  • the electrode 20 connecting the second P + region 24 for fixing the P well and the gate electrode without connecting directly to the Vss electrode 17 that is formed, A parasitic resistance Rpw9 of the P well 14 is added between the gate electrodes 1 to 6 and Vss.
  • Rpw4 to 9 are parasitic resistances of the P well, and the following relationship is established.
  • the transistors of the gate electrode 1 and the gate electrode 6 when comparing the transistors of the gate electrode 1 and the gate electrode 6, the transistors of the gate electrode 1 and the gate Since the P-well potential of the channel portion of the transistor of the electrode 6 is more likely to rise in the gate electrode 1, the Vth of the transistor of the gate electrode 1 is lower than that of the gate electrode 6 due to the back gate effect, and the channel current at the same gate potential is The transistor of electrode 1 is larger. Further, the parasitic bipolar current is limited to the transistor of the gate electrode 1. In other words, the following relationship is obtained.
  • FIG. 9D schematically shows this current-voltage characteristic.
  • a curve 53 represents a current flowing through the transistor of the gate electrode 1
  • a curve 54 represents a current flowing through the transistor of the gate electrode 6.
  • Rpw9 since Rpw9 is large in the structure of FIG. 9, it easily enters the parasitic bipolar operation more than necessary, and the hold voltage Vhold in FIG. 9 (D) may be extremely lowered to be lower than the power supply voltage of the IC.
  • the pad electrode 18 is a power supply voltage pad and the relationship of power supply voltage> Vhold is established, if any noise exceeding the trigger voltage Vtrig is injected from the power supply voltage pad when the power supply voltage is supplied, the power supply voltage pad and the Vss pad Latch-up will occur between the two.
  • the P-well fixing first is shaped so as to surround the transistor so that the circuit inside the IC does not latch up due to noise injected from the PAD.
  • a P + region 23 is laid out.
  • the current-concentrated transistor in this case is the transistor of the gate electrode 1 as in FIG. 9, but among them, both ends and the center of the gate electrode 1 with respect to the gate width direction (the direction perpendicular to the direction connecting the N + source and N + drain). Then, since the distance to the P + guard ring 14 is farther in the center, the current concentrates in the channel near the center of the gate electrode 1 in the transistor of the gate electrode 1, and the ESD resistance is further reduced. Therefore, current concentration occurs in the single-finger type ESD element having only one transistor instead of the multi-finger type in which a plurality of transistors are arranged as shown in FIGS. 8 to 10, and the performance of the ESD element cannot be extracted. .
  • FIG. 9, which is the invention of Patent Document 1, has an effect of improving the ESD tolerance as compared with the conventional method of FIG. 8, but current tends to concentrate on the transistor of the gate electrode 1 and is used for the power supply voltage pad. If so, there is a high probability of inducing latch-up. Further, when the structure for increasing the latch-up strength is used, the current is more likely to be concentrated, and the capability of the ESD element cannot be fully extracted.
  • FIGS. (A) is a plan view
  • (B) is a cross-sectional view of C-C ′
  • (C) is an equivalent circuit. This is a technique in which a P-well fixing second P + region 24 is provided adjacent to the N + source 11 of the transistor and connected to the Vss electrode 17, up to the P-well fixing second P + region 24 for all transistors and all channels.
  • FIG. 11D shows the current-voltage characteristics of FIGS. 11A to 11C. In order to facilitate comparison, the characteristics are overlaid on the characteristics shown in FIG. As shown in FIGS.
  • a semiconductor device having an ESD element is A semiconductor substrate; A P-well having a higher impurity concentration than the semiconductor substrate provided on the surface of the semiconductor substrate; An N-type source and an N-type drain provided on the surface of the semiconductor substrate in the P-well and having an impurity concentration higher than that of the semiconductor substrate; A P-type region provided on the surface of the semiconductor substrate in contact with the N-type source and having a higher impurity concentration than the semiconductor substrate; A gate insulating film provided on the surface of the semiconductor substrate between the N-type source and the N-type drain; A gate electrode provided on the gate insulating film; Have The N-type drain is connected to a pad electrode; The N-type source is connected to the lower power supply potential; A semiconductor device having an ESD element, wherein the N-type source and the P-type region are not connected by an electrode.
  • the semiconductor device having the ESD element includes a plurality of the P-type regions, and the plurality of P-type regions are electrically made of a substance having a resistivity equal to or smaller than the plurality of the P-type regions.
  • a semiconductor device having a connected ESD element is used.
  • the semiconductor device having the ESD element is a semiconductor device having an ESD element in which the gate electrode is electrically connected to the N-type source. In another aspect, the semiconductor device having the ESD element is a semiconductor device having an ESD element in which the gate electrode is electrically connected to the P-type region.
  • the ESD element When the ESD element is operated, a uniform current flows in the channels of the plurality of transistors constituting the ESD element, and the ESD element can be sufficiently extracted while suppressing heat generation. As a result, the ESD element The area can be reduced. Furthermore, the withstand voltage can be easily adjusted depending on the structure.
  • Example 1 It is a figure of Example 1 of this invention, (A) is a top view, (B) is sectional drawing of line segment DD ', (C) is an equivalent circuit. It is a figure of Example 2 of this invention, (A) is a top view, (B) is sectional drawing of line segment EE ', (C) is an equivalent circuit. It is a figure of Example 3 of this invention, (A) is a top view, (B) is sectional drawing of line segment FF ', (C) is sectional drawing of line segment GG'.
  • Example 4 (A) is a top view, (B) is sectional drawing of line segment HH ', (C) is sectional drawing of line segment II'. It is a figure of Example 5 of this invention, (A) is a top view, (B) is sectional drawing of line segment JJ ', (C) is sectional drawing of line segment KK'. It is a figure of Example 6 of this invention, (A) is a top view, (B) is sectional drawing of line segment LL '. It is a figure of Example 7 of this invention, (A) is a top view, (B) is sectional drawing of line segment MM ', (C) is an equivalent circuit. FIG.
  • FIG. 2 is a diagram of a conventional ESD element, where (A) is a plan view, (B) is a cross-sectional view of a line segment A-A ′, (C) is an equivalent circuit, and (D) is a current-voltage characteristic.
  • FIG. 3 is a diagram of a conventional ESD element disclosed in Patent Document 1, wherein (A) is a plan view, (B) is a cross-sectional view of a line segment BB ′, (C) is an equivalent circuit, and (D) is a current-voltage characteristic. . It is a top view when arrange
  • FIGS. 2A and 2B are diagrams of a conventional ESD element for making currents flowing through all transistors and all channels uniform
  • (A) is a plan view
  • (B) is a cross-sectional view taken along line CC ′
  • (C) Is an equivalent circuit
  • (D) is a current-voltage characteristic.
  • (A) is a top view
  • (B) is sectional drawing of line segment NN '
  • (C) is sectional drawing of line segment OO'.
  • FIG. 9 of this invention (A) is a top view, (B) is sectional drawing of line segment PP ', (C) is sectional drawing of line segment QQ'.
  • FIG. 1A and 1B are diagrams showing Example 1 of an ESD element of the present invention, in which FIG. 1A is a plan view and FIG. 1B is a cross-sectional view of a line segment DD ′.
  • FIG. 1A it is assumed that the pad electrode (or the drain electrode connected to the pad electrode) 18 is not in a floating state but is connected to the pad via the upper layer electrode.
  • the NMOS transistor is in a P well 14 provided in the semiconductor substrate 9.
  • a P well fixing first P + region 23 for fixing a potential is provided on the surface of the P well 14 around the NMOS transistor, and is connected to a wiring 17 having a Vss potential through a contact 16.
  • the gate electrodes 1 to 6 of the NMOS transistor and the N + source 11 are connected to a Vss terminal having a lower power supply potential via a wiring 17, and the N + drain 12 is connected to a pad electrode via a wiring 18.
  • Each N + source 11 is provided with a P-well fixing second P + region 24 adjacently.
  • a LOCOS oxide film 10 is disposed between the P well fixing second P + region 24 and the P well fixing first P + region 23 located on the outermost side.
  • a gate insulating film 15 is disposed under each gate electrode.
  • the indication of N + or P + indicates that the impurity concentration is higher than the region represented by N or P by the symbol of + together with the conductivity type of the semiconductor, and that the metal wiring and the ohmic contact can be formed substantially. Represents. It is assumed that the N + drain has the same meaning even when written as a high concentration N-type drain.
  • FIG. 1 is similar in that the conventional ESD element shown in FIG. 10 and all P well fixing second P + regions 24 are connected by P well fixing second P + electrodes 21, but the P well fixing first P + region 24 is connected.
  • the feature of this embodiment is that the two P + electrodes 21 are not connected to the Vss electrode 17 having the lower power supply potential by a low resistance metal electrode.
  • FIG. 1C the parasitic resistances of all the transistors and the P well 14 immediately below the channel become the same Rpw11, and a uniform current flows in all the transistors and channels. Since this effect is the same as that of the prior art shown in FIG. 10, the problems shown in FIGS. 8 and 9 can be avoided.
  • the second P + electrode 21 for fixing the P well must be connected by a material having a resistivity lower than that of the second P + region 24 for fixing the P well, such as a metal. This is because if the P-well fixing second P + regions 24 are connected to each other with a high resistance, the potentials of the respective P-well fixing second P + regions 24 may be different and current concentration may occur. It is.
  • Rpw11 is determined by the distance from the first P + region 23 for fixing the P well to the transistors of the gate electrodes 1 and 6, the relationship of Rpw10 ⁇ Rpw11 is established, and the prior art of FIG. This makes it difficult to cause destruction due to heat generation.
  • FIG. 2A and 2B are diagrams showing Example 2 of the present invention, in which FIG. 2A is a plan view and FIG. 2B is a cross-sectional view of a line segment EE ′.
  • FIG. 2A it is assumed that the pad electrode (or the drain electrode connected to the pad electrode) 18 is not in a floating state but connected to the pad via the upper layer electrode.
  • FIG. 2 shows that the gate electrodes 1 to 6 are not connected to the Vss electrode 17 in the first embodiment of FIG. 1 but are connected to the P well fixing second P + region 24 by the electrode 20 connecting the P well fixing P + and the gate electrode. This is an example.
  • FIGS. 3A and 3B are diagrams showing Embodiment 3 of the present invention, in which FIG. 3A is a plan view, FIG. 3B is a sectional view of a line segment FF ′, and FIG. 3C is a sectional view of a line segment GG ′. It is.
  • the function of fixing the potential of the region immediately below the channel of the second P + region 24 for fixing the P well adjacent to the N + source 11 in FIGS. 1 and 2 is in contact with the region immediately below the N + source 11 and the N + drain 12.
  • the embedded P + region 22 which is a high-concentration P-type region embedded in. As shown in FIGS.
  • the second P + region 24 for fixing the P well adjacent to the N + source 11 in the first embodiment is embedded in the semiconductor substrate by the embedded P + region 22, the area can be reduced as compared with the first embodiment.
  • Vhold and Vtrig can be easily adjusted by adjusting the impurity concentration and depth of the buried P + region 22 immediately below the N + drain 12, so that the Vtrig of the ESD element does not fall below the breakdown voltage of the IC. Fine adjustment is facilitated.
  • wirings and contacts on the N + drain 12 are omitted.
  • FIG. 4A and 4B are diagrams showing Embodiment 4 of the present invention, in which FIG. 4A is a plan view, FIG. 4B is a cross-sectional view of a line segment HH ′, and FIG. 4C is a cross-sectional view of a line segment II ′.
  • FIG. 4A it is assumed that the pad electrode (or the drain electrode connected to the pad electrode) 18 is not in a floating state but connected to the pad via the upper layer electrode.
  • FIG. 4 shows that the gate electrodes 1 to 6 are not connected to the Vss electrode 17 in the third embodiment of FIG. 3 but connected to the P well fixing second P + region 24 by the electrode 20 connecting the P well fixing second P + and the gate electrode. This is an example.
  • the electrode 20 connecting the second P + for fixing the P well and the gate electrode must be connected by a material having a resistivity equal to or lower than that of the second P + region 24 for fixing the P well, such as a metal. This is because if the P well fixing second P + 24s are connected to each other with a high resistance, the potentials of the respective P well fixing second P + regions 24 may be different, and current concentration may occur. .
  • the same effect can be obtained when the buried P + region 22 directly under the N + source 11 and the N + drain 12 in the third and fourth embodiments is directly under the N + source 11 or the N + drain 12.
  • the voltages of Vhold and Vtrig cannot be adjusted using the impurity concentration and depth of the buried P + region 22.
  • FIGS. 5A and 5B are diagrams showing Embodiment 5 of the present invention, in which FIG. 5A is a plan view, FIG. 5B is a sectional view of a line segment JJ ′, and FIG. 5C is a sectional view of a line segment KK ′.
  • FIG. 5A which is a plan view, has almost the same structure as that of FIG. 8 of the prior art, but there is an embedded P + region 22 as can be seen from the cross-sectional views of FIGS. 5B and 5C.
  • the buried P + region 22 immediately below the N + source 11 and the N + drain 12 in the third embodiment in FIG. 3 and the fourth embodiment in FIG.
  • the buried P + region in contact with the N + source 11 and the N + drain 12 directly under the transistor. 22 is a feature of the fifth embodiment.
  • This structure can obtain the same effect as FIG. 3, but since the buried P + region 22 is not independent, it is necessary to connect the buried P + regions 22 in different regions as shown in the third and fourth embodiments. Therefore, the area can be further reduced as compared with FIG. In this embodiment, since the buried P + region 22 is not provided with an extraction port or the like, the buried P + region 22 is not connected to the Vss electrode 17 having the lower power supply potential by a low resistance metal electrode.
  • FIG. 6 is a view showing Example 6 of the present invention, where (A) is a plan view and (B) is a cross-sectional view of a line segment LL ′.
  • the pad electrode (or the drain electrode connected to the pad electrode) 18 is not in a floating state but connected to the pad via the upper layer electrode.
  • FIG. 6 shows a structure in which the second P + region 24 for fixing the P well lying on the upper side of FIG. 6A and the buried P + region 22 immediately below the P + region 22 are added in the fifth embodiment of FIG.
  • the gate electrodes 1 to 6 were injected from the pad electrode by connecting the P well fixing second P + and the P electrode fixing second P + region 24 with the electrode 20 connecting the gate electrode without connecting the gate electrodes 1 to 6 to the Vss electrode 17. Since the potential is applied to the gate electrodes 1 to 6 when the static electricity is released and not only the parasitic bipolar current but also the channel current flows, the same effect as the fifth embodiment can be obtained, but the second P + region 24 for fixing the P well is added. As a result, the area is larger than that of the fifth embodiment.
  • the electrode 20 connecting the second P + region 24 for fixing the P well and the gate electrode must be connected by a substance having a resistivity equal to or lower than that of the second P + region 24 for fixing the P well, such as a metal. This is because if the P-well fixing second P + regions 24 are connected to each other with a high resistance, the potentials of the respective P-well fixing second P + regions 24 may be different and current concentration may occur. It is.
  • FIG. 7A and 7B are diagrams showing Example 7 of the ESD element of the present invention, in which FIG. 7A is a plan view and FIG. 7B is a cross-sectional view of a line segment MM ′.
  • the pad electrode (or the drain electrode connected to the pad electrode) 18 is not in a floating state but connected to the pad via the upper layer electrode.
  • the MOS transistor of the first embodiment is a bipolar transistor, and the same effect as that of the first embodiment can be obtained.
  • the N + source 11 and the N + drain 12 in FIG. 1 are converted from a MOS transistor to a bipolar transistor, and thus become an N + collector 25 and an N + emitter 26 in FIG.
  • the P well fixing second P + region 24 in FIG. 1 corresponds to the base in FIG. 7, but the term “base” is not used here in order to unify the terms.
  • the P-well fixing second P + electrode 21 is not connected to the Vss electrode 17 having the lower power supply potential by a low-resistance metal electrode.
  • the conversion from the MOS transistor to the bipolar transistor can also be applied to the third and fifth embodiments.
  • the second, fourth, and sixth embodiments are the same as the first, third, and fifth embodiments, except that the connection destination of each gate electrode is changed, so that the MOS transistor is a bipolar transistor that does not have a gate electrode.
  • the same structure is applied when applied to Example 1, Example 3, and Example 5 and when applied to Example 2, Example 4, and Example 6.
  • FIG. 12 shows an ESD protection element obtained by converting the MOS transistor in the third embodiment described above into a bipolar transistor.
  • A is a plan view
  • B is a cross-sectional view of line segment NN ′
  • C is a cross-sectional view of line segment O—O ′.
  • an N + collector 25 and an N + emitter 26 are provided.
  • buried P + regions 22 are provided independently so as to be in contact with each other.
  • the buried P + regions 22 are electrically connected to each other by the P well fixing second P + region 24 and the buried P + region 22 existing immediately below.
  • the second P + region 24 for fixing the P well is not connected to the Vss electrode 17 having the lower power supply potential by a low resistance metal electrode.
  • the ESD protection element performs a protection operation by a bipolar operation.
  • FIG. 13 shows an ESD protection element obtained by converting the MOS transistor in the fifth embodiment into a bipolar transistor, as in the eighth embodiment.
  • (A) is a plan view
  • (B) is a cross-sectional view of line segment PP ′
  • (C) is a cross-sectional view of line segment Q-Q ′.
  • an N + collector 25 and an N + emitter 26 are provided.
  • Under the N + collector 25 and the N + emitter 26 an integrated buried P + region 22 is continuously provided so as to be in contact with each other. Yes.
  • FIG. 13 shows an ESD protection element obtained by converting the MOS transistor in the fifth embodiment into a bipolar transistor, as in the eighth embodiment.
  • (B) is a cross-sectional view of line segment PP ′
  • (C) is a cross-sectional view of line segment Q-Q ′.
  • an N + collector 25 and an N + emitter 26 are provided under the N + collector 25 and the N + emitter 26, an integrated buried P +
  • the buried P + region 22 since the buried P + region 22 is not provided with an extraction port or the like, the buried P + region 22 has a low resistance to the Vss electrode 17 having the lower power supply potential. It is not connected by the metal electrode.
  • the ESD protection element performs a protection operation by a bipolar operation.
  • the common basis in the present invention is that various substrate potentials existing in each transistor and each channel of the ESD element are electrically connected by a low-resistance material and further separated from the Vss potential. It is to improve the ESD tolerance by suppressing heat generation by uniforming and low voltage operation.
  • This concept can be applied not only to the above-mentioned MOS type ESD element with a gate electrode but also to a bipolar type ESD element without a gate electrode.
  • the multi-finger type ESD element has been described so far, it can also be developed in a single finger type ESD element, and the same effect can be obtained.
  • the present invention is implemented on a semiconductor substrate.
  • the N + source 11, the N + drain, the P + region for fixing the P well, the buried P + region, and the P well fixing are the impurity concentration of the first P + region for P and the second P + region for fixing the P well.
  • the impurity concentration of the first P + region for P and the second P + region for fixing the P well is higher than that of the P well 14, and the impurity concentration of the P well 14 is higher than that of the semiconductor substrate.
  • Gate electrode 9 Semiconductor substrate 10 LOCOS oxide film 11 N + source 12 N + drain 13 P well region P + region 14 P well 15 Gate oxide film 16 Contact 17 Vss electrode 18 Pad electrode 20 P well second P + region 8 connecting the gate electrode and the second P + electrode 22 for fixing the P well Embedded P + region 23 First P + region for fixing the P well 24 Second P + region for fixing the P well 25 N + collector 26 N + emitter 50 Gate electrode 1 in FIG. IV characteristics 51 of the transistors 6 and 6 IV characteristics 52 of the gate electrodes 2 and 5 of FIG. 8 IV characteristics 53 of the transistors of the gate electrodes 3 and 4 of FIG. 8 IV characteristics 54 of the transistor of the gate electrode 1 of FIG. IV characteristics 55 of the transistor of the gate electrode 6 of FIG. IV characteristics of transistors

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Abstract

　ＥＳＤ素子が動作した際に、発熱を抑えつつＥＳＤ素子を構成する全てのトランジスタの全てのチャネルに対して一様な電流が流れるように、マルチフィンガータイプのＥＳＤ素子のそれぞれのトランジスタ、それぞれのチャネルに存在するさまざまな基板電位を低抵抗物質で電気的につなげ、さらにＶｓｓ電位とは異なる電位に設定することによって、電流の均一化を図り、低電圧動作によって発熱を抑制しＥＳＤ耐量を向上させる。

Description

ＥＳＤ素子を有する半導体装置
　本発明は、トランジスタよりなるＥＳＤ素子を有する半導体装置に関する。
　ＩＣの機能に関係ないが信頼性上無くてはならないのがＥＳＤ素子である。これは静電気放電素子のことで、静電気によってＩＣが破壊されないように静電気を放電させる素子のことである。
　そのため、静電気によってＥＳＤ素子自体が熱破壊されず、内部回路に静電気が入る前に素早く電荷を引き抜き、内部回路を守れることが必須条件となる。これらの条件を満足するために、局所的な発熱を抑制し、かつ、駆動能力の高いことがＥＳＤ素子特性に求められる。
　代表的なＥＳＤ保護回路として図８（Ａ）～（Ｃ）に示すようなＮＭＯＳトランジスタが上げられる。ここで（Ａ）は平面図、（Ｂ）は線分Ａ－Ａ’の断面図、（Ｃ）は等価回路である。このＮＭＯＳトランジスタのゲート電極１～６とＮ＋ソース１１は低い方の電源電位を有するVｓｓ端子に配線１７を介して接続され、Ｎ＋ドレイン１２はパッドに配線１８を介して接続されている。ＮＭＯＳトランジスタはＰウェル１４内にある。Ｐウェル１４には電位を固定するためのＰウェル電位固定用Ｐ＋領域１３があり、コンタクト１６を介してVｓｓ電位を有する配線１７に接続されている。なお、ここで、Ｎ＋あるいはＰ＋の表示は半導体の導電型と共に＋の記号によりその不純物濃度がＮあるいはＰで表される領域に比べて高く、金属配線とオーミックコンタクトが概ね形成できる濃度であることを表している。Ｎ＋ドレインを高濃度のＮ型ドレインと書いても同じ意味であるとする。
　パッドに注入された静電気がＮ＋ドレイン１２でブレイクダウンを起こし、それによって発生した正孔がＰウェル１４の電位を上昇させることによってＮＭＯＳトランジスタの寄生バイポーラ動作を誘発させ、Ｎ＋ドレイン１２からＮ＋ソース１１に静電気を逃がすため、ダイオード型ＥＳＤ素子に比べてＥＳＤ耐量が高いことで知られている。
　一方でこの構造特有の問題がある。特許文献１に記載があるようにＰウェル１４は抵抗が高いため、Ｐウェル１４の電位を固定するためのＰウェル電位固定用Ｐ＋領域１３から離れているトランジスタ付近のＰウェルに正孔が溜まり、寄生バイポーラ動作が起こり易い。そのため、Ｐウェル電位固定用Ｐ＋領域１３から離れているトランジスタに電流が集中しＥＳＤ耐量が思うように得られない問題が生じる。
　図８（Ｂ）から分かるように、Ｐウェル電位固定用Ｐ＋領域１３から最も離れているのはゲート電極３と４のトランジスタ、最も近いのはゲート電極１と６のトランジスタであり、その中間の距離はゲート電極２と５のトランジスタである。なお、両側のトランジスタとウェル電位固定用Ｐ＋領域１３との間には分離のためのＬＯＣＯＳ酸化膜１０があり、それぞれのゲート電極の下にはゲート絶縁膜１５が配置されている。そして、図８（Ｃ）に示すようにゲート電極１、６のトランジスタはＲｐｗ１、ゲート電極２、５のトランジスタはＲｐｗ２、ゲート電極３、４のトランジスタはＲｐｗ３のＰウェル寄生抵抗がそれぞれのトランジスタ直下のＰ0ウェル１４からＶｓｓの間に存在する。この寄生抵抗は、それぞれのトランジスタからＰウェル電位固定用Ｐ＋領域１３までの距離に対応しているので以下の関係が成り立つ。
　Ｒｐｗ１＜Ｒｐｗ２＜Ｒｐｗ３
　したがって、最も寄生バイポーラ動作を起こし易いのはＲｐｗ３の寄生抵抗を持つゲート電極３、４のトランジスタであり、その電流電圧特性は図８（Ｄ）のＩＶ特性５２にしめされるものとなり、電流の集中が生じる。ゲート電極２、５のトランジスタ、ゲート電極１、６のトランジスタはそれぞれＩＶ特性５１および５０を示す。
　この解決策として特許文献1に示される発明が成されている。図９（Ａ）～（Ｃ）はこの発明の概念図であり、（Ａ）は平面図、（Ｂ）は線分Ｂ－Ｂ’の断面図、（Ｃ）は等価回路である。また（Ａ）においてパッド電極１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。
　図８（Ａ）～（Ｃ）と図９（Ａ）～（Ｃ）を比較すると、図９（Ａ）～（Ｃ）はゲート電極１～６をＰウェル固定用第一Ｐ＋領域２３が接続されているＶｓｓ電極１７に直接接続せず、Ｐウェル固定用第二Ｐ＋領域２４とゲート電極をつなぐ電極２０でゲート電極１～６とＰウェル固定用第二Ｐ＋領域２４と接続することによって、ゲート電極１～６とＶｓｓの間にＰウェル１４の寄生抵抗Ｒｐｗ９を付加している。ここでＲｐｗ４～９はＰウェルの寄生抵抗で、以下の関係が成り立つ。
　Ｒｐｗ４＜Ｒｐｗ５＜Ｒｐｗ６＜Ｒｐｗ７＜Ｒｐｗ８＜Ｒｐｗ９
　これによってＥＳＤ電流がＰＡＤに流れ込んだときに最も電位が上昇するＰウェル固定用第二Ｐ＋領域２４付近のＰウェル１４の電位がゲート電極１～６に伝わり、全てのトランジスタのＮ＋ドレイン１２とＮ＋ソース１１間にチャネル電流が流れ、電流集中を防ぐ効果が得られる。
特開平９－１８１１９５号公報
　しかしながら、特許文献１の発明においても完全な電流均一性が得られるわけではない。即ち、全てのトランジスタ間において同一の電流は流れず、電流集中を完全には解決できない。なぜならば、電流集中の主原因となるトランジスタ直下のＰウェル１４の電位上昇の差を解消していないからである。確かに、ゲート電極１～６の電位が上昇することで全てのトランジスタにチャネル電流が流れるようにはなるが、たとえばゲート電極１とゲート電極６のトランジスタについて比較すると、ゲート電極１のトランジスタとゲート電極６のトランジスタのチャネル部のＰウェル電位はゲート電極１の方が上昇しやすいためバックゲート効果によりゲート電極１のトランジスタのＶｔｈがゲート電極６のそれより下がり、同じゲート電位におけるチャネル電流はゲート電極１のトランジスタの方が大きい。また、寄生バイポーラ電流に関してはゲート電極１のトランジスタのみとなる。つまり以下の関係が得られる。
　　　ゲート電極１のトランジスタ電流＝大きいチャネル電流＋寄生バイポーラ電流
　　　ゲート電極６のトランジスタ電流＝小さいチャネル電流のみ
　この電流電圧特性を模式図で示したのが図９（Ｄ）である。曲線５３はゲート電極１のトランジスタに流れる電流であり、曲線５４はゲート電極６のトランジスタに流れる電流を示している。ゲート電極１のトランジスタに寄生バイポーラ動作が発生した時点でゲート電極６のトランジスタにチャネル電流が流れ始めるが、ゲート電極１のトランジスタ電流に比べると小さい。
　また、図９の構造においてＲｐｗ９は大きいため、寄生バイポーラ動作に必要以上に入り易く、図９（Ｄ）のホールド電圧Ｖｈｏｌｄが極端に下がり、ＩＣの電源電圧以下になってしまうことがある。パッド電極１８が電源電圧パッドで、かつ、電源電圧＞Ｖｈｏｌｄの関係が成り立の場合、電源電圧供給時にトリガ電圧Ｖｔｒｉｇを越える何らかのノイズが電源電圧パッドから注入されると、電源電圧パッドとＶｓｓパッド間でラッチアップが発生してしまう。
　図１０に示すトランジスタでは、更に、ＥＳＤ素子をＩＣに搭載する場合、ＰＡＤから注入されるノイズによってＩＣ内部の回路がラッチアップ動作しないように、トランジスタを囲うような形状でＰウェル固定用第一Ｐ＋領域２３をレイアウトしている。
　この場合の電流集中するトランジスタは図９と同様にゲート電極１のトランジスタであるが、その中でもゲート幅方向（Ｎ＋ソースとＮ＋ドレインを結ぶ方向と垂直の方向）に対するゲート電極１の両端と中央とではＰ＋ガードリング１４までの距離が中央のほうが遠いため、ゲート電極１のトランジスタの中でもゲート電極１の中央付近のチャネルに電流が集中してしまい、更にＥＳＤ耐量が低下する。したがって、図８～図１０に示すような複数のトランジスタが並ぶマルチフィンガータイプではなく、トランジスタが一つだけのシングルフィンガータイプのＥＳＤ素子においても電流集中が生じＥＳＤ素子の性能を引き出すことが出来ない。
　このことから特許文献1の発明である図９は、図８の従来法に比べるとＥＳＤ耐量を向上させる効果があるものの、ゲート電極１のトランジスタに電流が集中しやすく、電源電圧パッドに使用する場合、ラッチアップを誘発させる可能性が高い。更にラッチアップ強度を高める構造にすると更に電流が集中し易くなり、ＥＳＤ素子の能力を完全に引き出せない。
　理想的には全てのトランジスタ、全てのチャネルにおいて一様な電流を流し、Ｖｈｏｌｄを下げすぎないためには、根本原因となる全てのトランジスタ、チャネル直下のＰウェル１４の電位の上昇を同じにし、かつ、急激な電位上昇を避けなければならない。これを実現するために周知の技術として図１１（Ａ）～（Ｃ）に示す方法がある。（Ａ）は平面図、（Ｂ）はＣ－Ｃ’の断面図、（Ｃ）は等価回路である。これは、トランジスタのＮ＋ソース１１に隣接してＰウェル固定用第二Ｐ＋領域２４を設けＶｓｓ電極１７に接続する手法で、全てのトランジスタ、全てのチャネルに対するＰウェル固定用第二Ｐ＋領域２４までの距離が同一となるため、全てのチャネル直下のＰウェルとＶｓｓ間に付加される寄生Ｐウェル抵抗が全て同一となり（等価回路（Ｃ）のＲｐｗ１０）、全てのトランジスタ、全てのチャネルに一様の電流が流れる。また、Ｒｐｗ１０は小さく寄生バイポーラ動作に入りにくくなるため、ラッチアップ誘発の可能性が低くなる。しかし、それが仇となり、熱破壊しやすいという欠点がある。その理由を以下に示す。図１１（Ｄ）に図１１（Ａ）～（Ｃ）の電流電圧特性を示す。比較し易いように図８（Ｄ）の特性に重ねて示した。図１１（Ａ）～（Ｃ）のようにチャネル直下のＰウェル電位が上昇しづらく寄生バイポーラ動作に入りにくい場合、図１１（Ｄ）のゲート電極１～６のトランジスタのＩＶ特性５５のようにトリガ電圧Ｖｔｒｉｇ、ホールド電圧Ｖｈｏｌｄが共に上昇し、かつ、ＶｔｒｉｇとＶｈｏｌｄの間隔が狭くなる。そのためラッチアップ誘発の危険性は回避できるが、静電気を逃がす際の熱量（電流×電圧）が大きいためＥＳＤ素子が熱破壊し易く、図８の構造よりＥＳＤ耐量が下がり、得たい特性が得られなくなる。
　上記課題を解決するために以下の構成を取る。
ある態様ではＥＳＤ素子を有する半導体装置であって、
前記ＥＳＤ素子は、
　半導体基板と、
　前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
　前記Ｐウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
　前記Ｎ型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＰ型領域と、
　前記Ｎ型ソースと前記Ｎ型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
　前記ゲート絶縁膜上に設けられたゲート電極と、
を有し、
　前記Ｎ型ドレインはパッド電極に接続され、
　前記Ｎ型ソースは低い方の電源電位に接続され、
　前記Ｎ型ソースと前記Ｐ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置とする。
　また別の態様では、上記ＥＳＤ素子を有する半導体装置は、前記Ｐ型領域を複数有し、複数の前記Ｐ型領域同士が複数の前記Ｐ型領域と同等もしくは小さい抵抗率の物質で電気的に接続されているＥＳＤ素子を有する半導体装置とする。
　また別の態様では、上記ＥＳＤ素子を有する半導体装置は、前記ゲート電極が前記Ｎ型ソースと電気的に接続されているＥＳＤ素子を有する半導体装置とする。
　また別の態様では、上記ＥＳＤ素子を有する半導体装置は、前記ゲート電極が前記Ｐ型領域と電気的に接続されているＥＳＤ素子を有する半導体装置とする。
　ＥＳＤ素子が動作した際に、ＥＳＤ素子を構成する複数のトランジスタのチャネルにおいて一様な電流が流れるようになり、発熱を抑えつつＥＳＤ素子の能力を十分に引き出せるようになるため、結果としてＥＳＤ素子面積を縮小することが可能となる。
さらに、構造によっては耐圧調整も容易となる。
本発明の実施例１の図であり、（Ａ）は平面図、（Ｂ）は線分Ｄ-Ｄ'の断面図、（Ｃ）は等価回路である。 本発明の実施例２の図であり、（Ａ）は平面図、（Ｂ）は線分Ｅ-Ｅ'の断面図、（Ｃ）は等価回路である。 本発明の実施例３の図であり、（Ａ）は平面図、（Ｂ）は線分Ｆ-Ｆ'の断面図、（Ｃ）は線分Ｇ-Ｇ'の断面図である。 本発明の実施例４の図であり、（Ａ）は平面図、（Ｂ）は線分Ｈ-Ｈ'の断面図、（Ｃ）は線分Ｉ-Ｉ'の断面図である。 本発明の実施例５の図であり、（Ａ）は平面図、（Ｂ）は線分Ｊ-Ｊ'の断面図、（Ｃ）は線分Ｋ-Ｋ'の断面図である。 本発明の実施例６の図であり、（Ａ）は平面図、（Ｂ）は線分Ｌ-Ｌ'の断面図である。 本発明の実施例７の図であり、（Ａ）は平面図、（Ｂ）は線分Ｍ-Ｍ'の断面図、（Ｃ）は等価回路である。 従来のＥＳＤ素子の図であり、（Ａ）は平面図、（Ｂ）は線分Ａ－Ａ’の断面図、（Ｃ）は等価回路、（Ｄ）は電流電圧特性である。 特許文献１の従来のＥＳＤ素子の図であり、（Ａ）は平面図、（Ｂ）は線分Ｂ－Ｂ’の断面図、（Ｃ）は等価回路、（Ｄ）は電流電圧特性である。 特許文献１の従来のＥＳＤ素子のＰウェル固定用第一Ｐ＋を、トラジスタを囲うように配置したときの平面図である。 全てのトランジスタ、全てのチャネルに流れる電流を一様にするための従来のＥＳＤ素子の図であり、（Ａ）は平面図、（Ｂ）は線分Ｃ－Ｃ’の断面図、（Ｃ）は等価回路、（Ｄ）は電流電圧特性である。 本発明の実施例８の図であり、（Ａ）は平面図、（Ｂ）は線分Ｎ-Ｎ'の断面図、（Ｃ）は線分Ｏ-Ｏ'の断面図である。 本発明の実施例９の図であり、（Ａ）は平面図、（Ｂ）は線分Ｐ-Ｐ'の断面図、（Ｃ）は線分Ｑ-Ｑ'の断面図である。
　以下、本発明の実施形態について、図面を参照して説明する。
　図１は、本発明のＥＳＤ素子の実施例１を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｄ-Ｄ'の断面図である。図１（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。
　ＮＭＯＳトランジスタは半導体基板９に設けられたＰウェル１４内にある。ＮＭＯＳトランジスタの周囲のＰウェル１４表面には電位を固定するためのＰウェル固定用第一Ｐ＋領域２３があり、コンタクト１６を介してVｓｓ電位を有する配線１７に接続されている。このＮＭＯＳトランジスタのゲート電極１～６とＮ＋ソース１１は低い方の電源電位を有するVｓｓ端子に配線１７を介して接続され、Ｎ＋ドレイン１２はパッド電極に配線１８を介して接続されている。それぞれのＮ＋ソース１１にはＰウェル固定用第二Ｐ＋領域２４が隣に接触して設けられている。最も外側に位置するＰウェル固定用第二Ｐ＋領域２４とＰウェル固定用第一Ｐ＋領域２３との間にはＬＯＣＯＳ酸化膜１０が配置されている。それぞれのゲート電極の下にはゲート絶縁膜１５が配置されている。なお、ここで、Ｎ＋あるいはＰ＋の表示は半導体の導電型と共に＋の記号によりその不純物濃度がＮあるいはＰで表される領域に比べて高く、金属配線とオーミックコンタクトが概ね形成できる濃度であることを表している。Ｎ＋ドレインを高濃度のＮ型ドレインと書いても同じ意味であるとする。
　図１は図１０に示した従来のＥＳＤ素子と全てのＰウェル固定用第二Ｐ＋領域２４がＰウェル固定用第二Ｐ＋電極２１で繋がっている点は似ているが、Ｐウェル固定用第二Ｐ＋電極２１が低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていないことが本実施例の特徴である。この構造にすることで図１（Ｃ）に示すように全てのトランジスタ、チャネル直下のＰウェル１４の寄生抵抗が同一のＲｐｗ１１となり全てのトランジスタ、チャネルで一様の電流が流れる。この効果は図１０の従来技術と同じであるため図８、図９の問題を回避することが出来る。ここでＰウェル固定用第二Ｐ＋電極２１はＰウェル固定用第二Ｐ＋領域２４の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にＰウェル固定用第二Ｐ＋領域２４同士を高い抵抗で繋いでしまうと、それぞれのＰウェル固定用第二Ｐ＋領域２４の電位に差ができ、電流集中が生じる可能性があるからである。
　また、図１（Ｂ）からも分かるようにＲｐｗ１１はゲート電極１と６のトランジスタからＰウェル固定用第一Ｐ＋領域２３の距離で決まるため、Ｒｐｗ１０＜Ｒｐｗ１１の関係が成り立ち、図１０の従来技術の問題点である発熱による破壊が発生しづらくなる。
　図２は、本発明の実施例２を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｅ-Ｅ'の断面図である。図２（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしてあるわけではなく上層電極を介してパッドに繋がることを想定している。図２は図１の実施例１においてゲート電極１～６をＶｓｓ電極１７に接続せずにＰウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０によってＰウェル固定用第二Ｐ＋領域２４と接続した例である。こうすることで、パッド電極から注入された静電気を逃がす際にゲート電極１～６に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例１で得られる効果だけでなく、実施例１よりもＥＳＤ耐量が向上する。
　図３は、本発明の実施例３を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｆ-Ｆ'の断面図、（Ｃ）は線分Ｇ－Ｇ’の断面図である。この構造は、図１および図２のＮ＋ソース１１と隣接したＰウェル固定用第二Ｐ＋領域２４のチャネル直下の領域の電位を固定する機能を、Ｎ＋ソース１１及びＮ＋ドレイン１２の直下に接するように埋め込まれた高濃度のＰ型領域である埋め込みＰ＋領域２２で実現したものである。図３（Ｂ）および（Ｃ）に示すように、それぞれのＮ＋ソース１１及びＮ＋ドレイン１２の直下の埋め込みＰ＋領域２２は独立しているため図３（Ａ）の上側に横たわっているＰウェル固定用第二Ｐ＋領域２４とその直下に存在する埋め込みＰ＋領域２２によって電気的に接続している。Ｐウェル固定用第二Ｐ＋領域２４は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。これにより、等価回路は図１（Ｃ）と同じになり実施例１と同じ効果が得られる。また、実施例１のＮ＋ソース１１に隣接するＰウェル固定用第二Ｐ＋領域２４が埋め込みＰ＋領域２２によって半導体基板の中に埋め込まれているため実施例１に比べて面積を縮小できる。また、Ｎ＋ドレイン１２の直下の埋め込みＰ＋領域２２の不純物濃度や深さを調整することにより、簡単にＶｈｏｌｄとＶｔｒｉｇを調整することが出来るため、ＥＳＤ素子のＶｔｒｉｇがＩＣの耐圧以下にならないように微調整することが容易となる。なお、図３（Ｃ）においてはＮ＋ドレイン１２上の配線およびコンタクトは省略してある。
　図４は、本発明の実施例４を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｈ-Ｈ'の断面図、（Ｃ）は線分Ｉ－Ｉ’の断面図である。図４（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。図４は図３の実施例３においてゲート電極１～６をＶｓｓ電極１７に接続せずにＰウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０によってＰウェル固定用第二Ｐ＋領域２４と接続した例である。こうすることで、パッド電極から注入された静電気を逃がす際にゲート電極１～６に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例３で得られる効果だけでなく、実施例３よりもＥＳＤ耐量が向上する。
　ここで、Ｐウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０はＰウェル固定用第二Ｐ＋領域２４の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にＰウェル固定用第二Ｐ＋２４同士を高い抵抗で繋いでしまうと、それぞれのＰウェル固定用第二Ｐ＋領域２４の電位に差ができ、電流集中が生じる可能性があるからである。
　また、実施例３と４のＮ＋ソース１１及びＮ＋ドレイン１２の直下の埋め込みＰ＋領域２２をＮ＋ソース１１もしくはＮ＋ドレイン１２の直下のどちらか一方でも同じ効果が得られる。ただし、Ｎ＋ソース１１の直下にのみ埋め込みＰ＋領域２２を配置した場合、埋め込みＰ＋領域２２の不純物濃度や深さを用いてＶｈｏｌｄとＶｔｒｉｇの電圧を調整することは出来なくなる。
　図５は、本発明の実施例５を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｊ-Ｊ'の断面図、（Ｃ）は線分Ｋ－Ｋ’の断面図である。平面図である図５（Ａ）においては従来技術の図８とほぼ同じ構造であるが、図５（Ｂ）と（Ｃ）の断面図をみると分かるとおり埋め込みＰ＋領域２２が存在する。図３の実施例３と図４の実施例４におけるＮ＋ソース１１とＮ＋ドレイン１２の直下の埋め込みＰ＋領域２２とは異なり、トランジスタ直下の全面にＮ＋ソース１１とＮ＋ドレイン１２と接触する埋め込みＰ＋領域２２が存在するのが実施例５の特徴である。この構造は図３と同じ効果を得ることが出来るが、埋め込みＰ＋領域２２が独立していないために実施例３および実施例４に示すように別領域で埋め込みＰ＋領域２２同士を接続させる必要が無いため、図３よりもさらに面積を縮小できる効果がある。本実施例においては埋め込みＰ＋領域２２には引出し口等は設けていないので、埋め込みＰ＋領域２２は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。
　図６は本発明の実施例６を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｌ-Ｌ'の断面図である。図６（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。図６は図５の実施例５において図６（Ａ）の上側に横たわっているＰウェル固定用第二Ｐ＋領域２４とその直下に存在する埋め込みＰ＋領域２２を追加した構造になっている。ゲート電極１～６をＶｓｓ電極１７に接続せずにＰウェル固定用第二Ｐ＋とゲート電極をつなぐ電極２０でＰウェル固定用第二Ｐ＋領域２４と接続することによって、パッド電極から注入された静電気を逃がす際にゲート電極１～６に電位が印加され、寄生バイポーラ電流だけではなくチャネル電流も流れるため、実施例５と同じ効果が得られるが、Ｐウェル固定用第二Ｐ＋領域２４を追加したことにより実施例５よりは面積は大きくなる。
　ここで、Ｐウェル固定用第二Ｐ＋領域２４とゲート電極をつなぐ電極２０はＰウェル固定用第二Ｐ＋領域２４の抵抗率以下の物質、たとえば金属等で繋がなければならない。なぜならば、仮にＰウェル固定用第二Ｐ＋領域２４同士を高い抵抗で繋いでしまうと、それぞれのＰウェル固定用第二Ｐ＋領域２４の電位に差ができ、電流集中が生じる可能性があるからである。
　図７は、本発明のＥＳＤ素子の実施例７を示す図であり、（Ａ）は平面図、（Ｂ）は線分Ｍ-Ｍ'の断面図である。図７（Ａ）においてパッド電極（あるいはパッド電極に接続されるドレイン電極）１８はフローティングにしているわけではなく上層電極を介してパッドに繋がることを想定している。この実施例７は実施例１のＭＯＳトランジスタをバイポーラトランジスタにしたものであり、実施例１と同様の効果が得られる。ここで、図１におけるＮ＋ソース１１とＮ＋ドレイン１２はＭＯＳトランジスタからバイポーラトランジスタに変換したことで、図７においてはＮ＋コレクタ２５、Ｎ＋エミッタ２６となっている。また、図１におけるＰウェル固定用第二Ｐ＋領域２４が図７においてはベースに相当するが、用語の統一化を図るために「ベース」という言葉はここでは用いないことにする。実施例１同様に、Ｐウェル固定用第二Ｐ＋電極２１は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。
　なお、このＭＯＳトランジスタからバイポーラトランジスタへの変換は実施例３と実施例５においても適用可能である。ただし、実施例２、実施例４、実施例６は実施例１、実施例３、実施例５において、それぞれのゲート電極の接続先を変更しただけなので、ＭＯＳトランジスタをゲート電極が存在しないバイポーラトランジスタに変換すると実施例１、実施例３、実施例５に適用する場合と、実施例２、実施例４、実施例６に適用する場合とでは、それぞれ同一構造になる。
　図１２は上に述べた実施例３におけるＭＯＳトランジスタをバイポーラトランジスタに変換したＥＳＤ保護素子である。（Ａ）は平面図、（Ｂ）は線分Ｎ-Ｎ'の断面図、（Ｃ）は線分Ｏ－Ｏ’の断面図である。実施例７と同様にＮ＋コレクタ２５、Ｎ＋エミッタ２６とが設けられており、Ｎ＋コレクタ２５とＮ＋エミッタ２６の下には埋め込みＰ＋領域２２がそれぞれ接触するように独立して設けられている。図１２（Ｃ）から分かるように、埋め込みＰ＋領域２２同士はＰウェル固定用第二Ｐ＋領域２４とその直下に存在する埋め込みＰ＋領域２２によって電気的に接続している。Ｐウェル固定用第二Ｐ＋領域２４は低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。本ＥＳＤ保護素子はバイポーラ動作により保護動作を行う。
　図１３は実施例８と同様に、実施例５におけるＭＯＳトランジスタをバイポーラトランジスタに変換したＥＳＤ保護素子である。（Ａ）は平面図、（Ｂ）は線分Ｐ-Ｐ'の断面図、（Ｃ）は線分Ｑ－Ｑ’の断面図である。実施例８と同様にＮ＋コレクタ２５、Ｎ＋エミッタ２６とが設けられており、Ｎ＋コレクタ２５とＮ＋エミッタ２６の下には一体である埋め込みＰ＋領域２２がそれぞれ接触するように連続して設けられている。図１３（Ｃ）からも分かるように、本実施例においては埋め込みＰ＋領域２２には引出し口等は設けていないので、埋め込みＰ＋領域２２は、低い方の電源電位を有するＶｓｓ電極１７に低抵抗の金属の電極により繋がっていない。本ＥＳＤ保護素子はバイポーラ動作により保護動作を行う。
　このように本発明における共通する根幹は、ＥＳＤ素子のそれぞれのトランジスタ、それぞれのチャネルに存在するさまざまな基板電位を低抵抗物質で電気的につなげ、さらにＶｓｓ電位とは別にすることによって、電流の均一化と低電圧動作による発熱抑制をさせＥＳＤ耐量を向上させることである。この考え方は、上記のゲート電極つきのＭＯＳ型ＥＳＤ素子だけではなく、ゲート電極無しのバイポーラ型ＥＳＤ素子においても適用することが出来る。
　また、これまでマルチフィンガータイプのＥＳＤ素子について記述してきたが、シングルフィンガータイプのＥＳＤ素子においても展開可能であり、同じ効果が得られる。
　また、当然であるが、本発明は半導体基板上で実施されることを想定しており、実施形態の全体を通してＮ＋ソース１１、Ｎ＋ドレイン、Ｐウェル固定用Ｐ＋領域、埋め込みＰ＋領域、Ｐウェル固定用第一Ｐ＋領域、Ｐウェル固定用第二Ｐ＋領域の不純物濃度はＰウェル１４のそれより濃く、Ｐウェル１４の不純物濃度は半導体基板のそれより濃い。
　１～６　ゲート電極
　９　半導体基板
１０　ＬＯＣＯＳ酸化膜
１１　Ｎ＋ソース
１２　Ｎ＋ドレイン
１３　Ｐウェル電位固定用Ｐ＋領域
１４　Ｐウェル
１５　ゲート酸化膜
１６　コンタクト
１７　Ｖｓｓ電極
１８　パッド電極
２０　Ｐウェル固定用第二Ｐ＋領域とゲート電極をつなぐ電極
２１　Ｐウェル固定用第二Ｐ＋電極
２２　埋め込みＰ＋領域
２３　Ｐウェル固定用第一Ｐ＋領域
２４　Ｐウェル固定用第二Ｐ＋領域
２５　Ｎ＋コレクタ
２６　Ｎ＋エミッタ
５０　図８のゲート電極１と６のトランジスタのＩＶ特性
５１　図８のゲート電極２と５のトランジスタのＩＶ特性
５２　図８のゲート電極３と４のトランジスタのＩＶ特性
５３　図９のゲート電極１のトランジスタのＩＶ特性
５４　図９のゲート電極６のトランジスタのＩＶ特性
５５　図１０のゲート電極１～６のトランジスタのＩＶ特性

Claims (18)

  1. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    　半導体基板と、
    　前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    　前記Ｐウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    　前記Ｎ型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＰ型領域と、
    　前記Ｎ型ソースと前記Ｎ型ドレインの間となる前記半導体基板表面に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    　前記Ｎ型ドレインはパッド電極に接続され、
    　前記Ｎ型ソースは低い方の電源電位に接続され、
    　前記Ｎ型ソースと前記Ｐ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  2. 　前記Ｐ型領域を複数有し、複数の前記Ｐ型領域同士が複数の前記Ｐ型領域と同等もしくは小さい抵抗率の物質で電気的に接続されている請求項１記載のＥＳＤ素子を有する半導体装置。
  3. 　前記ゲート電極が前記Ｎ型ソースと電気的に接続されている請求項１または２に記載のＥＳＤ素子を有する半導体装置。
  4. 　前記ゲート電極が前記Ｐ型領域と電気的に接続されている請求項１または２に記載のＥＳＤ素子を有する半導体装置。
  5. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    　半導体基板と、
    　前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    　前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    　前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    　前記Ｎ型ソースと前記Ｎ型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    　前記Ｎ型ドレインはパッド電極に接続され、
    　前記Ｎ型ソースは低い方の電源電位に接続され
    　前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  6. 　前記埋め込みＰ型領域が前記Ｎ型ドレインの直下にのみ設けられた請求項５記載のＥＳＤ素子を有する半導体装置。
  7. 　前記埋め込みＰ型領域が前記Ｎ型ソースの直下にのみ設けられた請求項５記載のＥＳＤ素子を有する半導体装置。
  8. 　前記埋め込みＰ型領域を複数有し、前記埋め込みＰ型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項５乃至７のいずれか１項に記載のＥＳＤ素子を有する半導体装置。
  9. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    　半導体基板と、
    　前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    　前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    　前記Ｎ型ソースと前記Ｎ型ドレインとの間の前記半導体基板表面に設けられたゲート絶縁膜と、
    　前記Ｎ型ソースおよび前記Ｎ型ドレインの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    　前記Ｎ型ドレインはパッド電極に接続され、
    　前記Ｎ型ソースは低い方の電源電位に接続され
    　前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  10. 　前記ゲート電極が前記Ｎ型ソースと電気的に接続されている請求項５乃至９のいずれか１項に記載のＥＳＤ素子を有する半導体装置。
  11. 　前記ゲート電極が前記埋め込みＰ型領域と電気的に接続されている請求項５乃至９のいずれか１項に記載のＥＳＤ素子を有する半導体装置。
  12. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    　半導体基板と、
    　前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    　前記Ｐウェル内の前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    　前記Ｎ型ソースに接触して前記半導体基板表面に設けられた、前記半導体基板よりも不純物濃度が高いＰ型領域と、
    を有し、
    　前記Ｎ型ドレインはパッド電極に接続され、
    　前記Ｎ型ソースは低い方の電源電位に接続され、
    　前記Ｎ型ソースと前記Ｐ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  13. 　前記Ｐ型領域が複数あり、複数の前記Ｐ型領域同士が複数の前記Ｐ型領域と同等もしくは小さい抵抗率の物質で電気的に接続されている請求項１２記載のＥＳＤ素子を有する半導体装置。
  14. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    　半導体基板と、
    　前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    　前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    　前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインのそれぞれに接触して設けられた前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    を有し、
    　前記Ｎ型ドレインはパッド電極に接続され、
    　前記Ｎ型ソースは低い方の電源電位に接続され、
    　前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
  15. 　前記埋め込みＰ型領域が前記Ｎ型ドレインの直下にのみ設けられた請求項１４記載のＥＳＤ素子を有する半導体装置。
  16. 　前記埋め込みＰ型領域が前記Ｎ型ソースの直下にのみ設けられた請求項１４記載のＥＳＤ素子を有する半導体装置。
  17. 　前記埋め込みＰ型領域が複数あり、複数の前記埋め込みＰ型領域同士が前記半導体基板の抵抗値よりも小さい抵抗率の物質で電気的に接続されている請求項１４乃至１６のいずれか１項に記載のＥＳＤ素子を有する半導体装置。
  18. ＥＳＤ素子を有する半導体装置であって、
    前記ＥＳＤ素子は、
    　半導体基板と、
    　前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＰウェルと、
    　前記Ｐウェル内の前記半導体基板表面に設けられた前記半導体基板よりも不純物濃度が高いＮ型ソースおよびＮ型ドレインと、
    　前記Ｎ型ソースおよび前記Ｎ型ドレインの直下に前記Ｎ型ソースおよび前記Ｎ型ドレインと接触するように連続して設けられた一体からなる前記半導体基板よりも不純物濃度が高い埋め込みＰ型領域と、
    を有し、
    　前記Ｎ型ドレインはパッド電極に接続され、
    　前記Ｎ型ソースは低い方の電源電位に接続され、
    　前記Ｎ型ソースと前記埋め込みＰ型領域とが電極によって接続されていないことを特徴とするＥＳＤ素子を有する半導体装置。
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