TW201618273A - 具有靜電放電（ｅｓｄ）元件之半導體裝置 - Google Patents

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Abstract

本發明係一種具有靜電放電(ESD)元件之半導體裝置，其課題為在ESD元件進行動作時，抑制發熱之同時，對於構成ESD元件之所有的電晶體之所有的通道而言，作為呈流動一樣的電流，作為其結果而縮小ESD元件面積。另外，經由構造係可容易地進行耐壓調整。 解決手段係以低阻抗物質而電性連結多叉型之ESD元件之各電晶體，存在於各通道之各種基板電位，更且經由做為與Vss電位另外之情況之時，謀求電流之均一化，抑制經由低電壓動作之發熱而使ESD耐量提升者。

Description

具有靜電放電(ESD)元件之半導體裝置
本發明係有關具有電晶體所成之ESD元件的半導體裝置。
雖無關於IC機能，但在信賴性上必須有之靜電放電(ESD)元件。此係為靜電放電元件，經由靜電而呈不破壞IC地使靜電放電之元件。
因此，經由靜電而未加以熱破壞ESD元件本身，而在靜電進入至內部電路之前，盡速抽離電荷而可保護內部電路者則成為必要條件。為了滿足此等條件，對於ESD元件特性而要求抑制局部性的發熱，且驅動能力高者。
作為代表性ESD保護電路而可舉出如圖8(A)~(C)所示之NMOS電晶體。在此，(A)係平面圖，(B)係線分A-A’之剖面圖，(C)係等效電路。此NMOS電晶體之閘極電極1~6與N+源極11係藉由配線17而加以連接於具有低側之電源電位的Vss端子，而N+汲極12係藉由配線18而加以連接於墊片。NMOS電晶體係 位於P阱型14內。對於P阱型14係有著為了固定電位之P阱型電位固定用P+範圍13，藉由接點16而加以連接於具有Vss電位之配線17。然而，在此，N+或P+之顯示係與半導體之導電型同時，經由+的記號而其不純物濃度則比較於由N或P所顯示之範圍為高，而表示金屬配線與電阻接觸大概可形成之濃度度者。即使將N+汲極寫成高濃度之N型汲極，亦作為相同意思。
加以注入至墊片的靜電則在N+汲極12引起分解，經由此而產生的電洞則經由使P阱型14之電位上升之時而使NMOS電晶體之寄生雙極動作誘發，為了從N+汲極12，將靜電拖離於N+源極11，而了解到比較於二極體型ESD元件，ESD耐量為高者。
另一方面，有此構造特有的問題。如記載於專利文獻1地，P阱型14係阻抗為高之故，於自為了固定P阱型14之電位的P阱型電位固定用P+範圍13遠離之電晶體附近的P阱型，積存有電洞而容易引起有寄生雙極動作。因此，有著於自P阱型電位固定用P+範圍13遠離之電晶體，集中著電流，而呈預測有ESD耐量地無法得到之問題。
如自圖8(B)了解到，自P阱型電位固定用P+範圍13離最遠的是閘極電極3與4之電晶體，最近的是閘極電極1與6之電晶體，而其中間距離係閘極電極2與5之電晶體。然而，對於兩側的電晶體與阱型電位固定用P+範圍13之間係有著為了分離之LOCOS氧化膜10，對於 各閘極電極之下方係加以配置有閘極絕緣膜15。並且，如圖8(C)所示，閘極電極1，6之電晶體係Rpw1、閘極電極2，5之電晶體係Rpw2、閘極電極3，4之電晶體係Rpw3之P阱型寄生阻抗則從各電晶體下方之P0阱型14存在於Vss之間。其寄生阻抗係因對應於從各電晶體至P阱型電位固定用P+範圍13為止之距離之故，而成立有以下的關係。
Rpw1<Rpw2<Rpw3
隨之，最容易引起寄生雙極動作者係具有Rpw3之寄生阻抗之閘極電極3，4之電晶體，其電流電壓特性係由圖8(D)之IV特性52所示之構成，產生有電流的集中。閘極電極2，5之電晶體，閘極電極1，6之電晶體係各顯示IV特性51及50。
作為此解決對策而加以構成專利文獻1所示之發明。圖9(A)~(C)係此發明之概念圖，(A)係平面圖，(B)係線分B-B’之剖面圖，(C)係等效電路圖。另外，在(A)中，墊片電極18係並非作成浮接而想定藉由上層電極而連結於墊片者。
當比較圖8(A)~(C)與圖9(A)~(C)時，圖9(A)~(C)係經由未將閘極電極1~6直接連接於加以連接有P阱型固定用第一P+範圍23之Vss電極17，而以連結P阱型固定用第二P+範圍24與閘極電極之電極20而與閘極電極1~6與P阱型固定用第二P+範圍24連接之時，於閘極電極1~6與Vss之間，附加P阱型14之寄生 阻抗Rpw9。在此Rpw4~9係在P阱型之寄生阻抗，成立有以下的關係。
Rpw4<Rpw5<Rpw6<Rpw7<Rpw8<Rpw9
經由此而ESD電流則流入至PAD時，電位最為上升之P阱型固定用第二P+範圍24附近的P阱型14之電位則傳達至閘極電極1~6，流入有通道電流至所有電晶體之N+汲極12與N+源極11間，得到防止電流集中的效果。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開平9-181195號公報
但在專利文獻1之發明中，亦並非可得到完全之電流均一性。即，在所有的電晶體間，同一的電流係未流動，無法完全地解決電流集中。原因係未消解成為電流集中主要原因之電晶體正下方的P阱型14之電位上升的差之故。的確，由閘極電極1~6的電位上升者而成為通道電流成流動於所有的電晶體，但例如，對於閘極電極1與閘極電極6之電晶體進行比較時，閘極電極1之電晶體與閘極電極6之電晶體的通道部之P阱型電位係閘極電極1的部分則容易上升之故，而經由背閘效果，閘極電極1之電晶體的Vth則較閘極電極6的為下降，而在相同閘極電位之通道電流係閘極電極1之電晶體部者為大。另外，關於寄 生雙極電流係僅閘極電極1之電晶體。也就是得到以下的關係。
僅閘極電極1之電晶體電流=大通道電流+寄生雙極電流
閘極電極6之電晶體電流=小通道電流
以模式圖而示此電流電壓特性者為圖9(D)。曲線53係顯示流動於閘極電極1之電晶體的電流，而曲線54係顯示流動於閘極電極6之電晶體的電流。在於閘極電極1之電晶體產生有寄生雙極動作之時點，通道電流則開始流動至閘極電極6之電晶體，但比較於閘極電極1之電晶體電流時為小。
另外，在圖9的構造中，Rpw9係為大之故，容易放入對於寄生雙極動作必要以上，而圖9(D)之保持電壓Vhold則極端地下降，而有成為IC的電源電壓以下者。墊片電極18則為電源電壓墊片，且成立有電源電壓>Vhold之關係的情況，在電源電壓供給時，超過啟動電壓Vtrig之任何雜訊則從電源電壓墊片加以注入時，在電源電壓墊片與Vss間產生有閂鎖。
在圖10所示之電晶體中，更且，搭載ESD元件於IC之情況，經由自PAD所注入之雜訊而IC內部的電路則呈未有閂鎖動作地，以呈圍繞電晶體之形狀而佈局P阱型固定用第一P+範圍23。
此情況之電流集中的電晶體係與圖9同樣地為閘極電極1之電晶體，但在其中在對於閘極寬度方向(與連結N+源極與N+汲極之方向垂直的方向)而言之閘極電極1 的兩端與中央，至P+保護環14為止之距離則中央者為遠之故，而在閘極電極1之電晶體之中，電流亦集中於閘極電極1之中央附近的通道，ESD耐量則更下降。隨之，在並非如圖8~圖10所示之複數的電晶體所排列之多叉形式，而電晶體為僅一個之單叉形式之ESD元件中，亦產生有電流集中而無法抽出ESD元件的性能者。
從此情況，專利文獻1之發明的圖9係比較於圖8之以往方法時，雖有使ESD耐量提升之效果，但電流容易集中於閘極電極1之電晶體，而使用於電源電壓墊片之情況，使閂鎖誘發之可能性為高。更且，作為成提高閂鎖強度之構造時，電流則成為更容易集中，而無法完全地使ESD元件的能力抽出。
理想而言，對於在所有的電晶體，所有的通道中，流動一樣的電流，為了不過於降低Vhold，係將成為根本原因之所有的電晶體，通道正下方之P阱型14的電位的上升作為相同，且必須避免急遽之電位上升。為了實現此等，作為周知的技術而有圖11(A)~(C)所示之方法。 (A)係平面圖，(B)係C-C’之剖面圖，(C)係等效電路。此係以鄰接於電晶體之N+源極11而設置P阱型固定用第二P+範圍24，連接於Vss電極17的手法，至對於所有的電晶體，所有的通道而言之P阱型固定用第二P+範圍24為止之距離則成為同一之故，加以附加於所有的通道正下方之P阱型與Vss間的寄生P阱型阻抗則完全成為同一(等效電路(C)之Rpw10)、對於所有的電晶體， 所有的通道流動有一樣的電流。另外，Rpw10係為小而成為不易進入於寄生雙極動作之故，閂鎖誘發的可能性則變低。但此等則成為危害，而有容易熱破壞之缺點。其理由示於以下。於圖11(D)顯示圖11(A)~(C)之電流電壓特性。呈容易比較地，重複顯示於圖8(D)之特性。如圖11(A)~(C)，通道正下方的P阱型電位則不易上升，而不易進入至寄生雙極動作的情況，如圖11(D)之閘極電極1~6的電晶體之IV特性55，啟動電壓Vtrig，保持電壓Vhold則同時上升，且啟動電壓Vtrig與保持電壓Vhold之間隔則變窄。因此，閂鎖誘發的危險性係可迴避，脫離靜電時之熱量(電流×電壓)為大之故，ESD元件則容易產生熱破壞，自圖8的構造，ESD耐量則下降而成為無法得到欲得到之特性。
為了解決上述課題而採取以下的構成。
在某形態中係一種具有ESD元件之半導體裝置，其特徵為前述ESD元件係具有：半導體基板，和不純物濃度則較加以設置於前述半導體基板表面之前述半導體基板為高之P阱型，和不純物濃度則較加以設置於前述P阱型內之前述半導體基板表面之前述半導體基板為高之N型源極及N型 汲極，和不純物濃度則較接觸於前述N型源極而加以設置於前述半導體基板表面之前述半導體基板為高之P型範圍，和加以設置於成為前述N型源極與前述N型汲極之間的前述半導體基板表面之閘極絕緣膜，和加以設置於前述閘極絕緣膜上之閘極電極；前述N型汲極係加以連接於墊片電極；前述N型源極係加以連接於低側之電源電位；未經由電極而連接前述N型源極與前述P型範圍之具有ESD元件之半導體裝置者。
另外，在其他的形態中，具有上述ESD元件之半導體裝置係作為具有複數前述P型範圍，而複數之前述P型範圍彼此則以與複數之前述P型範圍同等或小之阻抗率的物質加以電性連接之具有ESD元件之半導體裝置。
另外，在其他的形態中，具有上述ESD元件之半導體裝置係作為前述閘極電極則與前述N型源極加以電性連接之具有ESD元件之半導體裝置。
另外，在其他的形態中，具有上述ESD元件之半導體裝置係作為前述閘極電極則與前述P型範圍加以電性連接之具有ESD元件之半導體裝置。
在ESD元件進行動作時，在構成ESD元件之複數的電晶體之通道中，成為呈流動有一樣的電流，而抑制發熱 之同時，成為呈充分地使ESD元件的能力抽出之故，作為結果，成為可縮小ESD元件面積者。
更且，經由構造係耐壓調整亦變為容易。
1~6‧‧‧閘極電極
9‧‧‧半導體基板
10‧‧‧LOCOS氧化膜
11‧‧‧N+源極
12‧‧‧N+汲極
13‧‧‧P阱型電位固定用P+範圍
14‧‧‧p阱型
15‧‧‧閘極氧化膜
16‧‧‧接點
17‧‧‧Vss電極
18‧‧‧墊片電極
20‧‧‧連結P阱型固定用第二P+範圍與閘極電極的電極
21‧‧‧P阱型固定用第二P+電極
22‧‧‧埋入P+範圍
23‧‧‧P阱型固定用第一P+範圍
24‧‧‧P阱型固定用第二P+範圍
25‧‧‧N+集極
26‧‧‧N+射極
50‧‧‧圖8之閘極電極1與6之電晶體之IV特性
51‧‧‧圖8之閘極電極2與5之電晶體之IV特性
52‧‧‧圖8之閘極電極3與4之電晶體之IV特性
53‧‧‧圖9之閘極電極1之電晶體之IV特性
54‧‧‧圖9之閘極電極6之電晶體之IV特性
55‧‧‧圖10之閘極電極1~6之電晶體之IV特性
圖1係本發明之實施例1的圖，(A)係平面圖、(B)係線分D-D’之剖面圖、(C)係等效電路。
圖2係本發明之實施例2的圖，(A)係平面圖、(B)係線分E-E’之剖面圖、(C)係等效電路。
圖3係本發明之實施例3的圖，(A)係平面圖、(B)係線分F-F’之剖面圖、(C)係線分G-G’之剖面圖。
圖4係本發明之實施例4的圖，(A)係平面圖、(B)係線分H-H’之剖面圖、(C)係線分I-I’之剖面圖。
圖5係本發明之實施例5的圖，(A)係平面圖、(B)係線分J-J’之剖面圖、(C)係線分K-K’之剖面圖。
圖6係本發明之實施例6的圖，(A)係平面圖、(B)係線分L-L’之剖面圖。
圖7係本發明之實施例7的圖，(A)係平面圖、(B)係線分M-M’之剖面圖、(C)係等效電路。
圖8係以往ESD元件的圖，(A)係平面圖、(B)係線分A-A’之剖面圖、(C)係等效電路，(D)係電流 電壓特性。
圖9係專利文獻1之以往ESD元件的圖，(A)係平面圖、(B)係線分B-B’之剖面圖、(C)係等效電路，(D)係電流電壓特性。
圖10係將專利文獻1之以往ESD元件的P阱型固定用第一P+，呈圍繞電晶體地進行配置時之平面圖。
圖11係為了將流動至所有的電晶體，所有的通道之電流，作為一樣之以往ESD元件的圖，(A)係平面圖、(B)係線分C-C’之剖面圖、(C)係等效電路，(D)係電流電壓特性。
圖12係本發明之實施例8的圖，(A)係平面圖、(B)係線分N-N’之剖面圖、(C)係線分O-O’之剖面圖。
圖13係本發明之實施例9的圖，(A)係平面圖、(B)係線分P-P’之剖面圖、(C)係線分Q-Q’之剖面圖。
以下，對於本發明之實施形態，參照圖面加以說明。
〔實施例1〕
圖1係顯示本發明之ESD元件的實施例1的圖，(A)係平面圖、(B)係線分D-D’之剖面圖。在圖1(A)中，想定為墊片電極(或者，加以連接於墊片電極 之汲極電極)18係並非作為成浮動而是藉由上層電極而連結於墊片者。
NMOS電晶體係位於加以設置於半導體基板9之P阱型14內。對於NMOS電晶體之周圍的P阱型14表面係有著為了固定電位之P阱型固定用第一P+範圍23，藉由接點16而加以連接於具有Vss電位之配線17。此NMOS電晶體之閘極電極1~6與N+源極11係藉由配線17而加以連接於具有低側之電源電位的Vss端子，而N+汲極12係藉由配線18而加以連接於墊片電極。對於各N+源極11係接觸於鄰旁而加以設置P阱型固定用第二P+範圍24。對於位置於最外側之P阱型固定用第二P+範圍24與P阱型固定用第一P+範圍23之間係加以配置有LOCOS氧化膜10。對於各閘極電極之下方係加以配置有閘極絕緣膜15。然而，在此，N+或P+之顯示係與半導體之導電型同時，經由+的記號而其不純物濃度則比較於由N或P所顯示之範圍為高，而表示金屬配線與電阻接觸大概可形成之濃度者。即使將N+汲極寫成高濃度之N型汲極，亦作為相同意思。
圖1係圖10所示之以往的ESD元件與所有的P阱型固定用第二P+範圍24則以P阱型固定用第二P+電極21而連結的點係為相似，但於P阱型固定用第二P+電極21則具有低側之電源電位的Vss電極17，未經由低阻抗之金屬的電極而連結者則為本實施例之特徵。由作為成此構造者，如圖1(C)所示，所有的電晶體，通道正下方之P 阱型14之寄生阻抗則成為同一之Rpw11，而在所有的電晶體，通道，流動有一樣的電流。此效果係與圖10之以往技術相同之故而可迴避圖8，圖9的問題者。在此，P阱型固定用第二P+電極21係必須以P阱型固定用第二P+範圍24之阻抗率以下的物質，例如金屬等而連結。原因係假設以高的阻抗連結P阱型固定用第二P+範圍24彼此時，於各P阱型固定用第二P+範圍24之電位產生差，有可能產生電流集中之故。
另外，亦從圖1(B)了解到，Rpw11係由從閘極電極1與6之電晶體至P阱型固定用第一P+範圍23之距離而決定之故，而成立Rpw10<Rpw11之關係，成為不易產生也經由圖10之以往技術的問題點之發熱的破壞。
〔實施例2〕
圖2係顯示本發明之實施例2的圖，(A)係平面圖、(B)係線分E-E’之剖面圖。在圖2(A)中，想定為墊片電極(或者，加以連接於墊片電極之汲極電極)18係並非作為成浮動而是藉由上層電極而連結於墊片者。圖2係在圖1之實施例1中，未將閘極電極1~6連接於Vss電極17，而經由連結P阱型固定用第二P+與閘極電極之電極20而與P阱型固定用第二P+範圍24連接的例。由如此作為，在脫離自墊片電極所注入之靜電時，施加電位於閘極電極1~6，不僅寄生雙極電流而亦流動有通道電流之故，不僅在實施例1所得到的效果，亦較實施例1， ESD耐量則提升。
〔實施例3〕
圖3係顯示本發明之實施例3的圖，(A)係平面圖、(B)係線分F-F’之剖面圖、(C)係線分G-G’之剖面圖。此構造係將固定與圖1及圖2之N+源極11鄰接之P阱型固定用第二P+範圍24之通道正下方的範圍之電位的機能，以呈接觸於N+源極11及N+汲極12之正下方地所埋入之高濃度之P型範圍的埋入P+範圍22而加以實現。如圖3(B)及(C)所示，各N+源極11及N+汲極12之正下方的埋入P+範圍22係獨立之故，而經由橫跨於圖3(A)之上側的P阱型固定用第二P+範圍24與存在於其正下方之埋入P+範圍22而加以電性連接。P阱型固定用第二P+範圍24係未於具有低側的電源電位之Vss電極17，經由低阻抗之金屬的電極而連結。經由此，等效電路係成為與圖1(C)相同，而得到與實施例1同樣的效果。另外，鄰接於實施例1之N+源極11的P阱型固定用第二P+範圍24而經由埋入P+範圍22加以埋入至半導體基板之中之故，比較於實施例1，可縮小面積。另外，經由調整N+汲極12之正下方的埋入P+範圍22之不純物濃度或深度之時，可簡單地調整Vhold與Vtrig之故，ESD元件之Vtrig則呈未成為IC之耐壓以下地進行微調整者則成為容易。然而，在圖3(C)中係省略N+汲極12上之配線及接點。
〔實施例4〕
圖4係顯示本發明之實施例4的圖，(A)係平面圖、(B)係線分H-H’之剖面圖、(C)係線分I-I’之剖面圖。在圖4(A)中，想定為墊片電極(或者，加以連接於墊片電極之汲極電極)18係並非作為成浮動而是藉由上層電極而連結於墊片者。圖4係在圖3之實施例3中，未將閘極電極1~6連接於Vss電極17，而經由連結P阱型固定用第二P+與閘極電極之電極20而與P阱型固定用第二P+範圍24連接的例。由如此作為，在脫離自墊片電極所注入之靜電時，施加電位於閘極電極1~6，不僅寄生雙極電流而亦流動有通道電流之故，不僅在實施例3所得到的效果，亦較實施例3，ESD耐量則提升。
在此，連結P阱型固定用第二P+與閘極電極之電極20係必須以P阱型固定用第二P+範圍24之阻抗率以下的物質，例如金屬等而連結。原因係假設以高的阻抗連結P阱型固定用第二P+24彼此時，於各P阱型固定用第二P+範圍24之電位產生差，有可能產生電流集中之故。
另外，可將實施例3與4之N+源極11及N+汲極12之正下方的埋入P+範圍22，在N+源極11或N+汲極12之正下方之任一方得到相同的效果。但僅於N+源極11之正下方配置埋入P+範圍22之情況，成為無法使用埋入P+範圍22之不純物濃度或深度而調整Vhold與Vtrig之電壓者。
〔實施例5〕
圖5係顯示本發明之實施例5的圖，(A)係平面圖、(B)係線分J-J’之剖面圖、(C)係線分K-K’之剖面圖。在平面圖之圖5(A)中，雖與以往技術之圖8略相同構造，但如視圖5(B)與(C)之剖面圖了解到，存在有埋入P+範圍22。與在圖3之實施例3與圖4之實施例4的N+源極11與N+汲極12之正下方的埋入P+範圍22為不同，而於電晶體正下方的全面，存在有與N+源極11和N+汲極12接觸之埋入P+範圍22者則為實施例5之特徵。此構造係可得到與圖3相同的效果者，但埋入P+範圍22未獨立之故而如實施例3及實施例4所示地，在其他範圍無須使埋入P+範圍22彼此連接之故，有著可較圖3更縮小面積之效果。在本實施例中係因對於埋入P+範圍22係未設置導出口等之故，埋入P+範圍22係未於具有低側之電源電位的Vss電極17，經由低阻抗之金屬的電極而連結。
〔實施例6〕
圖6係顯示本發明之實施例6的圖，(A)係平面圖、(B)係線分L-L’之剖面圖。在圖6(A)中，想定為墊片電極(或者，加以連接於墊片電極之汲極電極)18係並非作為成浮動而是藉由上層電極而連結於墊片者。圖6係成為在圖5之實施例5中，追加橫跨於圖6(A)上側 之P阱型固定用第二P+範圍24與存在於其正下方之埋入P+範圍22的構造。經由以未連接閘極電極1~6於Vss電極17而連結P阱型固定用第二P+與閘極電極之電極20，與P阱型固定用第二P+範圍24連接之時，在脫離自墊片電極所注入之靜電時，施加電位於閘極電極1~6，不僅寄生雙極電流而亦流動有通道電流之故，可得到與實施例5相同效果，但經由追加P阱型固定用第二P+範圍24而較實施例5而面積變大。
在此，連結P阱型固定用第二P+範圍24與閘極電極之電極20係必須以P阱型固定用第二P+範圍24之阻抗率以下的物質，例如金屬等而連結。原因係假設以高的阻抗連結P阱型固定用第二P+範圍24彼此時，於各P阱型固定用第二P+範圍24之電位產生差，有可能產生電流集中之故。
〔實施例7〕
圖7係顯示本發明之ESD元件的實施例7的圖，(A)係平面圖、(B)係線分M-M’之剖面圖。在圖7(A)中，想定為墊片電極(或者，加以連接於墊片電極之汲極電極)18係並非作為成浮動而是藉由上層電極而連結於墊片者。此實施例7係將實施例1之MOS電晶體作為成雙極電晶體者，可得到與實施例1同樣的效果。在此，圖1之N+源極11和N+汲極12係由從MOS電晶體變換成雙極電晶體者，在圖7中係成為N+集極25，N+射 極26。另外，在圖1之P阱型固定用第二P+範圍24則在圖7中係相當於基極，但為了謀求用語的統一化，「基極」的名詞係在此作為不使用者。實施例1同樣地，P阱型固定用第二P+電極21係未於具有低側的電源電位之Vss電極17，經由低阻抗之金屬的電極而連結。
然而，從此MOS電晶體變換成雙極電晶體係在實施例3與實施例5中亦可適用。但，實施例2，實施例4，實施例6係在實施例1，實施例3，實施例5中，因僅變更各閘極電極之連接處之故，將MOS電晶體變換成未存在有閘極電極之雙極電晶體時，在適用於實施例1，實施例3，實施例5之情況，和適用於實施例2，實施例4，實施例6之情況中，各成為同一構造。
〔實施例8〕
圖12係將上述之實施例3的MOS電晶體變化成雙極電晶體之ESD保護元件。(A)係平面圖，(B)係線分N-N’之剖面圖，(C)係線分O-O’之剖面圖。與實施例7同樣地，加以設置有N+集極25，N+射極26，而對於N+集極25與N+射極26之下方係埋入P+範圍22則呈各接觸地獨立加以設置。如從圖12(C)了解到，埋入P+範圍22彼此係經由P阱型固定用第二P+範圍24與存在於其正下方之埋入P+範圍22而電性連接。P阱型固定用第二P+範圍24係未於具有低側的電源電位之Vss電極17，經由低阻抗之金屬的電極而連結。本ESD保護元件係經 由雙極動作而進行保護動作。
〔實施例9〕
圖13係與實施例8同樣地，將實施例5的MOS電晶體變化成雙極電晶體之ESD保護元件。(A)係平面圖，(B)係線分P-P’之剖面圖，(C)係線分Q-Q’之剖面圖。與實施例8同樣地，加以設置有N+集極25，N+射極26，而對於N+集極25與N+射極26之下方係一體之埋入P+範圍22則呈各接觸地連續加以設置。亦如從圖13(C)了解到，在本實施例中係因對於埋入P+範圍22係未設置導出口等之故，埋入P+範圍22係未於具有低側之電源電位的Vss電極17，經由低阻抗之金屬的電極而連結。本ESD保護元件係經由雙極動作而進行保護動作。
如此，在本發明之共通的基礎係以低阻抗物質而電性連結ESD元件之各電晶體，存在於各通道之各種基板電位，更且經由做為與Vss電位另外之情況之時，可作為電流之均一化與抑制經由低電壓動作之發熱而使ESD耐量提升者。此想法係不僅附有上述之閘極電極之MOS型ESD元件，而在無閘極電極之雙極型ESD元件中，亦可適用者。
另外，至此對於多叉型式之ESD元件而記述過，但在單叉型式之ESD元件中亦可展開，可得到同樣效果。
另外，雖為當然，但本發明係想定在半導體基板上加以實施之情況，通過實施形態之全體而N+源極11，N+汲 極，P阱型固定用P+範圍，埋入P+範圍，P阱型固定用第一P+範圍，P阱型固定用第二P+範圍之不純物濃度係較P阱型14之此為濃，而P阱型14之不純物濃度係較半導體基板之此為濃。
1~6‧‧‧閘極電極
9‧‧‧半導體基板
10‧‧‧LOCOS氧化膜
11‧‧‧N+源極
12‧‧‧N+汲極
14‧‧‧p阱型
15‧‧‧閘極氧化膜
16‧‧‧接點
17‧‧‧Vss電極
18‧‧‧墊片電極
21‧‧‧P阱型固定用第二P+電極
23‧‧‧P阱型固定用第一P+範圍
24‧‧‧P阱型固定用第二P+範圍

Claims (18)

  1. 一種具有ESD元件之半導體裝置，其特徵為前述ESD元件係具有：半導體基板，和不純物濃度則較加以設置於前述半導體基板表面之前述半導體基板為高之P阱型，和不純物濃度則較加以設置於前述P阱型內之前述半導體基板表面之前述半導體基板為高之N型源極及N型汲極，和不純物濃度則較接觸於前述N型源極而加以設置於前述半導體基板表面之前述半導體基板為高之P型範圍，和加以設置於成為前述N型源極與前述N型汲極之間的前述半導體基板表面之閘極絕緣膜，和加以設置於前述閘極絕緣膜上之閘極電極；前述N型汲極係加以連接於墊片電極；前述N型源極係加以連接於低側之電源電位；未經由電極連接前述N型源極與前述P型範圍者。
  2. 如申請專利範圍第1項記載之具有ESD元件之半導體裝置，其中，具有複數前述P型範圍，而複數之前述P型範圍彼此則以與複數之前述P型範圍同等或小之阻抗率的物質加以電性連接。
  3. 如申請專利範圍第1項或第2項記載之具有ESD元件之半導體裝置，其中，前述閘極電極則與前述N型源極加以電性連接。
  4. 如申請專利範圍第1項或第2項記載之具有ESD元件之半導體裝置，其中，前述閘極電極則與前述P型範圍加以電性連接。
  5. 一種具有ESD元件之半導體裝置，其特徵為前述ESD元件係具有：半導體基板，和不純物濃度則較加以設置於前述半導體基板表面之前述半導體基板為高之P阱型，和不純物濃度則較加以設置於前述P阱型內之前述半導體基板表面之前述半導體基板為高之N型源極及N型汲極，和不純物濃度則較接觸於各前述N型源極及前述N型汲極而加以設置於各前述N型源極及前述N型汲極之正下方的前述半導體基板為高之埋入P型範圍，和加以設置於前述N型源極與前述N型汲極之間的前述半導體基板表面之閘極絕緣膜，和加以設置於前述閘極絕緣膜上之閘極電極；前述N型汲極係加以連接於墊片電極；前述N型源極係加以連接於低側之電源電位；未經由電極而連接前述N型源極與前述埋入P型範圍者。
  6. 如申請專利範圍第5項記載之具有ESD元件之半導體裝置，其中，前述埋入P型範圍則僅加以設置於前述N型汲極之正下方。
  7. 如申請專利範圍第5項記載之具有ESD元件之半導體裝置，其中，前述埋入P型範圍則僅加以設置於前述N型源極之正下方。
  8. 如申請專利範圍第5項乃至第7項任1項記載之具有ESD元件之半導體裝置，其中，具有複數前述埋入P型範圍，而前述埋入P型範圍彼此則以較前述半導體基板之阻抗值為小之阻抗率的物質加以電性連接。
  9. 一種具有ESD元件之半導體裝置，其特徵為前述ESD元件係具有：半導體基板，和不純物濃度則較加以設置於前述半導體基板表面之前述半導體基板為高之P阱型，和不純物濃度則較加以設置於前述P阱型內之前述半導體基板表面之前述半導體基板為高之N型源極及N型汲極，和加以設置於前述N型源極與前述N型汲極之間的前述半導體基板表面之閘極絕緣膜，和不純物濃度則較呈與前述N型源極及前述N型汲極接觸地連續加以設置於前述N型源極及前述N型汲極之正下方的一體所成之前述半導體基板為高之埋入P型範圍，和加以設置於前述閘極絕緣膜上之閘極電極；前述N型汲極係加以連接於墊片電極；前述N型源極係加以連接於低側之電源電位； 未經由電極連接前述N型源極與前述埋入P型範圍者。
  10. 如申請專利範圍第5項乃至第9項任1項記載之具有ESD元件之半導體裝置，其中，前述閘極電極則與前述N型源極加以電性連接。
  11. 如申請專利範圍第5項乃至第9項任1項記載之具有ESD元件之半導體裝置，其中，前述閘極電極則與前述埋入P型範圍加以電性連接。
  12. 一種具有ESD元件之半導體裝置，其特徵為前述ESD元件係具有：半導體基板，和不純物濃度則較加以設置於前述半導體基板表面之前述半導體基板為高之P阱型，和不純物濃度則較加以設置於前述P阱型內之前述半導體基板表面之前述半導體基板為高之N型源極及N型汲極，和不純物濃度則較接觸於前述N型源極而加以設置於前述半導體基板表面之前述半導體基板為高之P型範圍，前述N型汲極係加以連接於墊片電極；前述N型源極係加以連接於低側之電源電位；未經由電極連接前述N型源極與前述P型範圍者。
  13. 如申請專利範圍第12項記載之具有ESD元件之半導體裝置，其中，前述P型範圍為複數，而複數之前述P型範圍彼此則以與複數之前述P型範圍同等或小之阻抗 率的物質加以電性連接。
  14. 一種具有ESD元件之半導體裝置，其特徵為前述ESD元件係具有：半導體基板，和不純物濃度則較加以設置於前述半導體基板表面之前述半導體基板為高之P阱型，和不純物濃度則較加以設置於前述P阱型內之前述半導體基板表面之前述半導體基板為高之N型源極及N型汲極，和不純物濃度則較接觸於各前述N型源極及前述N型汲極而加以設置於各前述N型源極及前述N型汲極之正下方的前述半導體基板為高之埋入P型範圍，前述N型汲極係加以連接於墊片電極；前述N型源極係加以連接於低側之電源電位；未經由電極連接前述N型源極與前述埋入P型範圍者。
  15. 如申請專利範圍第14項記載之具有ESD元件之半導體裝置，其中，前述埋入P型範圍則僅加以設置於前述N型汲極之正下方。
  16. 如申請專利範圍第14項記載之具有ESD元件之半導體裝置，其中，前述埋入P型範圍則僅加以設置於前述N型源極之正下方。
  17. 如申請專利範圍第14項乃至第16項任1項記載之具有ESD元件之半導體裝置，其中，前述埋入P型範 圍為複數，而複數之前述埋入P型範圍彼此則以較前述半導體基板之阻抗值為小之阻抗率的物質加以電性連接。
  18. 一種具有ESD元件之半導體裝置，其特徵為前述ESD元件係具有：半導體基板，和不純物濃度則較加以設置於前述半導體基板表面之前述半導體基板為高之P阱型，和不純物濃度則較加以設置於前述P阱型內之前述半導體基板表面之前述半導體基板為高之N型源極及N型汲極，和不純物濃度則較呈與前述N型源極及前述N型汲極接觸地連續加以設置於前述N型源極及前述N型汲極之正下方的一體所成前述半導體基板為高之埋入P型範圍，前述N型汲極係加以連接於墊片電極；前述N型源極係加以連接於低側之電源電位；未經由電極連接前述N型源極與前述埋入P型範圍者。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109417033B (zh) * 2016-06-28 2022-03-18 株式会社索思未来 半导体装置以及半导体集成电路
CN106773410B (zh) * 2016-12-30 2020-01-17 武汉华星光电技术有限公司 显示面板及其静电释放电路
US10763334B2 (en) 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
US10600746B2 (en) * 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10770415B2 (en) 2018-12-04 2020-09-08 Cree, Inc. Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation
JP7380310B2 (ja) * 2019-02-28 2023-11-15 住友電工デバイス・イノベーション株式会社 電界効果トランジスタ及び半導体装置
US11417746B2 (en) 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers
CN113672018B (zh) * 2021-08-13 2024-04-16 北京同芯科技有限公司 能消除衬底电压影响的多晶电阻匹配方法及电路
WO2023190001A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0700089A1 (en) * 1994-08-19 1996-03-06 STMicroelectronics S.r.l. A device for protection against electrostatic discharges on the I/O terminals of a MOS integrated circuit
KR100203054B1 (ko) 1995-12-02 1999-06-15 윤종용 개선된 정전기 방전 능력을 갖는 집적 회로
US6424013B1 (en) * 1999-07-09 2002-07-23 Texas Instruments Incorporated Body-triggered ESD protection circuit
US6306695B1 (en) * 1999-09-27 2001-10-23 Taiwan Semiconductor Manufacturing Company Modified source side inserted anti-type diffusion ESD protection device
JP2001284540A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法
US6815775B2 (en) * 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
US6621133B1 (en) * 2002-05-09 2003-09-16 United Microelectronics Corp. Electrostatic discharge protection device
JP3879063B2 (ja) * 2002-06-11 2007-02-07 富士通株式会社 半導体装置およびその製造方法
US7394630B2 (en) * 2002-10-11 2008-07-01 Ming-Dou Ker Electrostatic discharge protection device for mixed voltage interface
KR100532463B1 (ko) * 2003-08-27 2005-12-01 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
US7187527B2 (en) * 2004-09-02 2007-03-06 Macronix International Co., Ltd. Electrostatic discharge conduction device and mixed power integrated circuits using same
JP5108250B2 (ja) * 2006-04-24 2012-12-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7705404B2 (en) * 2006-12-20 2010-04-27 Amazing Microelectronic Corporation Electrostatic discharge protection device and layout thereof
JP2008193019A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置
TWI361485B (en) * 2008-04-30 2012-04-01 Macronix Int Co Ltd Transistor layout for electrostatic discharge protective circuit
US8362564B2 (en) * 2010-08-20 2013-01-29 Intersil Americas Inc. Isolated epitaxial modulation device
JP2013008715A (ja) * 2011-06-22 2013-01-10 Semiconductor Components Industries Llc 半導体装置
US9673187B2 (en) * 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus

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