JP7380310B2 - 電界効果トランジスタ及び半導体装置 - Google Patents

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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29099—Material
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description

本発明は、電界効果トランジスタ及び半導体装置に関する。
特許文献１には、半導体装置に関する技術が記載されている。この文献の半導体装置は、半導体チップと、半導体チップ上に配置された２つの電極パッドと、半導体チップ上において２つの電極パッドと外周との間に配置された導電性のガードリングとを備える。ガードリングの一部領域を排することで、ガードリングを互いに絶縁された複数の単位領域に分割している。
特開２０１０－１７７５５０号公報
電界効果トランジスタは、基板の主面上に設けられた導体領域と、半導体領域のうち活性領域上に設けられたゲート電極、ソース電極、及びドレイン電極とを備える。これらの電極からは配線が延びており、該配線の先端はワイヤボンディングのためのパッドに接続されている。例えば、ゲート電極に接続されたゲートパッドは、活性領域に対して一方側に位置する不活性領域上に設けられる。また、ドレイン電極に接続されたドレインパッドは、活性領域に対して他方側に位置する不活性領域上に設けられる。基板の裏面には金属膜が設けられ、この裏面金属膜は、導電接合材を介して金属製のベース部材に導電接合される。多くの場合、ベース部材は基準電位（グランド電位）に規定される。
上記の構成を備える電界効果トランジスタにおいては、次のような課題が生じる。或る使用例において、ゲート電極には基準電位よりも低い負の電圧が印加される。従って、ゲートパッドとベース部材との間には、ゲートパッド側を負とする電界が生じる。多湿環境下においては、この電界に起因して、ベース部材と裏面金属膜との間の導電接合材に含まれる金属（例えばＡｇ，Ａｕ，Ｃｕなど）のイオンマイグレーションが生じ易い。イオンマイグレーションとは、イオン化した金属が電界間の物質の表面を移動する現象である。金属イオンは、電界に引かれて移動し、何らかの理由によりイオン化状態から金属に戻り、蓄積することでデンドライト（樹枝）を形成する。導電接合材から金属のデンドライトが成長してゲートパッドと裏面金属膜とが短絡すると、半導体装置の動作不良に繋がる。
そこで、本開示は、導電接合材に含まれる金属のイオンマイグレーションによる、裏面金属膜とゲートパッドとの短絡を低減すること、及び電界効果トランジスタの耐湿性を向上することができる電界効果トランジスタ及び半導体装置を提供することを目的とする。
一実施形態に係る電界効果トランジスタ及び半導体装置は、基板の主面上に設けられ、第１方向に並ぶ第１不活性領域、活性領域、及び第２不活性領域を有する半導体領域と、活性領域上に設けられたゲート電極、ソース電極及びドレイン電極と、第１不活性領域上に設けられ、ゲート電極と電気的に接続されたゲートパッドと、第１方向に並ぶ半導体領域の一対の端縁のうち第１不活性領域側の端縁とゲートパッドとの間において、ゲートパッドから離間して半導体領域上に設けられ、半導体領域に接する金属製のゲートガードと、第２不活性領域上に設けられ、ドレイン電極と電気的に接続されたドレインパッドと、半導体領域の一対の端縁のうち第２不活性領域側の端縁とドレインパッドとの間において、ドレインパッドから離間して半導体領域上に設けられ、半導体領域に接する金属製のドレインガードと、を備える。ゲートガードは、基板の裏面に設けられた金属膜と電気的に接続されている。ドレインガードは金属膜、ゲート電極、ソース電極及びドレイン電極に対して非導通状態にある。
本開示によれば、導電接合材に含まれる金属のイオンマイグレーションによる、裏面金属膜とゲートパッドとの短絡を低減すること、及び電界効果トランジスタの耐湿性を向上することが可能な電界効果トランジスタ及び半導体装置を提供することが可能となる。
図１は、第１実施形態に係る電界効果トランジスタ（以下、単にトランジスタと称する）１Ａの構成を示す平面図である。 図２は、図１のII－II線に沿った断面図である。 図３は、図１のIII－III線に沿った断面図である。 図４は、図１のIV－IV線に沿った断面図である。 図５は、第１実施形態の作製方法の代表的な工程を示す断面図である。（ａ）は図１のII－II線に対応する断面を示し、（ｂ）はIII－III線に対応する断面を示し、（ｃ）はIV－IV線に対応する断面を示す。 図６は、第１実施形態の作製方法の代表的な工程を示す断面図である。（ａ）は図１のII－II線に対応する断面を示し、（ｂ）はIII－III線に対応する断面を示し、（ｃ）はIV－IV線に対応する断面を示す。 図７は、第１実施形態の作製方法の代表的な工程を示す断面図である。（ａ）は図１のII－II線に対応する断面を示し、（ｂ）はIII－III線に対応する断面を示し、（ｃ）はIV－IV線に対応する断面を示す。 図８は、第１実施形態の作製方法の代表的な工程を示す断面図である。（ａ）は図１のII－II線に対応する断面を示し、（ｂ）はIII－III線に対応する断面を示し、（ｃ）はIV－IV線に対応する断面を示す。 図９は、第１実施形態の作製方法の代表的な工程を示す断面図である。（ａ）は図１のII－II線に対応する断面を示し、（ｂ）はIII－III線に対応する断面を示し、（ｃ）はIV－IV線に対応する断面を示す。 図１０は、一変形例に係るトランジスタ１Ｂの部分断面図であって、図１に示したII－II線に対応する断面を示している。 図１１は、第２実施形態に係る半導体装置１００の構成を示す平面図である。
［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。一実施形態に係る電界効果トランジスタは、基板の主面上に設けられ、第１方向に並ぶ第１不活性領域、活性領域、及び第２不活性領域を有する半導体領域と、活性領域上に設けられたゲート電極、ソース電極及びドレイン電極と、第１不活性領域上に設けられ、ゲート電極と電気的に接続されたゲートパッドと、第１方向に並ぶ半導体領域の一対の端縁のうち第１不活性領域側の端縁とゲートパッドとの間において、ゲートパッドから離間して半導体領域上に設けられ、半導体領域に接する金属製のゲートガードと、第２不活性領域上に設けられ、ドレイン電極と電気的に接続されたドレインパッドと、半導体領域の一対の端縁のうち第２不活性領域側の端縁とドレインパッドとの間において、ドレインパッドから離間して半導体領域上に設けられ、半導体領域に接する金属製のドレインガードと、を備える。ゲートガードは、基板の裏面に設けられた金属膜と電気的に接続されている。ドレインガードは金属膜、ゲート電極、ソース電極及びドレイン電極に対して非導通状態にある。
上記の電界効果トランジスタは、半導体領域の端縁とゲートパッドとの間に、ゲートガードを備える。ゲートガードは裏面金属膜と電気的に接続されており、裏面金属膜と同電位（例えば基準電位）に規定される。これにより、電界はゲートガードとゲートパッドとの間で主に発生し、ゲートガードと裏面金属膜との間において生じる電界は僅かとなる。従って、ゲートガードと裏面金属膜との間においては金属イオンを移動させる力が極めて弱くなるので、基板の側面におけるデンドライトの成長を抑制し、裏面金属膜とゲートパッドとの短絡を低減することができる。また、上記の電界効果トランジスタは、半導体領域の端縁とドレインパッドとの間に、ドレインガードを備える。そして、ドレインガードは、裏面金属膜、ゲート電極、ソース電極およびドレイン電極に対して非導通状態とされている。これにより、ゲートガードとともに活性領域への水分の侵入を抑制し、トランジスタの耐湿性を向上することができる。
上記の電界効果トランジスタにおいて、ソース電極は、基板及び半導体領域を貫通する配線を介して金属膜と電気的に接続されており、ゲートガードはソース電極と電気的に接続されてもよい。
上記の電界効果トランジスタは、第１不活性領域上においてゲートパッドと並んで設けられ、ソース電極と電気的に接続されたソースパッドを更に備え、ゲートガードはソースパッドから第１不活性領域側の端縁に沿って延出してもよい。例えばこのような構成により、ゲートガードをソース電極と電気的に接続するとともに、ゲートパッドと半導体領域の端縁との間にゲートガードを配置することができる。
上記の電界効果トランジスタは、ドレインパッド上及びゲートパッド上に開口を有する絶縁膜を更に備え、ゲートガード及びドレインガードは絶縁膜によって覆われてもよい。この場合、電界効果トランジスタの耐湿性を更に高めることができる。
一実施形態に係る半導体装置は、上記いずれかの電界効果トランジスタと、金属製の表面を有し、電界効果トランジスタを搭載するベース部材と、電界効果トランジスタの金属膜とベース部材の表面との間に介在し、Ａｇ、Ａｕ及びＣｕのうち少なくとも１つを含む導電接合材と、を備える。この半導体装置は、上記いずれかのトランジスタを備える。従って、電界効果トランジスタとベース部材の表面との間に介在する導電接合材のイオンマイグレーションに起因するデンドライトの成長を抑制し、ベース部材の表面とゲートパッドとの短絡を低減することができる。また、活性領域への水分の侵入を抑制し、電界効果トランジスタの耐湿性を向上することができる。
上記の半導体装置において、電界効果トランジスタを収容するパッケージが非気密構造を有してもよい。この場合、電界効果トランジスタの有用性がより顕著となる。
［本開示の実施形態の詳細］
本開示の電界効果トランジスタ及び半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る電界効果トランジスタ（以下、単にトランジスタと称する）１Ａの構成を示す平面図である。図２は、図１のII－II線に沿った断面図である。図３は、図１のIII－III線に沿った断面図である。図４は、図１のIV－IV線に沿った断面図である。図１～図４に示すように、トランジスタ１Ａは、基板３、絶縁膜５～９、ゲート電極２１、ソース電極２２、ドレイン電極２３、ゲートパッド３１、ソースパッド３２、ドレインパッド３３、フィールドプレート３５（図４を参照）、金属ビア４４（図２を参照）、及び裏面金属膜４５を備える。
基板３は、平坦な主面３ａと、主面３ａの反対側に位置する平坦な裏面３ｂとを有する。基板３は、成長基板３０と、成長基板３０の主面３０ａ上に設けられた窒化物半導体層４とを含む。成長基板３０は、例えばＳｉＣ基板であって、裏面３０ｂを含む。成長基板３０の裏面３０ｂは、基板３の裏面３ｂと一致する。成長基板３０は、窒化物半導体層４のエピタキシャル成長のために用いられる。
窒化物半導体層４は、本実施形態における半導体領域の例であって、成長基板３０の主面３０ａ上に形成されたエピタキシャル層である。窒化物半導体層４は、基板３の主面３ａを構成する。トランジスタ１Ａが高電子移動度トランジスタ（ＨＥＭＴ）である場合、窒化物半導体層４は、例えば、主面３０ａに接するＡｌＮバッファ層と、ＡｌＮバッファ層上に設けられたＧａＮチャネル層と、ＧａＮチャネル層上に設けられたＡｌＧａＮ（若しくはＩｎＡｌＮ）バリア層と、バリア層上に設けられたＧａＮキャップ層とを有する。ＡｌＮバッファ層はアンドープであり、その厚さは例えば１０ｎｍ～２０ｎｍの範囲内である。ＧａＮチャネル層はアンドープであり、その厚さは例えば０．４μｍ～１．２μｍの範囲内である。バリア層の厚さは例えば１０ｎｍ～３０ｎｍの範囲内である。但し、ＩｎＡｌＮバリア層の場合、その厚さは２０ｎｍよりも小さく設定される。ＧａＮキャップ層はｎ型であり、その厚さは例えば５ｎｍである。
図１に示すように、窒化物半導体層４は、活性領域４ａと、活性領域４ａの周囲に設けられた不活性領域４ｂとを有する。活性領域４ａは、トランジスタとして動作する領域である。不活性領域４ｂは、窒化物半導体層４に例えばアルゴン（Ａｒ）等のイオン（プロトン）が注入されることによって電気的に不活性化された領域である。不活性領域４ｂは、互いに隣り合うトランジスタ１Ａ同士の電気的な分離、及びトランジスタ１Ａの動作領域の限定のために設けられる。不活性領域４ｂは、活性領域４ａに対して主面３ａに沿う方向Ｄ１（第１方向）の一方側に位置する第１不活性領域４ｂａと、活性領域４ａに対して方向Ｄ１の他方側に位置する第２不活性領域４ｂｂとを含む。すなわち、第１不活性領域４ｂａと、活性領域４ａと、第２不活性領域４ｂｂとは、方向Ｄ１においてこの順に並んでいる。
絶縁膜５～９は、窒化物半導体層４上に位置する絶縁性の積層構造体を構成する。絶縁膜５～９は、活性領域４ａ上及び不活性領域４ｂ上のほぼ全面にわたって設けられている。絶縁膜５～９は、例えばＳｉＮ、ＳｉＯ2、ＳｉＯＮなどのシリコン化合物を主に含んで構成される。なお、本実施形態では絶縁膜５～９は互いに接しているが、少なくとも１つの層間に他の層が設けられてもよい。
ソース電極２２は、窒化物半導体層４の活性領域４ａ上に複数設けられており、絶縁膜５に形成された開口５１（図４を参照）を通じて窒化物半導体層４の活性領域４ａとオーミック接触を成す。図１に示すように、複数のソース電極２２は方向Ｄ１と交差（例えば直交）する方向Ｄ２（第２方向）に沿って並んでおり、各ソース電極２２の平面形状は、方向Ｄ１を長手方向とする長方形状を呈する。ソース電極２２は、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）からなる積層構造が合金化されて成り、主にＡｌを含む。
ドレイン電極２３は、窒化物半導体層４の活性領域４ａ上に複数設けられており、絶縁膜５に形成された開口を通じて窒化物半導体層４の活性領域４ａとオーミック接触を成す。図１に示すように、複数のドレイン電極２３は、方向Ｄ２に沿ってソース電極２２と交互に並んでおり、各ドレイン電極２３の平面形状は、方向Ｄ１を長手方向とする長方形状を呈する。ドレイン電極２３もまた、例えばＴｉ層、Ａｌ層及びＴｉ層（又はＴａ層、Ａｌ層及びＴａ層）からなる積層構造が合金化されて成り、主にＡｌを含む。
ゲート電極２１は、窒化物半導体層４の活性領域４ａ上に設けられる複数の部分（フィンガ部）と、第１不活性領域４ｂａ上へ延在する部分とを含む。各ゲート電極２１のフィンガ部は、方向Ｄ１に沿って延びており、ソース電極２２とドレイン電極２３との間に位置する。これらのゲート電極２１のフィンガ部は、窒化物半導体層４の活性領域４ａとショットキ接触を成す。ゲート電極２１と窒化物半導体層４との方向Ｄ２における接触幅（ゲート長）は、例えば０．５μｍである。ゲート電極２１は、Ｎｉ層と、該Ｎｉ層上のＡｕ層とを含む積層構造を有する。一例ではＮｉ層は窒化物半導体層４に接しており、Ａｕ層はＮｉ層に接している。或いは、Ｎｉ層とＡｕ層との間にＰｄ層が介在してもよい。
フィールドプレート３５は、ゲート電極２１に沿って設けられる金属膜である。図４に示すように、フィールドプレート３５とゲート電極２１との間には、絶縁膜７が介在している。フィールドプレート３５は、例えばＴｉ層（又はＴａ層）とＡｕ層との積層構造を有する。
ゲートパッド３１は、ゲート電極２１のうち第１不活性領域４ｂａ上の部分上に設けられた金属膜であり、絶縁膜７，８に形成された開口を介してゲート電極２１と接することによりゲート電極２１と電気的に接続されている。本実施形態では、複数のゲートパッド３１が方向Ｄ２に並んで設けられている。各ゲートパッド３１は、ボンディングワイヤを介して外部配線と電気的に接続される。そのため、各ゲートパッド３１の表面は絶縁膜９の開口から露出している。各ゲートパッド３１は、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。
ソースパッド３２は、窒化物半導体層４の活性領域４ａ上から第１不活性領域４ｂａ上にわたって設けられた金属膜である。本実施形態のソースパッド３２は、方向Ｄ２において複数のゲートパッド３１と交互に並んで設けられた複数の部分と、複数のソース電極２２それぞれの上に延び、各ソース電極２２を覆う複数の部分（フィンガ部）とを有する。ソースパッド３２は、フィンガ部において各ソース電極２２と接することにより各ソース電極２２と電気的に接続されている。また、ゲートパッド３１と並んで設けられたソースパッド３２の部分は、絶縁膜９の開口から露出するとともに、基板３を貫通する金属ビア４４（図２を参照）を介して、裏面金属膜４５と電気的に接続されている。なお、本実施形態のソースパッド３２は、窒化物半導体層４に接する下層３２ａ（図２を参照）を含む。下層３２ａは、金属ビア４４を形成するための貫通孔３ｃを基板３に形成する際に、エッチングを停止するために用いられる。下層３２ａは、例えばゲート電極２１と同じ積層構造を有する。各ソースパッド３２における下層３２ａを除く残部は、ゲートパッド３１と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。この積層構造は、下層３２ａの周囲において窒化物半導体層４と接している。
金属ビア４４は、基板３（成長基板３０及び窒化物半導体層４）を裏面３ｂから主面３ａまで貫通する貫通孔３ｃ内に設けられた配線であり、基板３の裏面３ｂ上からソースパッド３２に達し、ソースパッド３２に接している。金属ビア４４は、裏面３ｂ上に設けられる裏面金属膜４５とソース電極２２とを、ソースパッド３２を介して電気的に低抵抗で接続するために設けられる。グランド電位（基準電位）に規定されたベース部材上にトランジスタ１Ａが実装される際、該ベース部材と裏面金属膜４５とは、焼結型Ａｇペースト等の導電接合材を介して電気的に接続される。これにより、ソース電極２２にグランド電位が与えられる。
ドレインパッド３３は、窒化物半導体層４の第２不活性領域４ｂｂ上から活性領域４ａ上にわたって設けられた金属膜である。ドレインパッド３３は、ゲートパッド３１及びソースパッド３２と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。ドレインパッド３３は、複数のドレイン電極２３それぞれの上に延び、各ドレイン電極２３を覆う複数の部分（フィンガ部）を有し、各ドレイン電極２３と接することにより各ドレイン電極２３と電気的に接続されている。また、ドレインパッド３３において第２不活性領域４ｂｂ上に設けられた部分は、例えば方向Ｄ２を長手方向とする長方形状を呈しており、ボンディングワイヤを介して外部配線と電気的に接続される。そのため、ドレインパッド３３の当該部分の表面は絶縁膜９の開口から露出している。
本実施形態のトランジスタ１Ａは、主面３ａ上（窒化物半導体層４上）に設けられたゲートガード１１及びドレインガード１２を更に備える。ゲートガード１１は、金属膜からなり、絶縁膜５～８に形成された開口を埋め込み、窒化物半導体層４の第１不活性領域４ｂａに接している。ゲートガード１１は、方向Ｄ１に並ぶ主面３ａの一対の端縁（言い換えると、窒化物半導体層４の一対の端縁）３ａａ，３ａｂのうち、第１不活性領域４ｂａ側の端縁３ａａとゲートパッド３１との間において、端縁３ａａ及びゲートパッド３１の双方から離間して設けられている。図示例では、ゲートガード１１は主に方向Ｄ２に沿って（主面３ａの端縁３ａａに沿って）延在している。また、ゲートガード１１は、方向Ｄ２に並ぶ主面３ａの一対の側縁３ａｃ，３ａｄのそれぞれに沿って延びる部分１１ａ，１１ｂを含む。これらの部分１１ａ，１１ｂは、端縁３ａａ付近からそれぞれ側縁３ａｃ，３ａｄに沿って方向Ｄ１に延びている。ゲートガード１１は、このような平面形状を有することによって、複数のゲートパッド３１からなるパッド群を三方から囲んでいる。
ゲートガード１１は、方向Ｄ２において並ぶ複数のソースパッド３２のそれぞれに対応して設けられた複数の配線１３を介してソースパッド３２と低抵抗にて電気的に接続されており、更に、ソースパッド３２を介してソース電極２２と電気的に接続されている。本実施形態では、ゲートガード１１はソースパッド３２から主面３ａの端縁３ａａに沿って延出している。ゲートガード１１は配線１３、ソースパッド３２及び金属ビア４４を介して裏面金属膜４５と電気的に低抵抗にて接続されており、ソース電極２２と同電位（例えば基準電位）に規定される。
図３を参照して、延在方向と交差する方向におけるゲートガード１１と主面３ａとの接触幅Ｗ１は、例えば１μｍ～１０μｍの範囲内であり、一実施例では６μｍである。主面３ａにおけるゲートガード１１とゲート電極２１との距離Ｌ１は、例えば５μｍ～２０μｍの範囲内であり、一実施例では１５μｍである。ゲートガード１１と基板３の端面（端縁３ａａ）との距離Ｌ２は、例えば５μｍ～４０μｍの範囲内であり、一実施例では２５μｍである。主面３ａを基準とするゲートガード１１の高さ（本実施形態ではゲートガード１１の厚さと等しい）ｈ１は、例えば２μｍ～８μｍの範囲内であり、一実施例では４μｍである。
ドレインガード１２は、金属膜からなり、絶縁膜５～８に形成された開口を埋め込み、窒化物半導体層４の第２不活性領域４ｂｂに接している。ドレインガード１２は、主面３ａの第２不活性領域４ｂｂ側の端縁３ａｂとドレインパッド３３との間において、端縁３ａｂ及びドレインパッド３３の双方から離間して設けられている。図示例では、ドレインガード１２は主に方向Ｄ２に沿って（主面３ａの端縁３ａｂに沿って）延在している。また、ドレインガード１２は、主面３ａの一対の側縁３ａｃ，３ａｄのそれぞれに沿って延びる部分１２ａ，１２ｂを含む。これらの部分１２ａ，１２ｂは、端縁３ａｂ付近からそれぞれ側縁３ａｃ，３ａｄに沿って方向Ｄ１に延びている。ドレインガード１２は、このような平面形状を有することによって、複数のドレインパッド３３からなるパッド群を三方から囲んでいる。
ドレインガード１２は、裏面金属膜４５、ゲート電極２１、ソース電極２２、及びドレイン電極２３に対して非導通状態にある。本実施形態のドレインガード１２は、電極２１～２３及び裏面金属膜４５に対して、窒化物半導体層４の第２不活性領域４ｂｂ及び絶縁膜５～９（誘電体）を介して繋がっている。なお、トランジスタ１Ａの動作の際、ドレインガード１２の電位は、ドレインパッド３３と裏面金属膜４５との間の電位差を、ドレインパッド３３とドレインガード１２との間の抵抗値および裏面金属膜４５とドレインガード１２との間の抵抗値の比に応じて分割した値となる。ドレインパッド３３とドレインガード１２との距離は裏面金属膜４５とドレインガード１２との距離と比べて短いので、ドレインガード１２の電位はドレインパッド３３の電位に近い値となる。
延在方向と交差する方向におけるドレインガード１２と主面３ａとの接触幅は、例えば１μｍ～１０μｍの範囲内であり、一実施例では６μｍである。主面３ａにおけるドレインガード１２とドレインパッド３３との距離は、例えば５μｍ～２０μｍの範囲内であり、一実施例では１５μｍである。ドレインガード１２と基板３の端面（端縁３ａｂ）との距離は、例えば５μｍ～４０μｍの範囲内であり、一実施例では２５μｍである。主面３ａを基準とするドレインガード１２の高さ（本実施形態ではドレインガード１２の厚さと等しい）は、例えば２μｍ～８μｍの範囲内であり、一実施例では４μｍである。
ゲートガード１１及びドレインガード１２は、ゲートパッド３１、ソースパッド３２およびドレインパッド３３と同時に形成され、これらのパッド３１～３３と同じ材料によって構成されている。すなわち、本実施形態のゲートガード１１及びドレインガード１２は、パッド３１～３３と同様の積層構造、例えばＴｉＷ層と、ＴｉＷ層上のＡｕ層とを含む積層構造を有する。ゲートガード１１及びドレインガード１２は、絶縁膜９によって覆われている。
以上の構成を備える本実施形態のトランジスタ１Ａを作製する方法について説明する。図５～図９は、本実施形態の作製方法の代表的な工程を示す断面図である。図５～図９において、（ａ）は図１のII－II線に対応する断面を示し、（ｂ）はIII－III線に対応する断面を示し、（ｃ）はIV－IV線に対応する断面を示す。
まず、成長基板３０上に窒化物半導体層４を形成して、基板３を作製する。具体的には、まず成長基板３０上にＡｌＮバッファ層をエピタキシャル成長させ、その上にＧａＮチャネル層をエピタキシャル成長させ、その上にＡｌＧａＮ（若しくはＩｎＡｌＮ）バリア層をエピタキシャル成長させ、その上にＧａＮキャップ層をエピタキシャル成長させる。そして、窒化物半導体層４の活性領域４ａ以外の部分にＡｒ＋をイオン注入することにより、不活性領域４ｂを形成する。こうして、図１～図４に示された基板３が作製される。
次に、図５の（ａ）～（ｃ）に示すように、基板３の主面３ａ上に絶縁膜５を堆積する。例えば絶縁膜５がＳｉＮ等のシリコン化合物からなる場合、絶縁膜５をプラズマＣＶＤ法または減圧ＣＶＤ（ＬＰＣＶＤ）法により堆積する。ＬＰＣＶＤの場合、その成膜温度は例えば８５０℃であり、成膜圧力は例えば１０Ｐａ以下である。成膜原料は例えばＮＨ3及びＳｉＨ2Ｃｌ2である。絶縁膜５の厚さは例えば６０ｎｍ～１００ｎｍの範囲内であり、一実施例では６０ｎｍである。
続いて、図６の（ｃ）に示すように、ソース電極２２に対応する開口５１を絶縁膜５に形成する。同時に、ドレイン電極２３に対応する別の開口を絶縁膜５に形成する。具体的には、これらの開口に対応する開口パターンを有するレジストマスクを絶縁膜５上に形成し、該開口パターンを通じて絶縁膜５をエッチングすることにより、これらの開口を形成する。その後、リフトオフ法を用いてソース電極２２を開口５１内に形成するとともに、ドレイン電極２３を別の開口内に形成する。すなわち、上記レジストマスクを残した状態で、ソース電極２２およびドレイン電極２３のための各金属層（例えばＴｉ／Ａｌ／Ｔｉ、またはＴａ／Ａｌ／Ｔａ）を物理蒸着法などを用いて順に堆積する。各Ｔｉ層（またはＴａ層）の厚さは例えば１０～３０ｎｍの範囲内（一実施例では１０ｎｍ）であり、Ａｌ層の厚さは例えば２００ｎｍ～４００ｎｍの範囲内（一実施例では３００ｎｍ）である。レジストマスク上に堆積した金属材料をレジストマスクとともに除去したのち、５００℃～６００℃（一実施例では５５０℃）の範囲内の温度で熱処理（アニール）を行い、ソース電極２２およびドレイン電極２３の合金化を行う。５００℃～６００℃の範囲内の温度を維持する時間は、例えば１分である。
続いて、図６の（ａ）～（ｃ）に示すように、絶縁膜５、ソース電極２２及びドレイン電極２３を覆う絶縁膜６を堆積する。例えば絶縁膜６がＳｉＮ等のシリコン化合物からなる場合、絶縁膜６をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ3及びＳｉＨ4である。絶縁膜６の厚さは例えば１００ｎｍである。この工程により、ゲート電極２１を形成すべき領域は、二重の絶縁膜５，６で覆われる。
続いて、ゲート電極２１及びソースパッド３２の下層３２ａを形成する。まず、絶縁膜６上に、電子ビーム（Electron Beam：ＥＢ）用のレジストを堆積し、ＥＢ描画によって該ＥＢレジストにゲート電極２１及びソースパッド３２の下層３２ａのための開口パターンを形成する。次に、ＥＢレジストの開口パターンを介して絶縁膜６及び絶縁膜５を連続してエッチングすることにより、図７の（ｂ），（ｃ）に示すように、絶縁膜５，６を貫通する開口５２，５３を形成して窒化物半導体層４を露出させる。その後、リフトオフ法を用いて、ゲート電極２１を開口５２内に形成すると同時に、ソースパッド３２の下層３２ａを開口５３内に形成する。すなわち、ＥＢレジストを残した状態で、ゲート電極２１および下層３２ａのための各金属層（例えばＮｉ／ＡｕまたはＮｉ／Ｐｄ／Ａｕ）を物理蒸着法などを用いて順に堆積する。Ｎｉ層の厚さは例えば７０ｎｍ～１５０ｎｍの範囲内（一実施例では１００ｎｍ）であり、Ｐｄ層の厚さは例えば５０ｎｍ～１００ｎｍの範囲内（一実施例では５０ｎｍ）であり、Ａｕ層の厚さは例えば３００ｎｍ～７００ｎｍの範囲内（一実施例では５００ｎｍ）である。その後、ＥＢレジスト上に堆積した金属材料をＥＢレジストとともに除去する。
続いて、図８の（ａ）～（ｃ）に示すように、絶縁膜７を堆積する。当初、絶縁膜７は主面３ａ上の全面に形成され、絶縁膜６、ゲート電極２１及び下層３２ａを覆う。例えば絶縁膜７がＳｉＮ等のシリコン化合物からなる場合、絶縁膜７をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ3及びＳｉＨ4である。絶縁膜７の厚さは例えば１００ｎｍである。
続いて、図８の（ｃ）に示すように、活性領域４ａ上のゲート電極２１に沿って、フィールドプレート３５を絶縁膜７上に形成する。この工程では、フィールドプレート３５を例えばリフトオフ法を用いて形成する。すなわち、フィールドプレート３５の平面形状に対応する開口パターンを有するレジストマスクを形成し、フィールドプレート３５のための各金属層（例えばＴｉ（またはＮｉ）／Ａｕ）を物理蒸着法などを用いて順に堆積する。一実施例では、Ｔｉ層（またはＮｉ層）の厚さは１０ｎｍであり、Ａｕ層の厚さは２００ｎｍである。その後、レジストマスク上に堆積した金属材料をレジストマスクとともに除去する。
続いて、絶縁膜７及びフィールドプレート３５を覆う絶縁膜８を堆積する。当初、絶縁膜８は主面３ａ上の全面に形成される。例えば絶縁膜８がＳｉＮ等のシリコン化合物からなる場合、絶縁膜８をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ3及びＳｉＨ4である。絶縁膜８の厚さは例えば２００ｎｍ～５００ｎｍである。
続いて、図８の（ａ）に示すように、下層３２ａ上の絶縁膜７，８をエッチングにより除去して開口を形成し、下層３２ａを露出させる。このとき、下層３２ａの周囲の絶縁膜５～８を連続してエッチングすることにより、下層３２ａの周囲の窒化物半導体層４を露出させる。同時に、ソースパッド３２及びドレインパッド３３に対応する領域の絶縁膜５～８をエッチングにより除去して開口を形成する。この開口は、図８の（ｃ）に示すように、ソース電極２２上の領域およびドレイン電極２３上の領域を含み、該領域ではソース電極２２およびドレイン電極２３がそれぞれ露出する。また、この開口は、不活性領域４ｂ上のソースパッド３２及びドレインパッド３３に対応する領域を含み、該領域では窒化物半導体層４が露出する。また、更に同時に、図８の（ｂ）に示すように、ゲートパッド３１に対応する領域の絶縁膜７，８をエッチングにより除去して開口５５を形成し、ゲート電極２１を露出させる。更に、この工程では、図８の（ａ），（ｂ）に示すように、ゲートガード１１に対応する領域の絶縁膜５～８をエッチングにより除去して開口５４を形成し、窒化物半導体層４を露出させる。同時に、ドレインガード１２に対応する領域の絶縁膜５～８をエッチングにより除去して開口を形成し、窒化物半導体層４を露出させる。具体的には、上記の各開口に対応する開口パターンを有するレジストマスクを絶縁膜８上に形成し、該開口パターンを通じて絶縁膜５～８をエッチングすることにより、上記の各開口を形成する。
レジストマスクを除去したのち、図９の（ａ）～（ｃ）に示すように、ゲートガード１１、ドレインガード１２、配線１３、ゲートパッド３１、ソースパッド３２、及びドレインパッド３３を一括して形成する。具体的には、主面３ａ上の全面に、シード金属層（Ｔｉ／ＴｉＷ／Ｔｉ／Ａｕ）をスパッタ法により形成する。各Ｔｉ層の厚さは例えば１０ｎｍであり、ＴｉＷ層の厚さは例えば１００ｎｍであり、Ａｕ層の厚さは例えば１００ｎｍである。そして、ゲートガード１１、ドレインガード１２、配線１３、ゲートパッド３１、ソースパッド３２、及びドレインパッド３３の各形成予定領域に開口を有するレジストマスクをシード金属層上に形成する。その後、電解めっき処理を行い、Ａｕ層をレジストマスクの開口内に形成する。このとき、Ａｕ層の厚さは例えば３μｍである。めっき処理の後、レジストマスクを除去し、露出したシード金属層を除去する。
続いて、主面３ａ上の全面に絶縁膜（パシべーション膜）９を堆積する。例えば絶縁膜９がＳｉＮ等のシリコン化合物からなる場合、絶縁膜９をプラズマＣＶＤ法により堆積する。成膜温度は例えば３００℃であり、成膜原料は例えばＮＨ3及びＳｉＨ4である。絶縁膜９の厚さは例えば２００ｎｍ～５００ｎｍである。その後、不活性領域４ｂのゲートパッド３１上、ソースパッド３２上及びドレインパッド３３上に絶縁膜９の開口を形成して、パッド３１、３２及び３３を露出させる。以上により、主面３ａ側のプロセスが完了する。
続いて、主面３ａ上に保護用のレジストをスピンコートにより形成し、該レジストによって主面３ａ上の全ての構成物を覆う。そして、該レジストに支持基板を貼り付ける。支持基板は例えばガラス板である。そして、基板３の裏面３ｂの研磨を行い、基板３を薄化する。このとき、例えば厚さ５００μｍの成長基板３０を１００μｍまで薄くする。
続いて、基板３の裏面３ｂ上及び側面上に、シード金属膜（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。そして、ソースパッド３２の下層３２ａと対向する位置にレジストパターンを形成したのち、Ｎｉのめっき処理を行うことによりＮｉマスクを形成する。その後、レジストパターンを除去し、露出したシード金属膜をエッチングして除去する。これにより、下層３２ａと対向する裏面３ｂの領域が、Ｎｉマスクの開口を通じて露出する。なお、シード金属膜がＴｉＷ／Ａｕからなる場合、フッ素系ガスによる反応性イオンエッチング（ＲＩＥ）によりシード金属膜を容易に除去できる。
続いて、Ｎｉマスクの開口を介して、成長基板３０及び窒化物半導体層４のエッチングを行うことにより、基板３に貫通孔３ｃ（図２を参照）を形成する。この貫通孔３ｃは、基板３の裏面３ｂから下層３２ａに達する。これにより、貫通孔３ｃを通じて下層３２ａが裏面３ｂ側に露出する。そして、Ｎｉマスクを除去したのち、基板３の裏面３ｂ上及び貫通孔３ｃの内面上（露出した下層３２ａ上を含む）に、シード金属膜（例えばＴｉＷ／Ａｕ）を例えばスパッタ法により形成する。シード金属膜に対してめっき処理を行うことにより、裏面金属膜４５を裏面３ｂ上に形成するとともに、裏面３ｂから下層３２ａに達する金属ビア４４を貫通孔３ｃ内に形成する。最後に、基板３の主面３ａ側の構成物と支持基板とを分離する。取り出された基板３を含む基板生産物を洗浄したのち、スクライブラインに沿ってダイシングを行い、個々のチップを相互に分離する。以上の工程を経て、本実施形態のトランジスタ１Ａが完成する。
以上に説明した本実施形態のトランジスタ１Ａによって得られる効果について、従来の課題と共に説明する。通常、裏面金属膜４５は、導電接合材を介して金属製のベース部材に導電接合される。多くの場合、ベース部材は基準電位（グランド電位）に設定される。この場合、ゲート電極２１に基準電位よりも低い負の電圧が印加されると、ゲートパッド３１とベース部材との間には、ゲートパッド３１側を負とする電界が生じる。多湿環境下においては、この電界に起因して、導電接合材に含まれる金属（例えばＡｇ，Ａｕ，Ｃｕなど）のイオンマイグレーションが生じ易い。イオンマイグレーションとは、イオン化した金属が電界間の物質の表面を移動する現象である。金属イオンは、電界に引かれて移動し、何らかの理由によりイオン化状態から金属に戻り、蓄積することでデンドライト（樹枝）を形成する。導電接合材から金属のデンドライトが成長してゲートパッド３１と裏面金属膜４５とが短絡すると、トランジスタの動作不良に繋がる。
近年、ＧａＮやＳｉＣ、Ｇａ2Ｏ3などを主な半導体材料とするワイドギャップ半導体デバイスの開発が盛んであり、実用化されつつある。ワイドギャップ半導体デバイスは耐電圧が高いことから、電源電圧を高めて移動度を上げたり、電極間寄生容量を減らしたりすることで半導体デバイスの性能が高まる。このため、ワイドギャップ半導体デバイスでは上記の電界が強くなり、イオンマイグレーションが起き易い。
そこで、本実施形態のトランジスタ１Ａは、主面３ａの端縁３ａａとゲートパッド３１との間に、ゲートガード１１を備える。ゲートガード１１は裏面金属膜４５と電気的に接続されており、裏面金属膜４５と同電位（例えば基準電位）に規定される。これにより、電界はゲートガード１１とゲートパッド３１との間で主に発生し、ゲートガード１１と裏面金属膜４５との間において生じる電界は僅かとなる。従って、ゲートガード１１と裏面金属膜４５との間においては金属イオンを移動させる力が極めて弱くなるので、基板３の側面におけるデンドライトの成長を抑制し、裏面金属膜４５とゲートパッド３１との短絡を低減することができる。
また、本実施形態のトランジスタ１Ａは、主面３ａの端縁３ａｂとドレインパッド３３との間に、ドレインガード１２を備える。これにより、ゲートガード１１とともに活性領域４ａへの水分の侵入を抑制し、トランジスタ１Ａの耐湿性を向上することができる。ここで、仮にドレインガード１２がゲートガード１１と電気的に低抵抗にて繋がっている場合、次の問題が生じる。通常、ドレイン電極２３には正のバイアス電圧が印加される。ＧａＮを主な半導体材料とするトランジスタの場合、ドレイン電極２３へのバイアス電圧は例えば５０Ｖを超える高い電圧である。ドレインガード１２がゲートガード１１と電気的に繋がっていると、ドレインガード１２は裏面金属膜４５と同電位（例えば基準電位）に規定される。ドレインガード１２はドレインパッド３３と近接して配置されるので、ドレインガード１２とドレインパッド３３との間の電界が大きくなる。ドレインパッド３３の表面は絶縁膜９の開口から露出しており、絶縁膜９とドレインパッド３３との境界に水分が侵入する。上記の電界は、ドレインガード１２とドレインパッド３３との間における水分の侵入を加速する。従って、トランジスタ１Ａの耐湿性の低下を招くこととなる。
この問題に対し、本実施形態では、ドレインガード１２は裏面金属膜４５、ゲート電極２１、ソース電極２２およびドレイン電極２３に対して非導通状態とされている。この場合、ドレインガード１２がゲートガード１１と電気的に低抵抗にて繋がっている場合と比較して、ドレインガード１２とドレインパッド３３との間の電界を小さくすることができる。故に、トランジスタ１Ａの耐湿性の低下を抑制することができる。
本実施形態のように、ソースパッド３２は第１不活性領域４ｂａ上においてゲートパッド３１と並んで設けられ、ゲートガード１１はソースパッド３２から第１不活性領域４ｂａ側の端縁３ａａに沿って延出してもよい。例えばこのような構成により、ゲートガード１１をソース電極２２と電気的に接続するとともに、ゲートパッド３１と端縁３ａａとの間にゲートガード１１を配置することができる。
本実施形態のように、ドレインパッド３３及びゲートパッド３１上に開口を有する絶縁膜９によってゲートガード１１及びドレインガード１２が覆われてもよい。この場合、トランジスタ１Ａの耐湿性を更に高めることができる。
（変形例）
図１０は、上記実施形態の一変形例に係るトランジスタ１Ｂの部分断面図であって、図１に示したII－II線に対応する断面を示している。本変形例では、上記実施形態と異なり、ゲートガード１１とソースパッド３２とを接続する配線１３と窒化物半導体層４との間に絶縁膜５～８が介在しておらず、配線１３と窒化物半導体層４とが互いに接している。つまり、本変形例の配線１３は、露出した窒化物半導体層４上に直接形成されている。この場合、配線１３がゲートガード１１の一部として機能し、上記実施形態の効果をより顕著とすることができる。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置１００の構成を示す平面図である。図１１では、半導体装置１００の蓋部を外した状態を示している。この半導体装置１００は、第１実施形態のトランジスタ１Ａ、パッケージ１０１、入力整合回路１０６、出力整合回路１０８、及び出力キャパシタ１０９を備える。トランジスタ１Ａ、入力整合回路１０６、出力整合回路１０８、及び出力キャパシタ１０９は、パッケージ１０１に収容されている。パッケージ１０１は、ハーメチックシールが行われない非気密構造を有する。
パッケージ１０１は、ベース部材１０３、側壁１０４、２つの入力リード１５０、２つの出力リード１６０を備える。ベース部材１０３は、金属製の平坦な主面１０３ａを有する板状の部材である。ベース部材１０３は、例えば銅、銅とモリブデンの合金、銅とタングステンの合金、あるいは、銅板、モリブデン板、タングステン板、銅とモリブデンの合金板、銅とタングステンの合金板による積層材から成る。ベース部材１０３の基材の表面には、ニッケルクロム（ニクロム）－金、ニッケル－金、ニッケル－パラジウム－金、銀若しくはニッケル、又は、ニッケル－パラジウム等のメッキが施されている。金、銀及びパラジウムがメッキ材であり、ＮｉＣｒ及びＮｉ等がシード材である。メッキ材のみの場合よりもメッキ材及びシード材を含む場合の方が密着性を高めることができる。ベース部材１０３の厚さは、例えば、０．５ｍｍ～１．５ｍｍである。ベース部材１０３の平面形状は、例えば長方形状である。
側壁１０４は、誘電体としてのセラミックからなる略長方形状の枠状の部材である。側壁１０４は、ベース部材１０３の主面１０３ａに沿う方向Ｄ１において互いに対向する一対の部分１４１，１４２と、方向Ｄ１と交差する方向Ｄ２において互いに対向する一対の部分１４３，１４４とを有する。部分１４１，１４２は方向Ｄ２に沿って互いに平行に延在しており、部分１４３，１４４は方向Ｄ１に沿って互いに平行に延在している。延在方向に垂直な各部分１４１～１４４の断面は長方形状または正方形状である。主面１０３ａの法線方向における側壁１０４の高さは、例えば０．５ｍｍ～１．０ｍｍである。側壁１０４は、例えば銀ロウなどの接合材を介してベース部材１０３の主面１０３ａに接合されている。
入力リード１５０及び出力リード１６０は、金属製の板状の部材であって、一例では銅、銅合金、または鉄合金の金属薄板である。入力リード１５０は、その方向Ｄ１における一端部が、側壁１０４の部分１４１の上面に接合されている。入力リード１５０は、側壁１０４の部分１４１によって、ベース部材１０３の主面１０３ａに対して絶縁されている。出力リード１６０は、その方向Ｄ１における一端部が、側壁１０４の部分１４２の上面に接合されている。出力リード１６０は、側壁１０４の部分１４２によって、ベース部材１０３の主面１０３ａに対して絶縁されている。
トランジスタ１Ａ、入力整合回路１０６、出力整合回路１０８、及び出力キャパシタ１０９は、ベース部材１０３の主面３ａ上における側壁１０４に囲まれる領域に搭載されている。入力整合回路１０６、トランジスタ１Ａ、出力整合回路１０８、及び出力キャパシタ１０９は、側壁１０４の部分１４１からこの順で設けられている。入力整合回路１０６及び出力整合回路１０８は、例えば、セラミック基板の上面及び下面のそれぞれに電極を設けた平行平板型キャパシタである。
入力整合回路１０６、トランジスタ１Ａ及び出力整合回路１０８は、例えば焼結型導電ペーストなどの導電接合材によりベース部材１０３上に固定される。導電接合材は、Ａｇ、Ａｕ及びＣｕのうち少なくとも１つを含む。一実施例では、導電接合材は焼結型Ａｇペーストが焼結されたものである。トランジスタ１Ａを固定する導電接合材は、トランジスタ１Ａの裏面金属膜４５とベース部材１０３の主面１０３ａとの間に介在し、これらを電気的に接続するとともに強固に接合する。入力整合回路１０６はトランジスタ１Ａの入力側に搭載され、出力整合回路１０８はトランジスタ１Ａの出力側に搭載される。入力整合回路１０６とトランジスタ１Ａの間、トランジスタ１Ａと出力整合回路１０８の間、出力整合回路１０８と出力キャパシタ１０９の間、及び出力キャパシタ１０９と出力リード１６０の間のそれぞれは、図示しない複数のボンディングワイヤにより電気的に接続されている。
入力整合回路１０６は、入力リード１５０とトランジスタ１Ａの間におけるインピーダンスのマッチングを行う。入力整合回路１０６の一端は、ボンディングワイヤを介して入力リード１５０と電気的に接続されている。入力整合回路１０６の他端は、ボンディングワイヤを介してトランジスタ１Ａのゲートパッド３１（図１を参照）と電気的に接続されている。
出力整合回路１０８は、トランジスタ１Ａと外部回路との間におけるインピーダンスのマッチングを行う。出力整合回路１０８は、所望の出力、効率、周波数特性が得られるようにマッチングを行う。出力整合回路１０８の一端は、ボンディングワイヤを介してトランジスタ１Ａのドレインパッド３３（図１を参照）と電気的に接続されている。出力整合回路１０８の他端は、ボンディングワイヤ及び出力キャパシタ１０９を介して出力リード１６０と電気的に接続されている。
本実施形態の半導体装置１００は、第１実施形態のトランジスタ１Ａを備える。従って、トランジスタ１Ａとベース部材１０３の主面１０３ａとの間に介在する導電接合材のイオンマイグレーションに起因するデンドライトの成長を抑制し、ベース部材１０３の主面１０３ａとゲートパッド３１との短絡を低減することができる。また、活性領域４ａへの水分の侵入を抑制し、トランジスタ１Ａの耐湿性を向上することができる。また、本実施形態のように、トランジスタ１Ａを収容するパッケージ１０１が非気密構造である場合に、トランジスタ１Ａの有用性がより顕著となる。
本発明による電界効果トランジスタ及び半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では金属ビア４４が不活性領域４ｂのソースパッド３２の直下に設けられているが、活性領域４ａのソース電極２２の直下（若しくはソース電極２２に形成された開口の直下）に設けられてもよい。また、上記実施形態ではゲートガード１１が部分１１ａ，１１ｂを含み、ドレインガード１２が部分１２ａ，１２ｂを含んでいるが、これらの部分のうち少なくとも１つは必要に応じて省かれてもよい。また、上記実施形態ではゲートガード１１及びドレインガード１２とソースパッド３２とが同一の構成を有し、同時に形成されているが、これらは互いに異なる構成を有し、異なるタイミングで形成されてもよい。
１Ａ，１Ｂ…トランジスタ
３…基板
３ａ…主面
３ａａ，３ａｂ…端縁
３ａｃ，３ａｄ…側縁
３ｂ…裏面
３ｃ…貫通孔
４…窒化物半導体層
４ａ…活性領域
４ｂ…不活性領域
４ｂａ…第１不活性領域
４ｂｂ…第２不活性領域
５～９…絶縁膜
１１…ゲートガード
１１ａ，１１ｂ…（ゲートガードの）部分
１２…ドレインガード
１２ａ，１２ｂ…（ドレインガードの）部分
１３…配線
２１…ゲート電極
２２…ソース電極
２３…ドレイン電極
３０…成長基板
３０ａ…主面
３０ｂ…裏面
３１…ゲートパッド
３２…ソースパッド
３２ａ…下層
３３…ドレインパッド
３５…フィールドプレート
４４…金属ビア
４５…裏面金属膜
５１～５４…開口
１００…半導体装置
１０１…パッケージ
１０３…ベース部材
１０３ａ…主面
１０４…側壁
１０６…入力整合回路
１０８…出力整合回路
１０９…出力キャパシタ
１４１～１４４…（側壁の）部分
１５０…入力リード
１６０…出力リード
Ｄ１，Ｄ２…方向

Claims (6)

  1. 基板の主面上に設けられ、第１方向に並ぶ第１不活性領域、活性領域、及び第２不活性領域を有する半導体領域と、
    前記活性領域上に設けられたゲート電極、ソース電極及びドレイン電極と、
    前記第１不活性領域上に設けられ、前記ゲート電極と電気的に接続されたゲートパッドと、
    前記第１方向に並ぶ前記半導体領域の一対の端縁のうち前記第１不活性領域側の端縁と前記ゲートパッドとの間において、前記ゲートパッドから離間して前記半導体領域上に設けられ、前記半導体領域に接する金属製のゲートガードと、
    前記第２不活性領域上に設けられ、前記ドレイン電極と電気的に接続されたドレインパッドと、
    前記半導体領域の前記一対の端縁のうち前記第２不活性領域側の端縁と前記ドレインパッドとの間において、前記ドレインパッドから離間して前記半導体領域上に設けられ、前記半導体領域に接する金属製のドレインガードと、
    を備え、
    前記ゲートガードは、前記基板の裏面に設けられた金属膜と電気的に接続されており、
    前記ドレインガードは前記金属膜、前記ゲート電極、前記ソース電極及び前記ドレイン電極に対して非導通状態にある、電界効果トランジスタ。
  2. 前記ソース電極は、前記基板及び前記半導体領域を貫通する配線を介して前記金属膜と電気的に接続されており、
    前記ゲートガードは前記ソース電極と電気的に接続されている、請求項１に記載の電界効果トランジスタ。
  3. 前記第１不活性領域上において前記ゲートパッドと並んで設けられ、前記ソース電極と電気的に接続されたソースパッドを更に備え、
    前記ゲートガードは前記ソースパッドから前記第１不活性領域側の前記端縁に沿って延出している、請求項１または請求項２に記載の電界効果トランジスタ。
  4. 前記ドレインパッド上及び前記ゲートパッド上に開口を有する絶縁膜を更に備え、
    前記ゲートガード及び前記ドレインガードは前記絶縁膜によって覆われている、請求項１から請求項３のいずれか１項に記載の電界効果トランジスタ。
  5. 請求項１から請求項４のいずれか１項に記載された電界効果トランジスタと、
    金属製の表面を有し、前記電界効果トランジスタを搭載するベース部材と、
    前記電界効果トランジスタの前記金属膜と前記ベース部材の前記表面との間に介在し、Ａｇ、Ａｕ及びＣｕのうち少なくとも１つを含む導電接合材と、
    を備える、半導体装置。
  6. 前記電界効果トランジスタを収容するパッケージが非気密構造を有する、請求項５に記載の半導体装置。
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