JP2016021530A - 半導体装置 - Google Patents

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秀昭 土屋
央 木村
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央 木村
隆 井手
Takashi Ide
隆 井手
依信 国宗
Yorinobu Kunimune
依信 国宗
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Abstract

【課題】電極のエレクトロマイグレーション耐性を高いものにする。
【解決手段】ドレイン電極ＤＥは、ドレインパッドＤＰの側面ＤＳＦに部分的に形成されている。この場合にドレイン電極ＤＥは、ドレインパッドＤＰと一体であり、平面視で側面ＤＳＦから第１方向（ｙ方向）に延伸している。ドレイン電極ＤＥと平面視で重なる領域には、凹部ＤＲＥが位置している。凹部ＤＲＥには、ドレイン電極ＤＥの少なくとも一部が埋め込まれる。凹部ＤＲＥのうちドレインパッドＤＰに面する側面（側面ＲＤＳ）は、第１方向（ｙ方向）で見て、ドレインパッドＤＰに入り込んでいる。
【選択図】図４

Description

本発明は、半導体装置に関し、例えばパワーデバイスに適用可能な技術である。
パワーデバイスには、窒化物半導体層を用いたトランジスタが用いられる場合がある。特許文献１には、このようなトランジスタ一例が記載されている。特許文献１に記載のトランジスタでは、窒化物半導体層上に層間絶縁膜が形成されている。そして層間絶縁膜上には、ドレインパッド及びソースパッド、並びにドレイン電極及びソース電極が設けられている。ドレイン電極は、ドレインパッドに櫛歯状に設けられている。同様に、ソース電極はソースパッドに櫛歯状に設けられている。この場合に、ドレイン電極及びソース電極は、互いにかみ合うように配置されている。
さらに特許文献１では、ドレイン電極は、層間絶縁膜に形成された凹部を平面視で内側に含んでいる。この凹部には、ドレイン電極の一部が埋め込まれている。この凹部を介してドレイン電極は、窒化物半導体層に電気的に接続している。同様にソース電極は、層間絶縁膜に形成された凹部を平面視で内側に含んでいる。この凹部には、ソース電極の一部が埋め込まれている。この凹部を介してソース電極は、窒化物半導体層に電気的に接続している。
特開２０１４−２２４１３号公報
一般に、電流の経路の幅が電流の流れる方向に向かうにつれて狭くなっている領域（電流集中領域）では、エレクロマイグレーションが生じやすい。特に窒化物半導体層に接続する電極には、大電流を流す場合がある。このため、窒化物半導体層に接続する電極に電流集中領域が形成される場合は、高いエレクトロマイグレーション耐性を実現するための構造が必要となる。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、窒化物半導体層上に層間絶縁膜が位置している。層間絶縁膜上には配線が位置している。配線の第１側面には電極が部分的に形成されている。電極は、配線と一体であり、平面視で第１側面から第１方向に延伸している。層間絶縁膜には凹部が形成されている。凹部は平面視で電極と重なる領域に位置している。凹部には、電極の少なくとも一部が埋め込まれている。凹部の底面及び側面、配線の底面、並びに電極の底面に沿ってバリアメタル膜が形成されている。配線及び電極は、アルミニウムを含んでいる。バリアメタル膜は、チタンを含んでいる。凹部のうち配線に面する側面は、第１方向で見て、配線の第１側面に達し、又は配線に入り込んでいる。
前記一実施の形態によれば、電極のエレクトロマイグレーション耐性が高いものになる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 図１の破線αで囲まれた領域を拡大した図である。 図１の破線βで囲まれた領域を拡大した図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の構成を示す平面図である。 第１の実施形態に係るレイアウトのエレクトロマイグレーション特性と比較例に係るレイアウトのエレクトロマイグレーション特性を示すグラフである。 図２の第１の変形例を示す図である。 図２の第２の変形例を示す図である。 図２の第３の変形例を示す図である。 図２の第４の変形例を示す図である。 図２の第５の変形例を示す図である。 図２の第６の変形例を示す図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 図２１の破線αで囲まれた領域を拡大した図である。 図２１の破線βで囲まれた領域を拡大した図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 図２４の破線αで囲まれた領域を拡大した図である。 図２４の破線βで囲まれた領域を拡大した図である。 図１の変形例を示す図である。 図２７の破線αで囲まれた領域を拡大した図である。 図２７の破線βで囲まれた領域を拡大した図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。図３は、図１のＢ−Ｂ´断面図である。図２及び図３に示すように、半導体装置ＳＤは、半導体基板ＳＭＳ、バッファ層ＢＵＦ、窒化物半導体層ＮＳＬ（第１窒化物半導体層ＮＳＬ１及び第２窒化物半導体層ＮＳＬ２）、保護絶縁層ＰＩＬ（例えば、シリコン窒化膜（ＳｉＮ））、及び層間絶縁膜ＩＬＤ（例えば、シリコン酸化膜（ＳｉＯ２））を備えている。半導体基板ＳＭＳ、バッファ層ＢＵＦ、第１窒化物半導体層ＮＳＬ１、及び第２窒化物半導体層ＮＳＬ２、保護絶縁層ＰＩＬ、及び層間絶縁膜ＩＬＤは、この順で積層されている。
図１を用いて、半導体装置ＳＤの平面レイアウトについて説明する。本図に示すように、半導体装置ＳＤは、複数のトランジスタＴＲ、ドレインパッドＤＰ（配線）、ソースパッドＳＰ（配線）、ゲートパッドＧＰ、複数のドレイン電極ＤＥ、複数のソース電極ＳＥ、複数のゲート電極ＧＥ、及びゲート配線ＧＬを備えている。
各トランジスタＴＲは、ゲート電極ＧＥを有し、かつ窒化物半導体層ＮＳＬ（図２及び図３）にドレイン及びソースを有している。後述するように、ゲート電極ＧＥは、第１方向（ｙ方向）に延伸している。ドレイン及びソースには、それぞれ、ドレイン電極ＤＥ及びソース電極ＳＥが電気的に接続する。この場合、各トランジスタＴＲでは、第１方向（ｙ方向）と直交する第２方向（ｘ方向）に、ドレイン（ドレイン電極ＤＥ）、ゲート電極ＧＥ、及びソース（ソース電極ＳＥ）がこの順で並んでいる。
本図に示す例では、複数のトランジスタＴＲが第２方向（ｘ方向）に並んでいる。詳細には、複数のトランジスタＴＲそれぞれのゲート電極ＧＥが第２方向（ｘ方向）に並んでいる。そして本図に示す例では、ドレイン電極ＤＥ、ゲート電極ＧＥ、ソース電極ＳＥ、及びゲート電極ＧＥがこの順で第２方向（ｘ方向）に繰り返し配置されている。この場合にドレイン電極ＤＥを介して互いに隣り合うトランジスタＴＲは、ドレインが同一のドレイン電極ＤＥに電気的に接続している。同様に、ソース電極ＳＥを介して互いに隣り合うトランジスタＴＲは、ソースが同一のソース電極ＳＥに電気的に接続している。
ドレインパッドＤＰ及びソースパッドＳＰは、平面視で第１方向（ｙ方向）にトランジスタＴＲを介して互いに対向している。そしてドレインパッドＤＰ及びソースパッドＳＰは、第２方向（ｘ方向）に延伸している。より詳細には、ドレインパッドＤＰ及びソースパッドＳＰは、平面形状が第２方向（ｘ方向）に長手方向を有する矩形となっている。
複数のドレイン電極ＤＥは、ドレインパッドＤＰに櫛歯状に形成されている。この場合に複数のドレイン電極ＤＥは、ドレインパッドＤＰと一体として形成されている。同様に、複数のソース電極ＳＥは、ソースパッドＳＰに櫛歯状に形成されている。この場合に複数のソース電極ＳＥは、ソースパッドＳＰと一体として形成されている。そしてドレイン電極ＤＥ及びソース電極ＳＥは互いにかみ合うように配置されている。
より詳細には、ドレインパッドＤＰは、ソースパッドＳＰに対向する側面（側面ＤＳＦ：第１側面）に、複数のドレイン電極ＤＥを有している。この場合に、各ドレイン電極ＤＥは、ドレインパッドＤＰの側面ＤＳＦに部分的に形成されている。さらに各ドレイン電極ＤＥは、ドレインパッドＤＰ側からソースパッドＳＰ側に向かって第１方向（ｙ方向）に延伸している。同様に、ソースパッドＳＰは、ドレインパッドＤＰに対向する側面（側面ＳＳＦ：第１側面）に、複数のソース電極ＳＥを有している。この場合に、各ソース電極ＳＥは、ソースパッドＳＰの側面ＳＳＦに部分的に形成されている。さらに各ソース電極ＳＥは、ソースパッドＳＰ側からドレインパッドＤＰ側に向かって第１方向（ｙ方向）に延伸している。そしてソース電極ＳＥ及びドレイン電極ＤＥは、第２方向（ｘ方向）にこの順で繰り返し配置されている。
なお、本図に示す例では、各ドレイン電極ＤＥの幅が等しくなっている。ただし、各ドレイン電極ＤＥの幅は、互いに異なっていてもよい。同様に、本図に示す例では、各ソース電極ＳＥの幅が等しくなっている。ただし、各ソース電極ＳＥの幅は、互いに異なっていてもよい。
図２及び図３を用いて後述するように、層間絶縁膜ＩＬＤ（図２及び図３）には、凹部ＲＥＣが形成されている。図１を用いて凹部ＲＥＣの平面形状について説明する。凹部ＲＥＣは、平面視において、複数設けられている。そして各凹部ＲＥＣは、平面視において、各ドレイン電極ＤＥ及び各ソース電極ＳＥに設けられている。
詳細には、ドレイン電極ＤＥに設けられた凹部ＲＥＣ（凹部ＤＲＥ）は、平面視でドレイン電極ＤＥと重なる領域に位置している。同様に、ソース電極ＳＥに設けられた凹部ＲＥＣ（凹部ＳＲＥ）は、平面視でソース電極ＳＥと重なる領域に位置している。さらに本図に示す例では、凹部ＤＲＥは、ドレイン電極ＤＥの延伸方向（ｙ方向）に沿って延伸している。同様に、凹部ＳＲＥは、ソース電極ＳＥの延伸方向（ｙ方向）に沿って延伸している。
なお、本図に示す例において、凹部ＤＲＥのうちドレイン電極ＤＥと平面視で重なる部分の第１方向（ｙ方向）の長さは、ドレイン電極ＤＥの第１方向（ｙ方向）の長さに対して、例えば７５％以上１００％未満である。同様に、凹部ＳＲＥのうちソース電極ＳＥと平面視で重なる部分の第１方向（ｙ方向）の長さは、ソース電極ＳＥの第１方向（ｙ方向）の長さに対して、例えば７５％以上１００％未満である。ただし、凹部ＤＲＥ及び凹部ＳＲＥの上記した長さは、上記した例に限定されるものではない。
さらに、平面視において、凹部ＤＲＥは、ドレイン電極ＤＥを介して互いに隣り合うゲート電極ＧＥによって挟まれている。同様に、平面視において、凹部ＳＲＥは、ソース電極ＳＥを介して互いに隣り合うゲート電極ＧＥによって挟まれている。各ゲート電極ＧＥは、ゲート配線ＧＬから第１方向（ｙ方向）に延伸している。
ゲート配線ＧＬは、平面視でドレイン電極ＤＥに比してソースパッドＳＰ側に位置している。この場合にゲート配線ＧＬは、第２方向（ｘ方向）に延伸している。そして本図に示す例では、ゲート配線ＧＬは、一端が一のゲートパッドＧＰに接続し、他端が他のゲートパッドＧＰに接続している。さらに、ゲート配線ＧＬには、複数のゲート電極ＧＥが櫛歯状に形成されている。この場合、ゲート電極ＧＥは、ゲート配線ＧＬと一体として形成されている。
本図に示す例では、凹部ＤＲＥの第２方向（ｘ方向）における幅は、ドレイン電極ＤＥの第２方向（ｘ方向）における幅よりも狭い。同様に、凹部ＳＲＥの第２方向（ｘ方向）における幅は、ソース電極ＳＥの第２方向（ｘ方向）における幅よりも狭い。この場合、後述するように、ドレイン電極ＤＥは、凹部ＲＥＣが形成されている領域では凹部ＲＥＣに埋め込まれ、凹部ＲＥＣが形成されていない領域では層間絶縁膜ＩＬＤ（図２及び図３）上に位置する。同様に、ソース電極ＳＥは、凹部ＲＥＣが形成されている領域では凹部ＲＥＣに埋め込まれ、凹部ＲＥＣが形成されていない領域では層間絶縁膜ＩＬＤ（図２及び図３）上に位置する。
なお、凹部ＤＲＥの第２方向（ｘ方向）における幅は、ドレイン電極ＤＥの第２方向（ｘ方向）における幅と等しくてもよい。この場合、第２方向（ｘ方向）において、ドレイン電極ＤＥの全体が凹部ＤＲＥに埋め込まれる。同様にして、凹部ＳＲＥの第２方向（ｘ方向）における幅は、ソース電極ＳＥの第２方向（ｘ方向）における幅と等しくてもよい。この場合、第２方向（ｘ方向）において、ソース電極ＳＥの全体が凹部ＳＲＥに埋め込まれる。
図４は、図１の破線αで囲まれた領域を拡大した図である。本図に示すように、凹部ＤＲＥのうちドレインパッドＤＰに面する側面（側面ＲＤＳ）は、第１方向（ｙ方向）で見て、ドレインパッドＤＰに入り込んでいる。この場合、ドレインパッドＤＰの一部が凹部ＤＲＥに埋め込まれる。
凹部ＤＲＥのうち第１方向（ｙ方向）で見てドレインパッドＤＰに入り込んでいる部分の長さは、例えば、３００ｎｍにすることができる。この場合、凹部ＤＲＥを確実にドレインパッドＤＰに入り込ませることができる。詳細には、凹部ＤＲＥの一部がドレインパッドＤＰに入り込むように凹部ＤＲＥ及びドレインパッドＤＰを設計しても、例えばリソグラフィの誤差によって凹部ＤＲＥの位置が設計からずれる場合がある。このような場合においても、実際に製造されるレイアウトで凹部ＤＲＥが上記した例の条件を満たすときは、凹部ＤＲＥを確実にドレインパッドＤＰに入り込ませることができる。
図５は、図１の破線βで囲まれた領域を拡大した図である。本図に示すように、凹部ＳＲＥのうちソースパッドＳＰに面する側面（側面ＲＳＳ）は、第１方向（ｙ方向）で見て、ソースパッドＳＰに入り込んでいる。この場合、ソースパッドＳＰの一部が凹部ＳＲＥに埋め込まれる。なお、凹部ＳＲＥのうち第１方向（ｙ方向）で見てソースパッドＳＰに入り込んでいる部分の長さは、例えば、凹部ＤＲＥの上記した例と同様にすることができる。
さらに本図に示す例では、ゲート配線ＧＬ、側面ＳＳＦ（ソースパッドＳＰのうちソース電極ＳＥが形成されている側面）、及びソース電極ＳＥがこの順で第１方向（ｙ方向）に並んでいる。これにより、第１方向（ｙ方向）で見て凹部ＳＲＥをソースパッドＳＰに入り込ませることができる。後述するように、凹部ＳＲＥは、層間絶縁膜ＩＬＤに形成される（図２及び図３）。一方、ゲート配線ＧＬは、層間絶縁膜ＩＬＤに埋め込まれている（図３）。このため、凹部ＳＲＥは、平面視でゲート配線ＧＬと重なる領域に形成することができない。そこで本図に示す例では、第１方向（ｙ方向）で見てゲート配線ＧＬをソースパッドＳＰに入り込ませている。この場合、上記したように第１方向（ｙ方向）で見て凹部ＳＲＥをソースパッドＳＰに入り込ませることができる。
次に、図２及び図３を用いて、半導体装置ＳＤの断面構造について説明する。半導体基板ＳＭＳは、例えば、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＧａＮ基板、又はＳｉＣ基板である。ただし、半導体基板ＳＭＳは、これらに限定されるものではない。なお、半導体基板ＳＭＳに代わって、例えばサファイア基板を用いてもよい。
窒化物半導体層ＮＳＬでは、第１窒化物半導体層ＮＳＬ１及び第２窒化物半導体層ＮＳＬ２がヘテロ接合を形成している。これにより、第１窒化物半導体層ＮＳＬ１は、第２窒化物半導体層ＮＳＬ２側に２次元電子ガス（２ＤＥＧ：２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）を形成している。第１窒化物半導体層ＮＳＬ１及び第２窒化物半導体層ＮＳＬ２は、エピタキシャル成長により形成されており、それぞれ、例えば、ＧａＮ層（第１窒化物半導体層ＮＳＬ１）及びＡｌＧａＮ層（第２窒化物半導体層ＮＳＬ２）である。ただし、第１窒化物半導体層ＮＳＬ１及び第２窒化物半導体層ＮＳＬ２の材料はこの例に限定されるものではない。
本図に示す例では、半導体基板ＳＭＳと窒化物半導体層ＮＳＬ（第１窒化物半導体層ＮＳＬ１）の間に、バッファ層ＢＵＦが形成されている。バッファ層ＢＵＦは、例えば、ＡｌＮ／ＡｌＧａＮの超格子構造である。バッファ層ＢＵＦによって、半導体基板ＳＭＳにクラック（例えば、半導体基板ＳＭＳと第１窒化物半導体層ＮＳＬ１の格子定数の差に起因して生じるクラック）が生じることが抑制される。
図２に示すように、保護絶縁層ＰＩＬには、凹部ＧＲＥが形成されている。本図に示す例において、凹部ＧＲＥは、下端が窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）の上面に達している。そして凹部ＧＲＥの底面及び側面に沿ってゲート絶縁膜ＧＩ（例えば、シリコン酸化膜（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、又は酸化ハフニウム（ＨｆＯ２））が形成されている。さらにゲート絶縁膜ＧＩ上には、ゲート電極ＧＥが形成されている。これにより、凹部ＧＲＥは、ゲート電極ＧＥによって埋め込まれている。さらにゲート電極ＧＥは、層間絶縁膜ＩＬＤによって覆われている。なお、ゲート電極ＧＥは、例えば、ポリシリコン又は金属（例えば、アルミニウム）により形成されている。
なお、本図に示す例では、ゲート絶縁膜ＧＩ及びゲート電極ＧＥは、凹部ＧＲＥの周囲にも形成されている。この場合、ゲート絶縁膜ＧＩ及びゲート電極ＧＥは、凹部ＧＲＥが形成されている領域では凹部ＧＲＥに埋め込まれている。これに対して、ゲート絶縁膜ＧＩ及びゲート電極ＧＥは、凹部ＧＲＥが形成されていない領域では、保護絶縁層ＰＩＬの上に位置している。
層間絶縁膜ＩＬＤには、凹部ＲＥＣ（凹部ＤＲＥ及び凹部ＳＲＥ）が形成されている。本図に示す例では、凹部ＲＥＣは、下端が窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）の上面に達している。そして凹部ＤＲＥの底面及び側面に沿ってバリアメタル膜ＢＭ（バリアメタル膜ＤＢＭ）が形成されている。同様に、凹部ＳＲＥの底面及び側面に沿ってバリアメタル膜ＢＭ（バリアメタル膜ＳＢＭ）が形成されている。そしてバリアメタル膜ＤＢＭ上には、ドレイン電極ＤＥが形成されている。これにより、凹部ＤＲＥは、ドレイン電極ＤＥによって埋め込まれている。同様に、バリアメタル膜ＳＢＭ上にはソース電極ＳＥが形成されている。これにより、凹部ＳＲＥは、ソース電極ＳＥによって埋め込まれている。
なお、本図に示す例では、バリアメタル膜ＢＭ及びドレイン電極ＤＥ（ソース電極ＳＥ）は、凹部ＲＥＣの周囲にも形成されている。この場合、バリアメタル膜ＢＭ及びドレイン電極ＤＥ（ソース電極ＳＥ）は、凹部ＲＥＣが形成されている領域では凹部ＲＥＣに埋め込まれている。これに対して、バリアメタル膜ＢＭ及びドレイン電極ＤＥ（ソース電極ＳＥ）は、凹部ＲＥＣが形成されていない領域では、層間絶縁膜ＩＬＤの上に位置している。
本図に示す例において、バリアメタル膜ＢＭは、チタン（Ｔｉ）からなる単層膜である。そしてドレイン電極ＤＥ及びソース電極ＳＥは、銅を含むアルミニウム合金（ＡｌＣｕ）により形成されている。この場合に本図に示す例では、バリアメタル膜ＢＭとドレイン電極ＤＥ（ソース電極ＳＥ）の間に、チタンとアルミニウムの反応を抑制する膜（バリア膜）が形成されていない。言い換えると、バリアメタル膜ＢＭがドレイン電極ＤＥ（ソース電極ＳＥ）に直接接続している。バリア膜は、例えば、窒化チタン（ＴｉＮ）からなる膜である。詳細を後述するように、本図に示す例では、バリア膜を設けなくても、バリアメタル膜ＢＭに含まれるチタン（Ｔｉ）とドレイン電極ＤＥ（ソース電極ＳＥ）に含まれるアルミニウム（Ａｌ）の反応を抑制することができる。
さらにバリア膜が窒化チタン（ＴｉＮ）からなる膜である場合、ドレイン電極ＤＥ（ソース電極ＳＥ）と窒化物半導体層ＮＳＬのオーミック接合を形成するための高温の熱工程が不要となる。詳細には、ドレイン電極ＤＥ（ソース電極ＳＥ）と窒化物半導体層ＮＳＬは、オーミック接合によって互いに電気的に接続している必要がある。この場合において、窒化チタン（ＴｉＮ）からなる膜がバリアメタル膜ＢＭとドレイン電極ＤＥ（ソース電極ＳＥ）の間に含まれているとき、高温の熱工程が必要となる。これに対して、本図に示す例においては、このような熱工程が不要となる。
ただし、バリアメタル膜ＢＭは、例えば、窒化チタン／チタン（ＴｉＮ／Ｔｉ）積層膜であってもよい。この場合においても、上記した熱工程を実施すれば、ドレイン電極ＤＥ（ソース電極ＳＥ）と窒化物半導体層ＮＳＬをオーミック接合によって電気的に接続することができる。さらに、バリアメタル膜ＢＭは、チタン（Ｔｉ）を含む膜であれば、上記した例に限定されるものではない。
さらに、ドレイン電極ＤＥ（ソース電極ＳＥ）の材料は、上記した例（ＡｌＣｕ）に限定されるものではない。ドレイン電極ＤＥ（ソース電極ＳＥ）は、アルミニウム（Ａｌ）を含む膜により形成されている。例えば、ドレイン電極ＤＥ（ソース電極ＳＥ）は、アルミニウム（Ａｌ）からなる単層膜である。その他の例として、ドレイン電極ＤＥ（ソース電極ＳＥ）は、シリコン（Ｓｉ）及び銅（Ｃｕ）を含むアルミニウム合金（ＡｌＳｉＣｕ）である。
図３に示すように、保護絶縁層ＰＩＬ上には、ゲート配線ＧＬが設けられている。そしてゲート配線ＧＬは、層間絶縁膜ＩＬＤによって覆われている。さらに層間絶縁膜ＩＬＤを介してゲート配線ＧＬの上方には、ソースパッドＳＰが位置している。
本図に示すように、ソースパッドＳＰ及びソース電極ＳＥは一体として形成されている。さらにバリアメタル膜ＢＭが凹部ＳＲＥの底面及び側面、並びにソースパッドＳＰの底面に沿って形成されている。そして上記したように、凹部ＳＲＥの側面ＲＳＳが第１方向（ｙ方向）でソースパッドＳＰに入り込んでいる。これにより、側面ＲＳＳ、側面ＳＳＦ（ソースパッドＳＰのうちソース電極ＳＥが形成された側面）、及びソース電極ＳＥがこの順で第１方向（ｙ方向）に並んでいる。
本図に示す例において、第１方向（ｙ方向）で側面ＲＳＳと側面ＳＳＦの間には、窒化物半導体層ＮＳＬ、バリアメタル膜ＢＭ、及びソースパッドＳＰがこの順で厚さ方向（ｚ方向）に積層した構造が位置するようになる。言い換えると、第１方向（ｙ方向）で側面ＲＳＳと側面ＳＳＦの間において、厚さ方向（ｚ方向）に層間絶縁膜ＩＬＤとバリアメタル膜ＢＭ（バリアメタル膜ＳＢＭ）の界面が形成されていない。この場合、詳細を後述するように、ソース電極ＳＥのエレクトロマイグレーション耐性が高いものになる。
図６〜図１２は、図１〜図３に示した半導体装置ＳＤの製造方法を示す断面図であり、図２に対応する。まず、図６に示すように、半導体基板ＳＭＳ上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりバッファ層ＢＵＦを形成する。次いで、バッファ層ＢＵＦ上に、例えばエピタキシャル成長によって、窒化物半導体層ＮＳＬ（第１窒化物半導体層ＮＳＬ１及び第２窒化物半導体層ＮＳＬ２）を形成する。次いで、窒化物半導体層ＮＳＬ上に保護絶縁層ＰＩＬを形成する。
次いで、図７に示すように、保護絶縁層ＰＩＬに凹部ＧＲＥを形成する。本図に示す例において凹部ＧＲＥは、保護絶縁層ＰＩＬを貫通する。そして凹部ＧＲＥの下端は、窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）の上面に達している。
次いで、図８に示すように、保護絶縁層ＰＩＬ上に、絶縁膜ＧＩ１及び導電膜ＧＥ１をこの順で積層する。絶縁膜ＧＩ１は、ゲート絶縁膜ＧＩとなる絶縁膜である。導電膜ＧＥ１は、ゲート電極ＧＥ及びゲート配線ＧＬとなる導電膜である。本図に示す例では、絶縁膜ＧＩ１の一部及び導電膜ＧＥ１の一部が凹部ＧＲＥに埋め込まれている。
次いで、図９に示すように、絶縁膜ＧＩ１及び導電膜ＧＥ１（図８）をパターニングする。これにより、ゲート絶縁膜ＧＩ及びゲート電極ＧＥが形成される。なお、この工程では、ゲート配線ＧＬ（図１及び図３）もゲート電極ＧＥとともに形成される。
次いで、図１０に示すように、保護絶縁層ＰＩＬ上及びゲート電極ＧＥ上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により層間絶縁膜ＩＬＤを形成する。これにより、保護絶縁層ＰＩＬ及びゲート電極ＧＥが層間絶縁膜ＩＬＤによって覆われる。
次いで、図１１に示すように、リソグラフィによって層間絶縁膜ＩＬＤに凹部ＲＥＣ（凹部ＤＲＥ及び凹部ＳＲＥ）を形成する。この場合に凹部ＲＥＣは、層間絶縁膜ＩＬＤ及び保護絶縁層ＰＩＬを貫通する。そして凹部ＲＥＣの下端は、窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）の上面に達している。
次いで、図１２に示すように、層間絶縁膜ＩＬＤ上に、例えばスパッタにより金属膜ＢＭ１を形成する。金属膜ＢＭ１は、バリアメタル膜ＢＭとなる金属膜である。次いで、金属膜ＢＭ１上に、例えばスパッタにより金属膜ＭＦを形成する。金属膜ＭＦは、ドレインパッドＤＰ及びソースパッドＳＰ、並びにドレイン電極ＤＥ及びソース電極ＳＥとなる金属膜である。本図に示す例では、金属膜ＢＭ１は、凹部ＲＥＣの底面及び側面、並びに層間絶縁膜ＩＬＤの上面に沿って形成されている。一方、金属膜ＭＦは、一部が凹部ＲＥＣに埋め込まれている。
次いで、金属膜ＭＦ及び金属膜ＢＭ１をパターニングする。これにより、ドレインパッドＤＰ及びソースパッドＳＰ、並びにドレイン電極ＤＥ及びソース電極ＳＥが形成され、バリアメタル膜ＢＭが形成される。このようにして図１〜図３に示した半導体装置ＳＤが製造される。
図１３は、比較例に係る半導体装置ＳＤの構成を示す平面図であり、本実施形態の図１に対応する。比較例に係る半導体装置ＳＤは、以下の点を除いて、本実施形態に係る半導体装置ＳＤと同様の構成である。
本図に示すように、凹部ＤＲＥは、本実施形態と同様にして、ドレインパッドＤＰ側に側面ＲＤＳを有している。同様に、凹部ＳＲＥは、ソースパッドＳＰ側に側面ＲＳＳを有している。そして本図に示す例では、側面ＲＤＳは、第１方向（ｙ方向）で側面ＤＳＦ（ドレインパッドＤＰのうちドレイン電極ＤＥが形成されている側面）を介してドレインパッドＤＰの反対側に位置している。同様に、側面ＲＳＳは、第１方向（ｙ方向）で側面ＳＳＦ（ソースパッドＳＰのうちソース電極ＳＥが形成されている側面）を介してソースパッドＳＰの反対側に位置している。言い換えると、側面ＲＤＳは、第１方向（ｙ方向）でドレイン電極ＤＥの内側に入り込んでいる。同様に、側面ＲＳＳは、第１方向（ｙ方向）でソース電極ＳＥの内側に入り込んでいる。
図１４は、本実施形態に係るレイアウトのエレクトロマイグレーション特性と比較例に係るレイアウトのエレクトロマイグレーション特性を示すグラフである。なお、本図において、横軸の１０００［ａ．ｕ．］と２０００［ａ．ｕ．］の間には、破線が引かれている。この破線は試験が終了時刻を示している。
本図において、本発明者らは、本実施形態に係るレイアウトのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）及び比較例に係るレイアウトのＴＥＧを用いた。具体的には、本実施形態に係るＴＥＧでは、ドレインパッドＤＰが１つのドレイン電極ＤＥを有し、かつソースパッドＳＰが１つのソース電極ＳＥを有している。同様に比較例に係るＴＥＧでも、ドレインパッドＤＰが１つのドレイン電極ＤＥを有し、かつソースパッドＳＰが１つのソース電極ＳＥを有している。
本図に示すように、本実施形態に係るレイアウトのエレクトロマイグレーション寿命は、比較例に係るレイアウトのエレクトロマイグレーション寿命に対して約２．４倍になっている。このように、本実施形態は、エレクトロマイグレーション耐性が比較例に比して良好なものになっている。以下、その理由について説明する。
一般にエレクトロマイグレーションは、配線金属が電子との衝突による運動量交換を駆動力として移動する現象である。このため、電流密度の高い領域（電流集中領域）で生じやすい。本実施形態及び比較例において、電流集中領域は、ドレインパッドＤＰからドレイン電極ＤＥにかけての領域（図１及び図１３）及びソースパッドＳＰからソース電極ＳＥにかけての領域（図１及び図１３）に相当する。
そして本実施形態及び比較例では、Ａｌ３Ｔｉがエレクトロマイグレーションの原因になり得る。上記したように、ドレイン電極ＤＥ（ソース電極ＳＥ）は、アルミニウムを含んでいる。一方、バリアメタル膜ＢＭは、チタンを含んでいる。そしてドレイン電極ＤＥ（ソース電極ＳＥ）とバリアメタル膜ＢＭは、互いに接している。このため、ドレイン電極ＤＥ（ソース電極ＳＥ）に含まれるアルミニウムとバリアメタル膜ＢＭに含まれるチタンが互いに反応する場合がある。この場合、ドレイン電極ＤＥ（ソース電極ＳＥ）とバリアメタル膜ＢＭの界面にＡｌ３Ｔｉが生成される。そしてこの場合、高速拡散パスがＡｌ３Ｔｉとその周囲の領域の界面に形成され得る。高速拡散パスによってエレクトロマイグレーションが引き起こされる。
本実施形態では、図１に示したように、凹部ＤＲＥの側面ＲＤＳ及び凹部ＳＲＥの側面ＲＳＳが、第１方向（ｙ方向）でそれぞれドレインパッドＤＰ及びソースパッドＳＰに入り込んでいる。これに対して比較例では、図１３に示したように、凹部ＤＲＥの側面ＲＤＳ及び凹部ＳＲＥの側面ＲＳＳが、第１方向（ｙ方向）でそれぞれドレイン電極ＤＥの内側及びソース電極ＳＥの内側に入り込んでいる。この対比から明らかなように、ドレイン電極ＤＥのうちドレインパッドＤＰ側の端部に凹部ＤＲＥが位置すること（ソース電極ＳＥのうちソースパッドＳＰ側の端部に凹部ＳＲＥが位置すること）がエレクトロマイグレーション耐性の向上につながっていると示唆される。
本発明者らが検討したところ、凹部ＲＥＣが上記した端部に位置している場合、高速拡散パスが電流集中領域に形成されることが抑制されている可能性が高いことが明らかとなった。詳細には、本実施形態では、凹部ＲＥＣが上記した端部に位置している。この場合、この端部での積層構造は、ドレイン電極ＤＥ（ソース電極ＳＥ）／バリアメタル膜ＢＭ／窒化物半導体層ＮＳＬとなる（例えば、図３）。これに対して、比較例では、凹部ＲＥＣが上記した端部に位置していない。この場合、この端部での積層構造は、ドレイン電極ＤＥ（ソース電極ＳＥ）／バリアメタル膜ＢＭ／層間絶縁膜ＩＬＤとなる。この対比から明らかなように、本実施形態の上記した積層構造は、比較例の上記した積層構造に比して、高速拡散パスの形成を効果的に抑制することができることが示唆される。
本発明者らは、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて、以下の２つの断面構造を観察した。これにより、本発明者らは、本実施形態の上記した積層構造が比較例の上記した積層構造に比して高速拡散パスの形成を効果的に抑制することができる理由を検討した。
第１に、ＧａＮ膜、Ｔｉ膜、及びＡｌ膜がこの順で積層した構造（Ａｌ／Ｔｉ／ＧａＮ）の断面を観察した。この構造は、本実施形態の上記した積層構造に相当する。観察の結果、Ａｌ膜は、（１１１）の配向が高いことが明らかとなった。この理由は、Ａｌ膜がＧａＮ膜上に形成されていることが可能性として挙げられる。言い換えると、Ａｌ膜がＧａＮ膜の高い配向性を引き継いでいる可能性が高い。さらに言い換えると、Ａｌ膜がＧａＮ膜を下地としてエピタキシャル成長している可能性がある。
第２に、ＳｉＯ２膜、Ｔｉ膜、及びＡｌ膜がこの順で積層した構造（Ａｌ／Ｔｉ／ＳｉＯ２）の断面を観察した。この構造は、比較例の上記した積層構造に相当する。観察の結果、Ａｌ膜は、（１１１）の配向が低いことが明らかとなった。この理由は、Ａｌ膜がＳｉＯ２膜上に形成されていることが可能性として挙げられる。
上記した観察の結果によれば、本実施形態では、Ａｌ３Ｔｉが形成されても、Ａｌ３Ｔｉの周囲の領域が高い配向性を有している。これにより、高速拡散パスの形成が抑制されている可能性がある。これに対して、比較例では、Ａｌ３Ｔｉの周囲の領域の配向性が低い。これにより、Ａｌ３Ｔｉが形成されると、Ａｌ３Ｔｉとその周囲の領域の界面で高速拡散パスを形成しやすい可能性がある。このようにして、本実施形態は、エレクトロマイグレーション耐性が比較例に比して良好なものになっている。
以上、本実施形態によれば、平面視でドレイン電極ＤＥと重なる領域に凹部ＤＲＥが形成されている。同様に、平面視でソース電極ＳＥと重なる領域に凹部ＳＲＥが形成されている。そして平面視で凹部ＤＲＥの一部がドレインパッドＤＰに入り込んでいる。同様に平面視で凹部ＳＲＥの一部がソースパッドＳＰに入り込んでいる。これにより、ドレイン電極ＤＥのエレクトロマイグレーション耐性及びソース電極ＳＥのエレクトロマイグレーション耐性が高いものとなる。
図１５は、図２の第１の変形例を示す図である。本図に示すように、凹部ＲＥＣ（凹部ＤＲＥ及び凹部ＳＲＥ）の下端は、第２窒化物半導体層ＮＳＬ２を貫通していてもよい。本図に示す例では、凹部ＲＥＣの下端は、第１窒化物半導体層ＮＳＬ１の上面に達している。本図に示す例においても、本実施形態と同様の効果が得られる。
図１６は、図２の第２の変形例を示す図であり、本変形例は図１５の変形例に相当する。本図に示すように、凹部ＲＥＣの下端は、第１窒化物半導体層ＮＳＬ１に入り込んでいてもよい。この場合に凹部ＲＥＣの下端は、第１窒化物半導体層ＮＳＬ１を貫通していない。本図に示す例においても、本実施形態と同様の効果が得られる。
図１７は、図２の第３の変形例を示す図であり、本変形例は図１５の変形例に相当する。本図に示すように、凹部ＧＲＥの下端は、第２窒化物半導体層ＮＳＬ２に入り込んでいてもよい。この場合に凹部ＧＲＥの下端は、第２窒化物半導体層ＮＳＬ２を貫通していない。本図に示す例においても、本実施形態と同様の効果が得られる。
図１８は、図２の第４の変形例を示す図である。本図に示すように、第２窒化物半導体層ＮＳＬ２と保護絶縁層ＰＩＬの間にキャップ層ＣＬが設けられていてもよい。キャップ層ＣＬは、窒化物半導体層であり、より具体的には例えばアンドープＧａＮ膜である。凹部ＧＲＥの下端は、保護絶縁層ＰＩＬを貫通してキャップ層ＣＬの上面に達している。凹部ＲＥＣの下端は、層間絶縁膜ＩＬＤ、保護絶縁層ＰＩＬ、及びキャップ層ＣＬを貫通して窒化物半導体層ＮＳＬ（第２窒化物半導体層ＮＳＬ２）の上面に達している。
本図に示す例においても、本実施形態と同様の効果が得られる。さらに本図に示す例では、キャップ層ＣＬによって第２窒化物半導体層ＮＳＬ２の上面が覆われている。この場合、第２窒化物半導体層ＮＳＬ２がキャップ層ＣＬによって保護される。特に第２窒化物半導体層ＮＳＬ２がＡｌＧａＮによって形成されている場合にキャップ層ＣＬは有効に機能する。ＡｌＧａＮに含まれるＡｌは酸化されやすい。本図に示す例によれば、キャップ層ＣＬによってＡｌの酸化を抑制することができる。
図１９は、図２の第５の変形例を示す図であり、本変形例は図１８の変形例に相当する。本図に示すように、凹部ＲＥＣ（凹部ＤＲＥ及び凹部ＳＲＥ）の下端は、第２窒化物半導体層ＮＳＬ２を貫通していてもよい。本図に示す例では、凹部ＲＥＣの下端は、第１窒化物半導体層ＮＳＬ１の上面に達している。本図に示す例においても、本実施形態と同様の効果が得られる。
図２０は、図２の第６の変形例を示す図であり、本変形例は図１８の変形例に相当する。本図に示すように、凹部ＲＥＣの下端は、第１窒化物半導体層ＮＳＬ１に入り込んでいてもよい。この場合に凹部ＲＥＣの下端は、第１窒化物半導体層ＮＳＬ１を貫通していない。本図に示す例においても、本実施形態と同様の効果が得られる。
（第２の実施形態）
図２１は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第１の実施形態の図１と対応する。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
本図に示すように、本実施形態においても、第１の実施形態（図１）と同様、平面視でドレイン電極ＤＥと重なる領域に凹部ＤＲＥが形成されている。同様に、平面視でソース電極ＳＥと重なる領域に凹部ＳＲＥが形成されている。
図２２は、図２１の破線αで囲まれた領域を拡大した図であり、第１の実施形態の図４に対応する。本図に示すように、凹部ＤＲＥの側面ＲＤＳ（凹部ＤＲＥのうちドレインパッドＤＰに面する側面）は、第１方向（ｙ方向）で見て、ドレインパッドＤＰの側面ＤＳＦ（ドレイン電極ＤＥが形成されている側面）に達している。
図２３は、図２１の破線βで囲まれた領域を拡大した図であり、第１の実施形態の図５に対応する。本図に示すように、凹部ＳＲＥの側面ＲＳＳ（凹部ＳＲＥのうちソースパッドＳＰに面する側面）は、第１方向（ｙ方向）で見て、ソースパッドＳＰの側面ＳＳＦ（ソース電極ＳＥが形成されている側面）に達している。
本実施形態では、凹部ＲＥＣ（凹部ＤＲＥ及び凹部ＳＲＥ）が平面視でパッド（ドレインパッドＤＰ及びソースパッドＳＰ）に入り込んでいない。この場合であっても、ドレイン電極ＤＥのうちドレインパッドＤＰ側の端部に凹部ＤＲＥが位置している。同様に、ソース電極ＳＥのうちソースパッドＳＰ側の端部に凹部ＳＲＥが位置している。このため、本実施形態においても、第１の実施形態と同様の効果が得られる。
（第３の実施形態）
図２４は、第３の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第１の実施形態の図１と対応する。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
本図に示すように、本実施形態においても、第１の実施形態（図１）と同様、ドレイン電極ＤＥ及びソース電極ＳＥがこの順で第２方向（ｘ方向）に繰り返し配置されている。そして本実施形態では、ソース電極ＳＥの幅がドレイン電極ＤＥの幅よりも広い。この場合、ソースパッドＳＰからソース電極ＳＥにかけての電流集中を第１の実施形態に比して小さいものにすることができる。これにより、詳細を後述するように、ソース電極ＳＥのうちソースパッドＳＰ側の端部に凹部ＳＲＥを位置させる必要がなくなる。
そして本図に示す例では、ソース電極ＳＥは、このソース電極ＳＥと隣り合うゲート電極ＧＥの少なくとも一部と平面視で重なっている。詳細には、ソース電極ＳＥと平面視で重なる領域には、凹部ＳＲＥが位置している。そして第２方向（ｘ方向）において凹部ＳＲＥの両側には、ゲート電極ＧＥが位置している。この場合にソース電極ＳＥは、これらのゲート電極ＧＥを幅方向（ｘ方向）で内側に含んでいる。この場合、ソース電極ＳＥは、ゲート電極ＧＥを覆っている部分がフィールドプレートとして機能する。これにより、ゲート電極ＧＥでの電界集中を緩和することができる。
なお、本図に示す例では、ゲート電極ＧＥとドレイン電極ＤＥの中心間距離がゲート電極ＧＥとソース電極ＳＥの中心間距離よりも大きい。これにより、各トランジスタＴＲでは、ゲートとドレインの間の距離がゲートとソースの間の距離よりも大きいものになる。これにより、ゲートとドレインの間の耐圧を大きいものにすることができる。
図２５は、図２４の破線αで囲まれた領域を拡大した図であり、第１の実施形態の図４に対応する。本図に示すように、本実施形態においても、第１の実施形態（図４）と同様、凹部ＤＲＥのうちドレインパッドＤＰに面する側面（側面ＲＤＳ）は、第１方向（ｙ方向）で見て、ドレインパッドＤＰに入り込んでいる。さらに上記したように、ゲート電極ＧＥの少なくとも一部がソース電極ＳＥと平面視で重なっている。なお本図に示す例においてゲート電極ＧＥの先端は、ソース電極ＳＥの先端に比して第１方向（ｙ方向）でドレインパッドＤＰ側に位置している。
図２６は、図２４の破線βで囲まれた領域を拡大した図であり、第１の実施形態の図５に対応する。本図に示す例では、凹部ＳＲＥの側面ＲＳＳが、第１方向（ｙ方向）で見てソースパッドＳＰの側面ＳＳＦに達しておらず、ソースパッドＳＰに入り込んでもいない。詳細には、平面視においてゲート配線ＧＬがソースパッドＳＰに比してドレインパッドＤＰ側に位置している。これにより、凹部ＳＲＥが、ソースパッドＳＰの側面ＳＳＦに比してドレインパッドＤＰ側に位置している。
本実施形態においても、第１の実施形態と同様の効果が得られる。詳細には、図２４に示したように、ソース電極ＳＥの幅がドレイン電極ＤＥの幅よりも広い。これにより、ソースパッドＳＰからソース電極ＳＥにかけての電流集中を緩和することができる。このため、凹部ＳＲＥの側面ＲＳＳを第１方向（ｙ方向）でソース電極ＳＥの内側に入り込ませていても（図２６）、ソース電極ＳＥのエレクトロマイグレーション耐性を高いものにすることができる。
上記したように、本実施形態では、ソース電極ＳＥのうちソースパッドＳＰ側の端部に凹部ＳＲＥを位置させる必要がなくなる（図２４及び図２６）。この場合、凹部ＳＲＥが実際に形成された位置が設計に比して第１方向（ｙ方向）でドレインパッドＤＰ側にずれたとしても、ソース電極ＳＥのエレクトロマイグレーション耐性を高いものにすることができる。
詳細には、第１の実施形態（図１）のレイアウトでソース電極ＳＥのエレクトロマイグレーション耐性を高いものにするためには、凹部ＳＲＥを平面視でソースパッドＳＰに入り込ませる必要がある。この場合において凹部ＳＲＥが実際に形成される位置が設計に比して第１方向（ｙ方向）でドレインパッドＤＰ側にずれると、ソース電極ＳＥが所望のエレクトロマイグレーション耐性を得ることができなくなる可能性がある。これに対して本実施形態では、このような事態が生じることが防止される。
（変形例）
図２７は、図１の変形例を示す図である。本図に示すように、複数の凹部ＤＲＥがドレイン電極ＤＥに沿って配置されていてもよい。同様に、複数の凹部ＳＲＥがソース電極ＳＥに沿って配置されていてもよい。言い換えると、凹部ＤＲＥは、ドレイン電極ＤＥに沿って延伸していなくてもよい。同様に、凹部ＳＲＥは、ソース電極ＳＥに沿って延伸していなくてもよい。なお、本図に示す例において、凹部ＲＥＣ（凹部ＤＲＥ及び凹部ＳＲＥ）の平面形状は矩形である。ただし、凹部ＲＥＣの平面形状は本図に示す例に限定されるものではない。
本図に示す例において、互いに隣り合うドレイン電極ＤＥ及びソース電極ＳＥでは、凹部ＤＲＥ及び凹部ＳＲＥは、中心が第１方向（ｙ方向）において互い違いに配置されている。ただし、凹部ＤＲＥ及び凹部ＳＲＥの平面レイアウトは本図に示す例に限定されるものではない。例えば、互いに隣り合うドレイン電極ＤＥ及びソース電極ＳＥでは、凹部ＤＲＥ及び凹部ＳＲＥは、同一の平面形状を有し、かつ第１方向（ｙ方向）において中心が揃っていてもよい。
図２８は、図２７の破線αで囲まれた領域を拡大した図であり、第１の実施形態の図４に対応する。本図に示す例では、ドレインパッドＤＰ側の１つの凹部ＤＲＥがドレインパッドＤＰに平面視で入り込んでいる。詳細には、この凹部ＤＲＥは、ドレインパッドＤＰに面する側面（側面ＲＤＳ）を有している。そして側面ＲＤＳは、第１方向（ｙ方向）でドレインパッドＤＰに入り込んでいる。ただし、側面ＲＤＳは、ドレインパッドＤＰに入り込んでいなくてもよい。例えば、側面ＲＤＳは、第１方向（ｙ方向）でドレインパッドＤＰの側面ＤＳＦに達しているだけであってもよい。
図２９は、図２７の破線βで囲まれた領域を拡大した図であり、第１の実施形態の図５に対応する。本図に示す例では、ソースパッドＳＰ側の１つの凹部ＳＲＥがソースパッドＳＰに平面視で入り込んでいる。詳細には、この凹部ＳＲＥは、ソースパッドＳＰに面する側面（側面ＲＳＳ）を有している。そして側面ＲＳＳは、第１方向（ｙ方向）でソースパッドＳＰに入り込んでいる。ただし、側面ＲＳＳは、ソースパッドＳＰに入り込んでいなくてもよい。例えば、側面ＲＳＳは、第１方向（ｙ方向）でソースパッドＳＰの側面ＳＳＦに達しているだけであってもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＭ バリアメタル膜
ＢＭ１ 金属膜
ＢＵＦ バッファ層
ＣＬ キャップ層
ＤＢＭ バリアメタル膜
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＤＲＥ 凹部
ＤＳＦ 側面
ＧＥ ゲート電極
ＧＥ１ 導電膜
ＧＩ ゲート絶縁膜
ＧＩ１ 絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＧＲＥ 凹部
ＩＬＤ 層間絶縁膜
ＭＦ 金属膜
ＮＳＬ 窒化物半導体層
ＮＳＬ１ 第１窒化物半導体層
ＮＳＬ２ 第２窒化物半導体層
ＰＩＬ 保護絶縁層
ＲＤＳ 側面
ＲＥＣ 凹部
ＲＳＳ 側面
ＳＢＭ バリアメタル膜
ＳＤ 半導体装置
ＳＥ ソース電極
ＳＭＳ 半導体基板
ＳＰ ソースパッド
ＳＲＥ 凹部
ＳＳＦ 側面
ＴＲ トランジスタ
一般に、電流の経路の幅が電流の流れる方向に向かうにつれて狭くなっている領域（電流集中領域）では、エレクトロマイグレーションが生じやすい。特に窒化物半導体層に接続する電極には、大電流を流す場合がある。このため、窒化物半導体層に接続する電極に電流集中領域が形成される場合は、高いエレクトロマイグレーション耐性を実現するための構造が必要となる。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

Claims (8)

  1. 窒化物半導体層と、
    前記窒化物半導体層上に位置する層間絶縁膜と、
    前記層間絶縁膜上に位置する配線と、
    前記配線と一体であり、かつ前記配線の第１側面に部分的に形成され、平面視で前記第１側面から第１方向に延伸している電極と、
    平面視で前記電極と重なる領域に位置し、前記層間絶縁膜に形成され、下端が前記窒化物半導体層に達し、前記電極の少なくとも一部が埋め込まれている凹部と、
    前記凹部の底面及び側面、前記配線の底面、並びに前記電極の底面に沿って形成されたバリアメタル膜と、
    を備え、
    前記配線及び前記電極は、アルミニウムを含んでおり、
    前記バリアメタル膜は、チタンを含んでおり、
    前記凹部のうち前記配線に面する側面は、前記第１方向で見て、前記配線の前記第１側面に達し、又は前記配線に入り込んでいる半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視で前記第１方向と交わる第２方向にドレイン、ゲート電極、及びソースがこの順で並んだ第１トランジスタと、
    前記第２方向に延伸しているドレインパッドと、
    前記ドレインパッドから前記第２方向に延伸し、前記ドレインに電気的に接続しているドレイン電極と、
    前記第１方向に前記ドレイン電極を介して前記ドレインパッドと対向し、前記第２方向に延伸しているソースパッドと、
    前記ソースパッドから前記ドレインパッド側に向かって前記第１方向に延伸し、前記ソースに電気的に接続しているソース電極と、
    を備え、
    前記配線及び前記電極は、
    それぞれ、前記ドレインパッド及び前記ドレイン電極であり、又は
    それぞれ、前記ソースパッド及び前記ソース電極である半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視でドレイン、ゲート電極、及びソースが前記第２方向に前記第１トランジスタと逆の順で並び、前記ソースが前記第１トランジスタの前記ソースと同一の前記ソース電極に電気的に接続している第２トランジスタと、
    平面視で前記ドレイン電極に比して前記ソースパッド側に位置し、前記第１トランジスタの前記ゲート電極と前記第２トランジスタの前記ゲート電極を接続しているゲート配線と、
    を備え、
    前記配線及び前記電極は、それぞれ、前記ソースパッド及び前記ソース電極であり、
    平面視において、前記凹部は、前記第１トランジスタの前記ゲート電極と前記第２トランジスタの前記ゲート電極によって挟まれ、かつ前記ゲート配線に比して前記ドレインパッド側に位置しており、
    前記ゲート配線、前記第１側面、及び前記ソース電極がこの順で前記第１方向に並んでいる半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記配線及び前記電極は、それぞれ、前記ドレインパッド及び前記ドレイン電極であり、
    前記ソース電極の幅が前記ドレイン電極の幅よりも広い半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記ソース電極は、前記ゲート電極の少なくとも一部と平面視で重なっている半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記バリアメタル膜は、チタンからなる単層膜である半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記バリアメタル膜と前記電極の間に、窒化チタンからなる膜が含まれていない半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記バリアメタル膜は、前記電極に直接接続している半導体装置。
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