JP2014087148A - 半導体装置 - Google Patents

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Abstract

【課題】DC/DCコンバータ回路の単純化を図りつつ、電源効率を向上させる。
【解決手段】DC/DCコンバータ回路CC1を備え、DC/DCコンバータ回路CC1は、入力端子IT1に接続する第1ドレイン電極と、出力端子OT1に接続する第1ソース電極と、を有し、二次元電子ガス層を有する第1化合物半導体基板に形成され、かつノーマリオフ型であるトランジスタHT1と、第1ソース電極に接続する第2ドレイン電極と、接地されている第2ソース電極と、を有するトランジスタLT1と、を含む。
【選択図】図1

Description

本発明は、半導体装置に関し、例えばDC/DCコンバータ回路を有する半導体装置に適用可能な技術である。
DC/DCコンバータ回路に関する技術については様々な検討がなされており、たとえば特許文献1〜3に開示されるものが挙げられる。
特許文献1に記載の技術は、制御スイッチおよび動機スイッチがデプレッションモードのIII族窒化物スイッチを有するバックコンバータ回路に関するものである。また、特許文献1には、制御回路がパワーアップされていない間、電流が制御スイッチを流れないように構成された保護回路を形成することが記載されている。
特許文献2には、ハイサイドスイッチが窒化ガリウム素子であることを特徴とする非絶縁型DC/DCコンバータが開示されている。特許文献3には、非シリコンベースのスイッチングトランジスタを備えるDC/DCコンバータが開示されている。
また、特許文献4に記載の技術は、インバータのローサイドアームに組み込まれるスイッチングエレメントが、制御電圧が加わっていないときに導通しているようなノーマリオンスイッチングエレメントであるというものである。
特開2011−160651号公報 特開2006−223016号公報 特表2006−521081号公報 特表2005−525777号公報
DC/DCコンバータ回路の電源効率を向上させるため、DC/DCコンバータ回路を構成するスイッチングデバイスの低損失化が求められている。スイッチングデバイスを低損失化するためには、たとえば二次元電子ガス層を有する化合物半導体基板に設けられたトランジスタをスイッチングデバイスとして採用することが挙げられる。
一方で、DC/DCコンバータ回路に電力が完全に供給されていない状態において、回路内に貫通電流が流れてしまうと、回路を構成するトランジスタ等が損傷してしまうおそれがある。しかしながら、たとえば特許文献1に開示されるよう、このような貫通電流を抑制するための保護回路を新たに形成する場合には、回路の複雑化を招くおそれがあった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、DC/DCコンバータ回路を構成する第1トランジスタは、入力端子に接続し、二次元電子ガス層を有する第1化合物半導体基板に形成され、かつノーマリオフ型である。
前記一実施の形態によれば、DC/DCコンバータ回路の単純化を図りつつ、電源効率を向上させることができる。
第1の実施形態に係る半導体装置を示す回路図である。 図1に示すハイサイドのトランジスタの構成を示す断面図である。 図1に示すローサイドのトランジスタの構成を示す断面図である。 第1の実施形態に係る半導体装置の一例を示す平面図である。 ノーマリオフ型トランジスタおよびノーマリオン型トランジスタにおけるIDS−VDS波形を示すグラフである。 第1の実施形態における半導体装置の動作を説明するタイミングチャートである。 DC/DCコンバータ回路による電力変換効率を示すグラフである。 第2の実施形態に係る半導体装置を示す平面図である。 図8に示す半導体装置を示す断面図である。 図8におけるA−A'断面を示す断面図である。 図8におけるB−B'断面を示す断面図である。 図8に示す半導体装置を示す平面図である。 図12に示す半導体装置を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置SM1を示す回路図であり、特に半導体装置SM1に含まれるDC/DCコンバータ回路CC1の構成を示している。図2は、図1に示すハイサイドのトランジスタHT1を示す断面図である。図3は、図1に示すローサイドのトランジスタLT1の構成を示す断面図である。
半導体装置SM1は、DC/DCコンバータ回路CC1を備えている。DC/DCコンバータ回路CC1は、トランジスタHT1と、トランジスタLT1と、を含む。
本実施形態におけるトランジスタHT1は、DC/DCコンバータ回路CC1におけるハイサイド側のスイッチングデバイスを構成する。このため、トランジスタHT1は、入力端子IT1に接続するドレイン電極DE1と、出力端子OT1に接続するソース電極SE1と、を有している。
また、トランジスタHT1は、二次元電子ガス層TD1を有する化合物半導体基板CS1に形成されている。さらに、トランジスタHT1は、ノーマリオフ型である。
本実施形態におけるトランジスタLT1は、DC/DCコンバータ回路CC1におけるローサイド側のスイッチングデバイスを構成する。このため、トランジスタLT1は、トランジスタHT1のソース電極SE1に接続するドレイン電極DE2と、接地されているソース電極SE2と、を有する。
このような構成によれば、トランジスタHT1を、二次元電子ガス層TD1を有する化合物半導体基板CS1に形成することにより、シリコンデバイスと比較して低損失なスイッチングデバイスを実現できる。このため、DC/DCコンバータ回路の電源効率の向上を図ることができる。また、入力端子に接続するトランジスタHT1をノーマリオフ型とすることにより、新たに保護回路を設けずとも、DC/DCコンバータ回路に電力が完全に供給されていない状態において回路内に貫通電流が流れてしまうことを抑制できる。このため、回路の複雑化を抑制できる。
従って、本実施形態によれば、DC/DCコンバータ回路の単純化を図りつつ、電源効率を向上させることができる。
以下、半導体装置SM1の構成につき、詳細に説明する。
図1に示すように、半導体装置SM1は、DC/DCコンバータ回路CC1を備えている。本実施形態におけるDC/DCコンバータ回路CC1は、トランジスタHT1と、トランジスタLT1と、ダイオードDI1と、インダクタIN1と、キャパシタCA1と、制御回路CT1と、により構成される。
DC/DCコンバータ回路CC1は、たとえば降圧型のバックコンバータを構成する。
トランジスタHT1は、DC/DCコンバータ回路CC1におけるハイサイド側のスイッチングデバイスを構成する。このため、トランジスタHT1のドレイン電極DE1は入力端子IT1に接続し、ソース電極SE1はインダクタIN1を介して出力端子OT1に接続する。
半導体装置SM1において、トランジスタHT1と入力端子IT1との間には、回路内に貫通電流が流れてしまうことを抑制するための保護回路が設けられていない。このため、回路が複雑化することを抑制することができる。
トランジスタLT1は、DC/DCコンバータ回路CC1におけるローサイド側のスイッチングデバイスを構成する。このため、トランジスタLT1のドレイン電極DE2はトランジスタHT1のソース電極SE1に接続し、ソース電極SE2は接地される。本実施形態においては、ドレイン電極DE2は、トランジスタHT1とインダクタIN1とをつなぐ経路に接続される。また、ソース電極SE2は、接地点ER1、ER2に接続される。
ダイオードDI1は、トランジスタLT1と並列に接続される。ダイオードDI1のうちアノードが接地点ER1、ER2に接続され、カソードがトランジスタHT1およびインダクタIN1に接続される。
インダクタIN1は、一端がトランジスタHT1に接続され、当該一端とは反対側の他端が出力端子OT1に接続される。キャパシタCA1は、一端がインダクタIN1および出力端子OT1に接続され、当該一端とは反対側の他端が接地される。これらのインダクタIN1およびキャパシタCA1により、出力電圧の波形が平滑化される。
制御回路CT1は、トランジスタHT1のゲート電極GE1およびトランジスタLT1のゲート電極GE2に接続されている。これにより、スイッチングデバイスを構成するトランジスタHT1およびトランジスタLT1のオン、オフを制御する。DC/DCコンバータ回路CC1においては、入力電圧をスイッチングし、そのオンとオフの時間の比(デューティ比)をコントロールすることで出力電圧を一定に保つことができる。
制御回路CT1は、たとえばソース・ドレイン領域となる不純物拡散層がシリコン基板に形成されたシリコントランジスタにより構成される。制御回路CT1を構成するトランジスタをシリコンデバイスとすることにより、制御回路CT1を含むDC/DCコンバータ回路CC1の製造コストを低減することが可能となる。
図2に示すように、トランジスタHT1は、二次元電子ガス層TD1を有する化合物半導体基板CS1に形成されている。また、トランジスタHT1は、ノーマリオフ型のトランジスタである。
本実施形態において、化合物半導体基板CS1は、支持基板SB1と、バッファ層BF1と、化合物半導体層CL1と、化合物半導体層CL2により構成される。
支持基板SB1は、たとえばSi、SiC、GaNまたはサファイアにより構成される。バッファ層BF1は、支持基板SB1上に設けられている。本実施形態におけるバッファ層BF1は、たとえば有機金属化合物気相成長(Metalorganic Vapor Phase Epitaxy(MOVPE))法によりAlNとGaNを多段積層してなる絶縁性の層である。バッファ層BF1の膜厚は、たとえば1μmである。
化合物半導体層CL1は、バッファ層BF1上に設けられている。化合物半導体層CL1は、たとえばGaN層である。化合物半導体層CL1の膜厚は、たとえば1μmである。
化合物半導体層CL2は、化合物半導体層CL1上に設けられている。化合物半導体層CL2としては、化合物半導体層CL1とヘテロ界面を形成する層が選択される。これにより、化合物半導体層CL1と化合物半導体層CL2との界面に、トランジスタHT1のチャネル領域となる二次元電子ガス層TD1が形成されることとなる。本実施形態においては、化合物半導体層CL2は、たとえばAlGaN層であり、とくにAl0.15Ga0.85N層であることが好ましい。化合物半導体層CL2の膜厚は、たとえば10nmである。
トランジスタHT1は、リセスゲート構造を有する。すなわち、化合物半導体基板CS1表面に、凹部であるゲートリセスGR1が形成されている。そして、ゲート電極GE1のうち少なくとも一部は、ゲートリセスGR1内に位置する。これにより、チャネル部における電子濃度を選択的に低下させて、トランジスタHT1をノーマリオフ型のトランジスタとすることができる。
本実施形態においては、化合物半導体層CL2を貫通するようにゲートリセスGR1が形成される。また、化合物半導体層CL2を貫通し、かつ化合物半導体層CL1表面の一部が掘り込まれるように、ゲートリセスGR1が形成されていてもよい。さらに、化合物半導体層CL2が貫通しないように化合物半導体層CL2にゲートリセスGR1が形成されていてもよい。
トランジスタHT1は、化合物半導体層CL2上に設けられたゲート絶縁膜GI1を備えている。ゲート絶縁膜GI1は、化合物半導体層CL2上、およびゲートリセスGR1の内壁上に形成される。このため、ゲート絶縁膜GI1のうち、平面視でゲートリセスGR1と重なる部分には、凹部が形成されることとなる。
本実施形態において、ゲート絶縁膜GI1は、たとえばCVD(Chemical Vapor Deposition)法により形成される。ゲート絶縁膜GI1は、たとえばAlにより構成される。ゲート絶縁膜GI1の膜厚は、たとえば10nmである。
なお、ゲート絶縁膜GI1のうちソース電極SE1およびドレイン電極DE1が形成される部分には、エッチングにより開口が形成される。
トランジスタHT1は、ゲート絶縁膜GI1上に設けられたゲート電極GE1を備えている。ゲート電極GE1は、平面視でゲートリセスGR1と重なる位置に形成される。ゲート電極GE1は、たとえばNi、Auを順に積層してなる積層構造を有する。
ゲートリセスGR1およびゲート電極GE1は、ソース電極SE1とドレイン電極DE1の間に位置するように設けられる。
トランジスタHT1は、ソース電極SE1およびドレイン電極DE1を備えている。ソース電極SE1およびドレイン電極DE1は、化合物半導体層CL2と接するよう化合物半導体層CL2上に設けられる。本実施形態では、ゲート絶縁膜GI1に形成された開口にソース電極SE1およびドレイン電極DE1が設けられることにより、ソース電極SE1およびドレイン電極DE1が化合物半導体層CL2と接することとなる。
ソース電極SE1およびドレイン電極DE1は、たとえばTi、Al、MoおよびAuから選択される一種または二種以上の金属材料により構成される。
トランジスタHT1のゲート長は、たとえば0.5μmである。ゲート電極GE1とドレイン電極DE1との間の距離は、たとえば0.5μmである。ゲート電極GE1とソース電極SE1との間の距離は、たとえば0.5μmである。
トランジスタHT1のしきい値電圧は、たとえば1.0Vである。トランジスタHT1の耐圧は、たとえば40Vである。トランジスタHT1のオン抵抗は、たとえば10mΩである。
トランジスタHT1は、たとえばゲート電極GE1、ソース電極SE1およびドレイン電極DE1を覆うカバー膜として、ポリイミド膜を有する(図示せず)。当該ポリイミド膜は、ゲート電極GE1、ソース電極SE1およびドレイン電極DE1を覆うようにゲート絶縁膜GI1上に形成される。また、このポリイミド膜上には、配線が形成される。当該配線は、たとえばAuにより構成される。
このような構成を有するトランジスタHT1は、たとえばTO220のパッケージに封入される。
図5は、ノーマリオフ型トランジスタおよびノーマリオン型トランジスタにおけるIDS−VDS波形を示すグラフである。図5(a)は、ノーマリオフ型トランジスタであるトランジスタHT1のIDS−VDS波形を示している。
図5(a)では、ゲート電圧VGSが0V、2V、4V、6V、および8VにおけるIDS−VDS波形が示されている。図5(a)に示すように、ゲート電圧VGSを印加せず、ゲート電圧VGSが0Vの場合、オン電流IDSは流れない状態となる。また、ゲート電圧VGSが印加された場合に、トランジスタHT1にオン電流IDSが流れる状態となる。このように、本実施形態に係るトランジスタHT1が、ノーマリオフ型のトランジスタとして機能していることがわかる。
トランジスタHT1は、たとえば次のように形成される。
まず、支持基板SB1上に、バッファ層BF1、化合物半導体層CL1、および化合物半導体層CL2を順に積層して化合物半導体基板CS1を形成する。
次に、フォトレジストをマスクとしたエッチングにより、化合物半導体層CL2を選択的に除去し、ゲートリセスGR1を形成する。次いで、当該エッチング工程におけるダメージを除去するため、化合物半導体基板CS1の表面に対し酸によりウェットエッチングを行う。
次に、化合物半導体層CL2上およびゲートリセスGR1の内壁上に、ゲート絶縁膜GI1を形成する。ゲート絶縁膜GI1は、たとえばCVD法により形成される。次いで、ゲート絶縁膜GI1上であって、平面視でゲートリセスGR1と重なる位置にゲート電極GE1を形成する。
次に、フォトレジストをマスクとしたエッチングにより、ゲート絶縁膜GI1に、ソース電極SE1およびドレイン電極DE1を埋め込むための開口を形成する。次に、当該開口を埋め込み、かつ化合物半導体層CL2と接するよう、ソース電極SE1およびドレイン電極DE1を形成する。
このようにして、トランジスタHT1が形成される。
図3に示すように、本実施形態に係るトランジスタLT1は、二次元電子ガス層TD2を有する化合物半導体基板CS2に形成されている。また、トランジスタLT1は、ノーマリオン型のトランジスタである。
本実施形態では、トランジスタLT1を、二次元電子ガス層を有する化合物半導体基板CS2に形成するため、シリコンデバイスと比較して低損失なスイッチングデバイスを実現することができる。また、トランジスタLT1をノーマリオン型とすることにより、トランジスタLT1のオン抵抗を低減できる。このため、さらに低損失なスイッチングデバイスが実現される。したがって、本実施形態に係るこのような構成によれば、DC/DCコンバータ回路の電源効率をさらに向上させることができる。
なお、トランジスタLT1は、たとえばソース・ドレイン領域およびチャネル領域を構成する不純物拡散層がシリコン基板に形成されたシリコンデバイスであってもよい。トランジスタLT1をシリコンデバイスとすることにより、トランジスタLT1の製造コストを低減することが可能となる。また、トランジスタLT1をシリコンデバイスとすることにより、DC/DCコンバータ回路CC1の形成が容易となる。
本実施形態において、化合物半導体基板CS2は、支持基板SB2と、バッファ層BF2と、化合物半導体層CL3と、化合物半導体層CL4により構成される。支持基板SB2、バッファ層BF2、化合物半導体層CL3、および化合物半導体層CL4は、たとえばそれぞれ支持基板SB1、バッファ層BF1、化合物半導体層CL1、および化合物半導体層CL2と同様の構成を有する。
トランジスタLT1は、プレーナゲート構造を有する。すなわち、化合物半導体基板CS2表面には、ゲートリセスが設けられていない。これにより、トランジスタLT1を、ノーマリオン型のトランジスタとすることができる。この場合、化合物半導体層CL3と化合物半導体層CL4の界面全面にヘテロ接合を形成することができ、チャネル部において高い電子密度を実現できる。このため、トランジスタLT1におけるオン抵抗を低減し、スイッチングデバイスの低損失化を図ることが可能となる。
本実施形態では、化合物半導体基板CS2表面にゲートリセスが設けられない。このため、化合物半導体層CL4のうち平面視でゲート電極GE2と重なる部分と、他の部分は、たとえば膜厚が互いに等しくなる。
トランジスタLT1は、化合物半導体層CL4上に設けられたゲート絶縁膜GI2を備えている。ゲート絶縁膜GI2は、化合物半導体層CL4上に形成される。ゲート絶縁膜GI2は、たとえばゲート絶縁膜GI1と同様の構成を有する。
また、トランジスタLT1は、ゲート絶縁膜GI2上に設けられたゲート電極GE2を備えている。ゲート電極GE2は、ソース電極SE1とドレイン電極DE1の間に位置するように設けられる。ゲート電極GE2は、たとえばゲート電極GE1と同様の構成を有する。なお、本実施形態では、ゲート絶縁膜GI2のうちゲート電極GE2が設けられる部分に、ゲート絶縁膜GI2を貫通しない凹部が形成されていてもよい。この場合、当該凹部を埋め込むようにゲート電極GE2が形成される。
トランジスタLT1は、ソース電極SE2およびドレイン電極DE2を備えている。ソース電極SE2およびドレイン電極DE2は、化合物半導体層CL4と接するよう化合物半導体層CL4上に設けられる。ソース電極SE2およびドレイン電極DE2は、たとえばソース電極SE1およびドレイン電極DE1と同様の構成を有する。
トランジスタLT1のゲート長は、たとえば0.5μmである。ゲート電極GE2とドレイン電極DE2との間の距離は、たとえば0.5μmである。
トランジスタLT1のしきい値電圧は、たとえば−4.0Vである。トランジスタLT1の耐圧は、たとえば40Vである。トランジスタLT1のオン抵抗は、たとえば1.2mΩである。トランジスタLT1をノーマリオン型のトランジスタとすることにより、トランジスタLT1のオン抵抗を上記のような低い値とすることができる。これにより、低損失なスイッチングデバイスを形成することが可能となる。
トランジスタLT1は、たとえばゲート電極GE2、ソース電極SE2およびドレイン電極DE2を覆うカバー膜として、ポリイミド膜を有する(図示せず)。当該ポリイミド膜は、ゲート電極GE2、ソース電極SE2およびドレイン電極DE2を覆うようにゲート絶縁膜GI2上に形成される。また、このポリイミド膜上には、配線が形成される。当該配線は、たとえばAuにより構成される。
このような構成を有するトランジスタLT1は、たとえばTO220のパッケージに封入される。
図5(b)は、ノーマリオン型トランジスタであるトランジスタLT1のIDS−VDS波形を示している。
図5(b)では、ゲート電圧VGSが−4V、−2V、0V、2V、および4VにおけるIDS−VDS波形が示されている。図5(b)に示すように、ゲート電圧VGSを印加せず、ゲート電圧VGSが0Vの場合、トランジスタLT1にはオン電流IDSが流れる状態となる。また、ゲート電圧VGSを−4Vとした場合に、オン電流IDSが流れない状態とすることができる。このように、本実施形態に係るトランジスタLT1が、ノーマリオン型のトランジスタとして機能していることがわかる。
本実施形態においては、たとえばローサイド側のスイッチングデバイスをオフ状態とする場合にトランジスタLT1のゲート電圧VGSを0Vとし、オン状態とする場合にトランジスタLT1のゲート電圧VGSを5Vとする。これにより、オン状態におけるオン抵抗を十分に低減しつつ、DC/DCコンバータ回路CC1の動作信頼性を確保することができる。
トランジスタLT1は、たとえば次のように形成される。
まず、支持基板SB2上に、バッファ層BF2、化合物半導体層CL3、および化合物半導体層CL4を順に積層して化合物半導体基板CS2を形成する。次に、化合物半導体層CL4上に、ゲート絶縁膜GI2を形成する。ゲート絶縁膜GI2は、たとえばCVD法により形成される。次いで、ゲート絶縁膜GI2上にゲート電極GE2を形成する。次に、フォトレジストをマスクとしたエッチングにより、ゲート絶縁膜GI2に、ソース電極SE2およびドレイン電極DE2を埋め込むための開口を形成する。次に、当該開口を埋め込み、かつ化合物半導体層CL4と接するよう、ソース電極SE2およびドレイン電極DE2を形成する。このようにして、トランジスタLT1が形成される。
図4は、本実施形態に係る半導体装置SM1の一例を示す平面図である。
本実施形態では、トランジスタHT1により構成されるハイサイドスイッチングデバイスHD1と、トランジスタLT1により構成されるローサイドスイッチングデバイスLD1と、を同一の半導体パッケージに搭載することができる。この場合、リードフレームLF1のうち一の領域にハイサイドスイッチングデバイスHD1を搭載し、当該一の領域と離間した他の領域にローサイドスイッチングデバイスLD1を搭載する。
たとえば、リードフレームLF1上に搭載されたハイサイドスイッチングデバイスHD1とローサイドスイッチングデバイスLD1を封止樹脂等により封止することにより、半導体パッケージが形成される。
この場合、トランジスタHT1とトランジスタLT1は、互いに異なる半導体チップを構成することとなる。
各電極と、リードフレームLF1または外部リードOL1と、の接続は、たとえばボンディングワイヤBW1を用いて以下のように行われる。
ハイサイドスイッチングデバイスHD1を構成するトランジスタHT1のうち、ソース電極SE1およびドレイン電極DE1の一方はリードフレームLF1へ接続され、他方は外部リードOL1へ接続される。また、ゲート電極GE1は、外部リードOL1へ接続される。ローサイドスイッチングデバイスLD1を構成するトランジスタLT1のうち、ソース電極SE2およびドレイン電極DE2の一方はリードフレームLF1へ接続され、他方は外部リードOL1へ接続される。また、ゲート電極GE2は、外部リードOL1へ接続される。
図6は、本実施形態における半導体装置SM1の動作を説明するタイミングチャートである。図6では、トランジスタHT1およびトランジスタLT1のそれぞれにおけるゲート電圧VGS、オン電流I、およびドレイン電圧VDSと、ダイオードDI1に流れる電流Iが示されている。
図6に示すように、本実施形態に係るDC/DCコンバータ回路CC1では、トランジスタLT1のオン時間を、トランジスタHT1のオン時間よりも大きくすることができる。なお、オン時間とは、トランジスタにより構成されるスイッチングデバイスがオン状態である際に、当該トランジスタにオン電流Iが流れる時間である。
また、ノーマリオン型のトランジスタであるトランジスタLT1は、ノーマリオフ型のトランジスタであるトランジスタHT1と比較して、オン抵抗による損失が小さい。
このため、トランジスタLT1をノーマリオン型とし、かつトランジスタHT1のオン時間よりもトランジスタLT1のオン時間を大きくすることにより、より効率的にスイッチングデバイスの低損失化を図ることが可能となる。
図7は、DC/DCコンバータ回路CC1による電力変換効率を示すグラフである。
図7では、周波数2MHz、Vin=12V、Vout=1.1VとしてDC/DCコンバータ回路を動作させた際の電力変換効率(%)を実測した結果が示されている。図7では、出力電流Iout(A)に対する値として、電力変換効率(Efficiency)(%)が示される。
一方は、ハイサイド側のトランジスタHT1としてノーマリオフ型トランジスタを、ローサイド側のトランジスタHT1としてノーマリオン型トランジスタを用いた第1実施例を示す。他方は、ハイサイド側のトランジスタHT1およびローサイド側のトランジスタHT1の双方にノーマリオフ型トランジスタを用いた第2実施例を示す。ここでは、ノーマリオフ型トランジスタとして図2に示す構造を有するものを、ノーマリオン型トランジスタとして図3に示す構造を有するものを用いた。
図7に示すように、第1実施例では、第2実施例と比較してピーク時において約1.5%効率が向上していることがわかる。また、第1実施例では、第2実施例と比較して、Iout=30Aであるときに約6%効率が向上していることがわかる。
このように、トランジスタHT1をノーマリオフ型とし、トランジスタLT1をノーマリオン型とすることにより、回路が複雑化することを回避しつつ、スイッチングデバイスのさらなる低損失化を図ることが可能となることがわかる。
次に、本実施形態の効果を説明する。
本実施形態によれば、DC/DCコンバータ回路CC1を構成するトランジスタHT1は、入力端子IT1に接続し、二次元電子ガス層TD1を有する化合物半導体基板CS1に形成され、かつノーマリオフ型である。トランジスタHT1を、二次元電子ガス層TD1を有する化合物半導体基板CS1に形成することにより、シリコンデバイスと比較して低損失なスイッチングデバイスを実現できる。このため、DC/DCコンバータ回路の電源効率の向上を図ることができる。また、入力端子に接続するトランジスタHT1をノーマリオフ型とすることにより、新たに保護回路を設けずとも、DC/DCコンバータ回路に電力が完全に供給されていない状態において回路内に貫通電流が流れてしまうことを抑制できる。このため、回路の複雑化を抑制できる。
したがって、DC/DCコンバータ回路の単純化を図りつつ、電源効率を向上させることができる。
(第2の実施形態)
図8は、第2の実施形態に係る半導体装置SM2を示す平面図である。図8は、ゲート電極GE1、ゲート電極GE2、ソース電極SE1、ソース電極SE2、ドレイン電極DE1およびドレイン電極DE2の位置関係を示している。なお、これらの位置関係は、図8に示すものに限られない。
図9は、図8に示す半導体装置SM2を示す断面図である。図9(a)は、図8におけるC−C'断面を示す。また、図9(b)は、図8におけるD−D'断面を示す。
本実施形態に係る半導体装置SM2では、トランジスタHT1およびトランジスタLT1が同一の化合物半導体基板CS1に設けられている。
図8および図9に示すように、トランジスタHT1およびトランジスタLT1は、いずれも化合物半導体基板CS1に設けられている。本実施形態におけるトランジスタHT1およびトランジスタLT1の構成は、この点を除いて第1の実施形態に記載のものと同様とすることができる。
図10は、図8におけるA−A'断面を示す断面図である。図11は、図8におけるB−B'を示す断面図である。
図10および図11に示すように、化合物半導体基板CS1には、素子分離膜EL1が形成されている。この素子分離膜EL1により、トランジスタHT1およびトランジスタLT1は、それぞれ他のトランジスタから電気的に分離される。本実施形態では、トランジスタHT1とトランジスタLT1は、素子分離膜EL1により互いに電気的に分離される。素子分離膜EL1は、たとえば化合物半導体層CL2および化合物半導体層CL1を貫通して、バッファ層BF1に到達するように形成される。また、素子分離膜EL1は、たとえば化合物半導体基板CS1中にボロンをイオン注入することにより形成される。このイオン注入は、たとえば注入エネルギー120keV、ドーズ量2×1014cm−2の条件下で行われる。
本実施形態に係るトランジスタHT1およびトランジスタLT1は、たとえば次のように形成される。
まず、第1の実施形態と同様に化合物半導体基板CS1を形成する。次いで、フォトレジストをマスクとしたエッチングにより、化合物半導体層CL2を選択的に除去し、ゲートリセスGR1を形成する。次いで、化合物半導体基板CS1にボロンをイオン注入して、素子分離膜EL1を形成する。次いで、化合物半導体層CL2上およびゲートリセスGR1の内壁上に、ゲート絶縁膜GI1およびゲート絶縁膜GI2を形成する。ゲート絶縁膜GI1およびゲート絶縁膜GI2は、同一の工程により一体として形成される。次いで、ゲート絶縁膜GI1上に形成された導電膜をパターニングして、ゲート電極GE1およびゲート電極GE2を形成する。このとき、平面視でゲートリセスGR1と重なる位置にゲート電極GE1を、ゲート電極GE1と離間する位置にゲート電極GE2を形成する。
次に、フォトレジストをマスクとしたエッチングにより、ゲート絶縁膜GI1にソース電極SE1およびドレイン電極DE1を埋め込むための開口を、ゲート絶縁膜GI2にソース電極SE2およびドレイン電極DE2を埋め込むための開口を形成する。次に、これらの開口を埋め込み、かつ化合物半導体層CL2と接するよう、ソース電極SE1、ドレイン電極DE1、ソース電極SE2およびドレイン電極DE2を形成する。
本実施形態では、上述のように、トランジスタHT1とトランジスタLT1の各構成を、共通の工程により形成することができる。このため、製造工程数の低減を図ることが可能となる。
図8に示すように、半導体装置SM2は、複数のゲート電極GE1を備えている。各ゲート電極GE1は、第1方向に延伸している。また、各ゲート電極GE1は、第1方向と化合物半導体基板CS1平面において垂直な第2方向に、互いに離間するよう配列される。各ゲート電極GE1の一端は、第2方向に延伸するゲート配線GL1に接続する。このため、複数のゲート電極GE1とゲート配線GL1は、櫛歯形状を形成することとなる。ゲート配線GL1の一端は、ゲートパッドGP1へ接続される。各ゲート電極GE1は、このゲートパッドGP1を介して制御回路CT1に接続される。ここでは、第1方向とは図9における上下方向を、第2方向とは図9における左右方向さす。
また、半導体装置SM2は、複数のゲート電極GE2を備えている。各ゲート電極GE2は、第1方向に延伸している。また、各ゲート電極GE2は、第2方向に、互いに離間するよう配列される。各ゲート電極GE2の一端は、第2方向に延伸するゲート配線GL2に接続する。このため、複数のゲート電極GE2とゲート配線GL2は、櫛歯形状を形成することとなる。ゲート配線GL2の一端は、ゲートパッドGP2へ接続される。各ゲート電極GE2は、このゲートパッドGP2を介して制御回路CT1に接続される。
図10、図11に示すように、ゲート配線GL1およびゲート配線GL2は、たとえば素子分離膜EL1上に配置される。本実施形態では、ゲート配線GL1およびゲート配線GL2は、ゲート絶縁膜GI1およびゲート絶縁膜GI2と同一工程により形成される絶縁膜IF3を介して素子分離膜EL1上に形成されることとなる。また、ゲート配線GL1およびゲート配線GL2は、たとえば絶縁膜IF1により上面および側面が覆われる。
半導体装置SM2は、複数のソース電極SE1を備えている。各ソース電極SE1は、第1方向に延伸している。また、各ソース電極SE1は、第2方向に互いに離間するように配列される。各ソース電極SE1の一端は、ソースパッドSP1に接続される。たとえば、複数のソース電極SE1、およびソースパッドSP1が一体として櫛歯形状を構成するように、ソース電極SE1およびソースパッドSP1が形成されていてもよい。
また、半導体装置SM2は、複数のドレイン電極DE1を備えている。各ドレイン電極DE1は、第1方向に延伸している。また、各ドレイン電極DE1は、第2方向に互いに離間するように配列される。各ドレイン電極DE1の一端は、ドレインパッドDP1に接続される。たとえば、複数のドレイン電極DE1、およびドレインパッドDP1が一体として櫛歯形状を構成するように、ドレイン電極DE1およびドレインパッドPD1が形成されていてもよい。
なお、複数のソース電極SE1と複数のドレイン電極DE1は、たとえばソース電極SE1とドレイン電極DE1が交互に配列されるよう形成される。また、ソース電極SE1とドレイン電極DE1の間には、たとえばゲート電極GE1が配置される。この場合、隣接するソース電極SE1とドレイン電極DE1、およびこれらの間に配置されたゲート電極GE1により、トランジスタHT1が構成されることとなる。なお、ドレインパッドDP1は、たとえばソース電極SE1およびドレイン電極DE1が配列される領域からみてソースパッドSP1と反対側に位置するように設けられる。
半導体装置SM2は、複数のソース電極SE2を備えている。各ソース電極SE2は、第1方向に延伸している。また、各ソース電極SE2は、第2方向に互いに離間するように配列される。各ソース電極SE2の一端は、ソースパッドSP2に接続される。たとえば、複数のソース電極SE2、およびソースパッドSP2が一体として櫛歯形状を構成するように、ソース電極SE2およびソースパッドSP2が形成されていてもよい。
また、半導体装置SM2は、複数のドレイン電極DE2を備えている。各ドレイン電極DE2は、第1方向に延伸している。また、各ドレイン電極DE2は、第2方向に互いに離間するように配列される。各ドレイン電極DE2の一端は、ドレインパッドDP2に接続される。たとえば、複数のドレイン電極DE2、およびドレインパッドDP2が一体として櫛歯形状を構成するように、ドレイン電極DE2およびドレインパッドDP2が形成されていてもよい。また、ドレインパッドDP2は、ソースパッドSP1と一体として形成されていてもよい。
なお、複数のソース電極SE2と複数のドレイン電極DE2は、たとえばソース電極SE2とドレイン電極DE2が交互に配列されるよう形成される。また、ソース電極SE2とドレイン電極DE2の間には、たとえばゲート電極GE2が配置される。この場合、隣接するソース電極SE2とドレイン電極DE2、およびこれらの間に配置されたゲート電極GE2により、トランジスタLT1が構成されることとなる。なお、ドレインパッドDP2は、たとえばソース電極SE2およびドレイン電極DE2が配列される領域からみてソースパッドSP2と反対側に位置するように設けられる。
図10に示すように、ソース電極SE1は、たとえば化合物半導体層CL2上およびゲート配線GL1上に設けられる。このとき、ソース電極SE1は、絶縁膜IF1を介してゲート配線GL1上に設けられる。また、ソース電極SE1は、絶縁膜IF2によりドレインパッドDP1と電気的に分離される。ソース電極SE2は、たとえば化合物半導体層CL2上およびゲート配線GL2上に設けられる。このとき、ソース電極SE2は、絶縁膜IF1を介してゲート配線GL2上に設けられる。また、ソース電極SE2は、絶縁膜IF2によりドレインパッドDP2と電気的に分離される。
図11に示すように、ドレイン電極DE1およびドレイン電極DE2は、それぞれ化合物半導体層CL2上に形成される。また、ドレイン電極DE1およびドレイン電極DE2は、それぞれ絶縁膜IF1によりゲート配線GL1およびゲート配線GL2と電気的に分離される。
図12は、図8に示す半導体装置SM2を示す平面図であって、基板CB1上に化合物半導体基板CS1が搭載された状態を示している。図13は、図12に示す半導体装置SM2を示す断面図である。
図12および図13に示す例では、半導体装置SM2は、基板CB1上にハイサイドスイッチングデバイスHD1およびローサイドスイッチングデバイスLD1が形成された化合物半導体基板CS1が搭載されてなる。なお、基板CB1は、たとえばインターポーザやマザーボード等の配線基板である。
本実施形態において、化合物半導体基板CS1上には、たとえばハイサイドスイッチングデバイスHD1およびローサイドスイッチングデバイスLD1、ならびにソースパッドSP1、ソースパッドSP2、ドレインパッドDP1、ドレインパッドDP2、ゲートパッドGP1およびゲートパッドGP2が形成される。ゲートパッドGP1およびゲートパッドGP2は、たとえばワイヤボンディングにより基板CB1に接続される。
なお、図12では、ゲート配線GL1、ゲート配線GL2、ゲート電極GE1、ゲート電極GE2、ソース電極SE1、ドレイン電極DE1、ソース電極SE2およびドレイン電極DE2は、省略されている。
基板CB1上には、フレームFL1が形成されている。化合物半導体基板CS1は、たとえば基板CB1上に形成されたフレームFL1上に搭載される。ソースパッドSP1、ソースパッドSP2、ドレインパッドDP1およびドレインパッドDP2と、フレームFL1は、たとえばクリップCP1を介して接続される。クリップCP1は、たとえば銅板クリップである。各パッドとクリップCP1は、たとえば半田により接合される。
本実施形態では、上述のように、基板CB1と、ハイサイドスイッチングデバイスHD1およびローサイドスイッチングデバイスLD1と、の接続にはクリップCP1が用いられる。このため、インダクタンスを低減し、高周波動作に優れた半導体装置を得ることができる。
基板CB1上に設けられたフレームFL1、クリップCP1、および化合物半導体基板CS1等を封止樹脂により封止することにより半導体パッケージが得られることとなる。
本実施形態において、ハイサイドスイッチングデバイスHD1およびローサイドスイッチングデバイスLD1は、たとえば一の半導体チップ内に形成される。これにより、半導体装置の小型化を図ることができる。なお、ハイサイドスイッチングデバイスHD1とローサイドスイッチングデバイスLD1は、互いに異なる半導体チップ内に形成されていてもよい。
制御回路CT1は、たとえばハイサイドスイッチングデバイスHD1およびローサイドスイッチングデバイスLD1が含まれる半導体チップ(以下、第1半導体チップともいう)とは異なる半導体チップ(以下、第2半導体チップともいう)内に形成される。
第2半導体チップは、たとえば第1半導体チップと同一の基板CB1上に搭載される。この場合、第1半導体チップおよび第2半導体チップは、ともに封止樹脂により封止され、一の半導体パッケージを構成する。これにより半導体装置の小型化を図ることができる。
なお、第2半導体チップは、第1半導体チップが搭載された基板CB1とは異なる基板上に搭載されていてもよい。
本実施形態においても、第1の実施形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
SM1、SM2 半導体装置
CC1 DC/DCコンバータ回路
HT1、LT1 トランジスタ
DI1 ダイオード
IN1 インダクタ
CA1 キャパシタ
CT1 制御回路
IT1 入力端子
OT1 出力端子
ER1、ER2 接地点
CS1、CS2 化合物半導体基板
SB1、SB2 支持基板
CL1、CL2、CL3、CL4 化合物半導体層
TD1、TD2 二次元電子ガス層
GE1、GE2 ゲート電極
GL1、GL2 ゲート配線
GR1 ゲートリセス
GI1、GI2 ゲート絶縁膜
SE1、SE2 ソース電極
DE1、DE2 ドレイン電極
IF1、IF2、IF3 絶縁膜
BW1 ボンディングワイヤ
EL1 素子分離膜
GP1、GP2 ゲートパッド
SP1、SP2 ソースパッド
DP1、DP2 ドレインパッド
CB1 基板
CP1 クリップ
FL1 フレーム
LF1 リードフレーム
OL1 外部リード
PD1 パッド
HD1 ハイサイドスイッチングデバイス
LD1 ローサイドスイッチングデバイス

Claims (8)

  1. DC/DCコンバータ回路を備え、
    前記DC/DCコンバータ回路は、
    入力端子に接続する第1ドレイン電極と、出力端子に接続する第1ソース電極と、を有し、二次元電子ガス層を有する第1化合物半導体基板に形成され、かつノーマリオフ型である第1トランジスタと、
    前記第1ソース電極に接続する第2ドレイン電極と、接地されている第2ソース電極と、を有する第2トランジスタと、
    を含む半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記第2トランジスタは、二次元電子ガス層を有する第2化合物半導体基板に形成され、かつノーマリオン型である半導体装置。
  3. 請求項1に記載の半導体装置において、
    前記第1トランジスタと前記入力端子との間には、保護回路が設けられていない半導体装置。
  4. 請求項1に記載の半導体装置において、
    前記第1化合物半導体基板は、GaN層と、前記GaN層上に設けられたAlGaN層と、を有する半導体装置。
  5. 請求項1に記載の半導体装置において、
    前記第1化合物半導体基板表面には凹部が形成されており、
    前記第1トランジスタは、少なくとも一部が前記凹部内に位置する第1ゲート電極を有する半導体装置。
  6. 請求項1に記載の半導体装置において、
    前記第1トランジスタと前記第2トランジスタは、それぞれ異なる半導体チップを構成する半導体装置。
  7. 請求項1に記載の半導体装置において、
    前記DC/DCコンバータ回路は、前記第1トランジスタを構成する第1ゲート電極および前記第2トランジスタを構成する第2ゲート電極に接続され、かつシリコントランジスタにより構成される制御回路を有する半導体装置。
  8. 請求項7に記載の半導体装置において、
    前記第1トランジスタおよび前記第2トランジスタを含む第1半導体チップと、前記制御回路を含む第2半導体チップは、同一の基板上に搭載されている半導体装置。
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