JP2015162625A - 窒化物半導体装置 - Google Patents

Abstract

【課題】Ｄ型トランジスタとＥ型トランジスタで構成されたゲート駆動回路の出力とＥ型トランジスタであるスイッチ素子のゲートとの間の寄生インダクタンスを低減する。
【解決手段】第１トランジスタ１１０は、２本以上のフィンガー状に形成された第１ゲート電極１１０ｇと、第１ソース電極１１０ｓと、第１ドレイン電極１１０ｄと、を有する。第２トランジスタ１２０は、各々の第１ゲート電極１１０ｇの根元に配置されており、第２ゲート電極１２０ｇと、第２ソース電極１２０ｓと、第２ドレイン電極１２０ｄと、を有する。第２ソース電極１２０ｓと第１ゲート電極１１０ｇとが電気的に接続されており、第２ゲート電極１２０ｇと第２ソース電極１２０ｓは、配線１８１で電気的に接続される。また、第２ソース電極１２０ｓは、第１ゲート電極１１０ｇと電気的に接続される。
【選択図】図１

Description

本発明は、電源回路等のスイッチ素子として用いられる半導体装置に関し、電力変換効率の向上や、サイズの小型化に有効な技術に関するものである。

電源回路のさらなる省エネルギー化が期待されており、多くの電力を扱う電源回路及びインバータ回路等の電力変換装置について、電力損失を低減して電力変換効率を向上させることが求められている。また、出力の大電流化やサイズの小型化も同時に求められるようになってきている。これらの装置の電力装置の大部分は、電力変換の際に用いられるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）といったパワー半導体素子を用いたスイッチ装置において発生している。したがって、スイッチ装置における電力損失を低減することは、電力変換効率の向上に大きく寄与する。スイッチ装置において発生する電力損失には、電流の通電により発生する導通損失と、スイッチング損失により発生するスイッチング損失とが含まれる。導通損失はパワー半導体素子のオン抵抗をより小さくすれば低減でき、スイッチング損失はパワー半導体素子のスイッチング速度をより高速にすることにより低減できる。このため、パワー半導体素子のオン抵抗の低減とスイッチング速度の高速化に関する技術開発が行われており、近年はパワー半導体素子にＧａＮ、ＳｉＣなどのワイドバンドギャップ半導体を用いる試みが盛んになっている。特に、ＡｌＧａＮ／ＧａＮヘテロ構造をもつＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）では、ヘテロ界面に２次元電子ガス（２ＤＥＧ、ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が形成されることにより、高いキャリア密度と電子移動度とを有するため、低オン抵抗と高速動作が期待される。

一方、電源回路の１つであるＤＣ／ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、各々のスイッチ装置にはパワー半導体素子が用いられる。

ハイサイドスイッチ、ローサイドスイッチ、そしてそれぞれを駆動するゲート駆動回路がそれぞれ１つのパッケージで構成されている場合、半導体装置のワイヤーボンディングや、実装されるパッケージのプリント基板の配線に起因した寄生インダクタンスが生じる。このため、ゲート駆動回路とハイサイド、ローサイドそれぞれのスイッチにおいて寄生インダクタンスによるスイッチング速度の低下、つまりスイッチング損失の増大が懸念される。そこで、ＤＣ／ＤＣコンバータの電圧変換効率を向上させる技術の１つとして、ゲート駆動回路とスイッチ素子、また、各々のスイッチ素子をワンチップに集積し、ワイヤーボンディングやパッケージに起因した寄生インダクタンスの影響を低減する技術が提案されている（特許文献１）。

図２９は、従来のゲート駆動回路と、スイッチ素子としてのトランジスタ１０をワンチップに集積した半導体装置１１１のパターンレイアウトであり、図３０はその回路図である。電源電極パッド６４に電源電圧を供給している状態おいて、ゲート端子（ゲート電極パッド６３）にローレベルの信号が入力された時には、トランジスタ３０及びトランジスタ４０がオフする。このため、トランジスタ２０のゲート２０ｇには抵抗５１を介して、高電圧が印加される。そして、トランジスタ２０はオン状態になる。その結果、トランジスタ２０のオン抵抗程度の低インピーダンスで、電源と、トランジスタ１０のゲート１０ｇと、が接続される。これにより、トランジスタ１０のゲート１０ｇは充電される。すなわち、トランジスタ１０を高速にオン状態にすることができる。

一方、ハイレベルの信号がゲート端子に入力された時は、トランジスタ３０及びトランジスタ４０はオン状態となり、トランジスタ２０のゲート２０ｇとソース２０ｓとの間の電圧は０Ｖとなり、トランジスタ２０はオフ状態となる。その結果、トランジスタ１０のゲート１０ｇは、オン状態のトランジスタ３０を介して放電される。これにより、トランジスタ１０は高速にオフ状態にできる。

さて、従来例では抵抗５１を用いているが、抵抗を、ゲートとソースを短絡したディプレッション型（以下、本明細書ではＤ型と称する）のトランジスタに置き換える方が好ましい。その理由は、Ｄ型トランジスタを用いた方が、抵抗素子を用いるよりも占有面積を小さくすることできるからである。さらに、ｎチャネルのＤ型トランジスタを用いた場合、抵抗素子を用いる場合よりも高速に動作させることもできる。前記抵抗５１をＤ型トランジスタに置き換え、このＤ型トランジスタと、エンハンスメント型（以下、Ｅ型と称する）のトランジスタ４０とのペアで構成される回路は、ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）と呼ばれる論理回路として知られている。

米国特許公開公報２００９年第０１８０３０４号（ＵＳ２００９／０１８０３０４Ａ１） 特開２０１２−１９１４５４号公報

しかしながら、２ＤＥＧを有する窒化物半導体では、Ｅ型トランジスタを製造することが難しく、Ｄ型トランジスタとＥ型トランジスタを同一基板上に作製するには具体的な工夫が必要になる。

また、従来例のレイアウトでは、ゲート駆動回路から遠い側のトランジスタ１０のゲート１０ｇは、ゲート駆動回路に近い側のゲート１０ｇより、配線の寄生抵抗と寄生インダクタンスが原因で駆動が遅延する。特に、インダクタンスの影響は、ゲート駆動回路の出力電流が大きいほど顕著となる。近年の大電流化の要求に応えようとすると、スイッチ素子のサイズは大きくなる方向にあるが、スイッチ素子が大きくなればなるほど、高速駆動のためのゲート駆動回路の出力電流を大きくせざるを得ないのに対し、ゲート駆動回路から第１ゲート１０ｇまでの配線は長くならざるを得ない。つまり、従来のレイアウトでは、大電流化しようとすると、トランジスタ１０の駆動の遅延が顕著となってスイッチング損失が増大し、消費電力が大きくなってしまう。

本発明は、上記の問題点を鑑みて、ゲート駆動回路と、スイッチ素子とが、同一基板上にワンチップに集積化された窒化物半導体装置において、Ｄ型トランジスタとＥ型トランジスタで構成されたゲート駆動回路の出力と、Ｅ型トランジスタであるスイッチ素子のゲートとの間の寄生インダクタンスを低減し、小型で高速動作する低消費電力の窒化物半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の窒化物半導体装置は、同一基板上に配置され、それぞれソース電極、ドレイン電極およびゲート電極を有し、かつそれぞれ窒化物半導体よりなる第１トランジスタ、第２トランジスタおよび第３トランジスタを有し、第１トランジスタおよび第３トランジスタはエンハンスメント型であり、第２トランジスタはデプレッション型であり、第１トランジスタのゲート電極はフィンガー形状であり、第１トランジスタのゲート電極の端部には第２トランジスタおよび第３トランジスタが配置され、第１のトランジスタのゲート電極と第２のトランジスタのソース電極およびゲート電極と第３のトランジスタのドレイン電極とが電気的に接続されており、第１のトランジスタのソース電極と第３のトランジスタのソース電極とが電気的に接続されているものである。 この構成により、第１トランジスタのフィンガー状のゲート電極と、第２トランジスタのソース電極及び第３ドレイン電極との配線距離を等しくできるので、窒化物半導体装置が大きくなった場合において第の１ゲート電極での各々のゲート信号の遅延量の差を小さくすることができ、高速なスイッチングを確保できるという格別の作用効果を奏する。

本発明の窒化物半導体装置は、同一基板上に配置され、それぞれソース電極、ドレイン電極およびゲート電極を有し、かつそれぞれ窒化物半導体よりなる第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタを有し、第１トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタはエンハンスメント型であり、第２トランジスタはデプレッション型であり、第１トランジスタのゲート電極はフィンガー形状であり、第１トランジスタのゲート電極の端部には第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタが配置され、第１トランジスタのゲート電極と４トランジスタのソース電極およびゲート電極と第５トランジスタのドレイン電極とが電気的に接続されており、第１トランジスタのドレイン電極と第２トランジスタのドレイン電極とが電気的に接続されており、第１トランジスタのソース電極と第３のトランジスタのソース電極と第５トランジスタのソース電極とが電気的に接続されており、第２のトランジスタのゲート電極及びソース電極と第３のトランジスタのドレイン電極と第４のトランジスタのゲート電極とが電気的に接続されており、第３のトランジスタのゲート電極と第５のトランジスタのゲート電極とが電気的に接続されているものである。

この構成により、第１トランジスタのフィンガー状のゲート電極と、第４トランジスタのソース電極及び第５のトランジスタのドレイン電極との配線距離を等しくすることができる。よって、窒化物半導体装置のサイズの増大で発生する、第１トランジスタのゲート電極での各々のゲート信号の遅延量の差を小さくすることができ、高速なスイッチングを確保できるという格別の作用効果を奏する。

本発明の窒化物半導体装置は、さらに第４トランジスタのゲート電極の一部は、第１トランジスタのゲート電極とドレイン電極との間に延伸部として配置され、延伸部と第４トランジスタのゲート電極とが電気的に接続されていることが好ましい。

本発明の窒化物半導体装置は、さらに第３トランジスタのゲート電極の一部は、第１トランジスタのゲート電極とドレイン電極の間に延伸部として配置され、延伸部と第３トランジスタのゲート電極とが電気的に接続されていることが好ましい。

本発明の窒化物半導体装置は、さらに第１トランジスタのゲート電極は、少なくとも第２トランジスタ側のフィンガーの端部においてゲート接続部を有し、ゲート接続部は第１トランジスタとゲート駆動回路との間に延在していることが好ましい。

本発明の窒化物半導体装置は、さらにゲート接続部は第１の方向に伸び、第２〜５のトランジスタのソース電極及びドレイン電極は第１の方向に沿って伸び、第２のトランジスタと第３のトランジスタは第１の方向に並び、第４のトランジスタと第５のトランジスタは第１の方向に沿って並び、第２のトランジスタと第４のトランジスタはゲート接続部と直角をなす第２の方向に並び、第３のトランジスタと第４のトランジスタは第２の方向に並んでいることが好ましい。

本発明の窒化物半導体装置は、さらに第２のトランジスタのゲート電極は、第２のトランジスタのソース電極の上まで延在し、第２のトランジスタのソース電極と電気的に接続していることが好ましい。

本発明の窒化物半導体装置は、さらに第１トランジスタは基板上に複数形成され、かつ第１トランジスタのゲート電極は、長手方向に平行に配置されていることが好ましい。

本発明に係る窒化物半導体装置によれば、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

本発明の第１の実施の形態に係る窒化物半導体装置のパターンレイアウトを示す図。 同第１の実施の形態に係る窒化物半導体装置の回路図。 同第１の実施の形態に係るＤ型のトランジスタとＥ型のトランジスタの製造方法を示す断面図。 図１の窒化物半導体装置のパターンレイアウトにおける断面１Ａ、断面１Ｂ、断面１Ｃ、断面１Ｄで切った断面図。 本発明の第１の実施の形態に係る窒化物半導体装置のオン抵抗とゲート電圧の関係を示す図。 同第１の実施の形態の変形例１に係る窒化物半導体装置のパターンレイアウトを示す図。 同第１の実施の形態の変形例２に係る窒化物半導体装置のパターンレイアウトを示す図。 同第１の実施の形態の変形例３に係る窒化物半導体装置のパターンレイアウトを示す図。 同第１の実施の形態の変形例４に係る窒化物半導体装置のパターンレイアウトを示す図。 同第１の実施の形態の変形例５に係る窒化物半導体装置のパターンレイアウトを示す図。 図１０の窒化物半導体装置のパターンレイアウトにおける断面１Ｅで切った断面図。 本発明の第２の実施の形態に係る窒化物半導体装置のパターンレイアウトを示す図。 同第２の実施形態に係る窒化物半導体装置の回路図。 図１２の窒化物半導体装置のパターンレイアウトにおける断面２Ａ、断面２Ｂで切った断面図。 本発明の第２の実施の形態の変形例１に係る窒化物半導体装置のパターンレイアウトを示す図。 本発明の第３の実施の形態に係る窒化物半導体装置のパターンレイアウトを示す図。 同第３の実施の形態の変形例１に係る窒化物半導体装置のパターンレイアウトを示す図。 本発明の第４の実施の形態に係る窒化物半導体装置のパターンレイアウトを示す図。 図１８の窒化物半導体装置のパターンレイアウトにおける断面４Ａ、断面４Ｂで切った断面図。 本発明の第４の実施の形態に係るＤ型のトランジスタとＥ型のトランジスタの製造方法を示す断面図。 本発明の第５の実施の形態に係る窒化物半導体装置のパターンレイアウト特に配線を示す図。 本発明の第５の実施の形態に係る窒化物半導体装置のパターンレイアウト特に電極パッドを示す図。 図２１の窒化物半導体装置のパターンレイアウトにおける断面１Ａ、断面１Ｂ、断面１Ｃ、断面１Ｄで切った断面図。 本発明の第５の実施の形態の変形例１に係る窒化物半導体装置のパターンレイアウトを示す図。 本発明の第６の実施の形態に係るゲートドライバのパターンレイアウトを示す図。 同第６の実施の形態に係る窒化物半導体装置の回路図。 同第６の実施の形態に係る窒化物半導体装置のパターンレイアウトを示す図。 同第６の実施の形態に係る窒化物半導体装置の配線と電極パッドとの関係を示す図。 従来の半導体装置のパターンレイアウトを示す図。 従来の半導体装置の回路図。

以下、各々の実施の形態について添付の図面を参照して説明する。

なお、図面は模式的または概念的なものであり、各々の部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

なお、本明細書と各々の図において、既出の図に関して前述したものと同様の要素には同一の記号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、第１の実施の形態に係る窒化物半導体装置のパターンレイアウトの例を模式的に示したものである。

図２は、第１の実施の形態に係る窒化物半導体装置の構成を例示する回路図である。

図１及び図２に示すように、本実施の形態に係る窒化物半導体装置１１２は、ｎチャンネルの第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０を備える。第１トランジスタ１１０および第３トランジスタ１３０はエンハンスメント型トランジスタ（Ｅ型トランジスタ）であり、第２トランジスタ１２０はデプレッション型トランジスタ（Ｄ型トランジスタ）である。

第１トランジスタ１１０は、２本以上のフィンガー状に形成された第１ゲート電極１１０ｇと、第１ソース電極１１０ｓと、第１ドレイン電極１１０ｄと、を有する。

第２トランジスタ１２０は、各々の第１ゲート電極１１０ｇの根元に配置されており、第２ゲート電極１２０ｇと、第２ソース電極１２０ｓと、第２ドレイン電極１２０ｄと、を有する。第２ソース電極１２０ｓと第１ゲート電極１１０ｇとが電気的に接続されており、また第２ゲート電極１２０ｇと第２ソース電極１２０ｓは、配線１８１で電気的に接続される。また、第２ソース電極１２０ｓは、第１ゲート電極１１０ｇと電気的に接続される。

第３トランジスタ１３０は、第１ゲート電極１１０ｇの根元に配置されており、第３ゲート電極１３０ｇと、第３ソース電極１３０ｓと、第３ドレイン電極１３０ｄと、を有する。第３ソース電極１３０ｓは、第１ソース電極１１０ｓと電気的に接続される。また、第３ドレイン電極１３０ｄは、第１ゲート電極１１０ｇ及び第２ソース電極１２０ｓと電気的に接続されている。

ここで、第１ソース電極１１０ｓと第３ソース電極１３０ｓは、同一レイヤで接続されるよう形成することが好ましい。これにより、マスク数を削減し、コストを削減することができる。

この実施の形態においては、窒化物半導体装置１１２は、ドレイン電極パッド１６１と、ソース電極パッド１６２と、ゲート電極パッド１６３と、電源電極配線パッド１６４と、第１ソース配線１８０と、をさらに備える。

ドレイン電極パッド１６１は、第１ドレイン電極１１０ｄと電気的に接続される。ソース電極パッド１６２は、第１ソース電極１１０ｓと第３ソース電極１３０ｓと、第１ソース配線１８０で電気的に接続される。ゲート電極パッド１６３は、第３ゲート電極１３０ｇと電気的に接続される。電源電極配線パッド１６４は、第２ドレイン電極１２０ｄと電気的に接続される。

ＤＣＦＬ回路を構成する第２トランジスタ１２０及び第３トランジスタ１３０が、スイッチ素子である第１トランジスタ１１０の第１ゲート電極１１０ｇのフィンガー１本ごとに隣接して配置されている。また、第２トランジスタ１２０と第３トランジスタ１３０とにより第１トランジスタ１１０のゲートドライバを形成している。第２トランジスタ１２０と第３トランジスタ１３０とは後述するように同一のＳｉ基板１０１の上に第２ソース電極１２０ｓと第３ドレイン電極１３０ｄとを共通に設けた構成となっている。これらにより、第１トランジスタ１１０のデバイスサイズが変わっても、第１トランジスタ１１０のフィンガー状の各々の第１ゲート電極１１０ｇと、各々の第２ソース電極１２０ｓと、各々の第３ドレイン電極１３０ｄとの配線距離を等しくすることができる。よって、デバイスサイズの増大で発生する、各々の第１ゲート電極１１０ｇでの各々のゲート信号の遅延量の差を小さくすることができ、高速なスイッチングを確保できる。

図３は、第１の実施の形態に係るＤ型のトランジスタおよびＥ型のトランジスタの製造方法を示した断面図である。

図３（ａ）では、導電性のＳｉ基板１０１の（１１１）面上に有機金属気相成長（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ）法により、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１０２と、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１窒化物半導体層１０３と、厚さが２０ｎｍのアンドープの窒化アルミニウムガリウム（Ａｌ_0.25Ｇａ_0.75Ｎ）からなる第２窒化物半導体層１０４と、厚さが１００ｎｍのＡｌ_0.05Ｇａ_0.95Ｎからなるｐ型の第３窒化物半導体層１０５とを順次に成長する。バッファ層１０２からｐ型の第３窒化物半導体層１０５までの各々の半導体層の組成と層厚について、表１に示す。

さらに、厚さが２０ｎｍのパラジウム（Ｐｄ）と厚さが１００ｎｍの金（Ａｕ）とからなる第３ゲート電極１３０ｇを蒸着法などによりリフトオフ形成する（図示しないが、第１ゲート電極１１０ｇも同時に形成する）。第１窒化物半導体層１０３と第２窒化物半導体層１０４とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０¹³ｃｍ^-2以上でかつ移動度が１０００ｃｍ²Ｖ／ｓｅｃ以上の２次元電子ガス（２−ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、２ＤＥＧ）層であるチャネル領域が生成されている。ｐ型の第３窒化物半導体層１０５は、マグネシウム（Ｍｇ）が約１×１０¹⁹ｃｍ^-3のドーズ量でドープされており、ｐ型の第３窒化物半導体層１０５中のキャリア密度は約１×１０¹⁸ｃｍ^-3である。なお、第１窒化物半導体層１０３にインジウム（Ｉｎ）を添加して、電子の移動度を増加して大電流化することができる。また、Ａｌを含む第２窒化物半導体層１０４にＩｎを添加することで、第１窒化物半導体層１０３との格子不整合を緩和することができる。また、ｐ型の第３窒化物半導体層１０５にＩｎを添加すると、ピエゾ分極を打ち消す作用が働くため、Ｅ型のトランジスタである第１トランジスタ１１０と第３トランジスタ１３０のゲートしきい値電圧を正の方向にシフトすることができる。また、図示しないが、各々のトランジスタ間を分離するため、ボロン（Ｂ）などのイオン注入を行い不活性化する。

図３（ｂ）では、第３ゲート電極１３０ｇをマスクとして、たとえば塩素ガスやＳＦ₆ガスを用いた誘導結合プラズマ（ＩＣＰ）を用いたドライエッチング等により、ｐ型の第３窒化物半導体層１０５を選択的に除去する。このとき、ｐ型の第３窒化物半導体層１０５と比べて第２窒化物半導体層１０４のほうがＡｌ組成が高いことから、酸素ガスを添加することで酸化アルミニウムを生成させて、ｐ型の第３窒化物半導体層１０５のエッチングレートよりも第２窒化物半導体層１０４のエッチングレートを小さくすることができる。これにより、容易に第３窒化物半導体層１０５を選択除去できる。酸素の代わりにＳＦ₆ガスなどを用いてフッ素を添加してもフッ化アルミニウムが生成されるため、同様にエッチング選択比をとることができる。

図３（ｃ）では、チタン（Ｔｉ）とアルミニウム（Ａｌ）からなる第２ドレイン電極１２０ｄ及び第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄ及び第３ソース電極１３０ｓを蒸着法などにより形成する（図示しないが、第１ドレイン電極１１０ｄ及び第１ソース電極１１０ｓも同時に形成する）。ここで、Ｅ型の第３トランジスタ１３０が完成する。第３トランジスタ１３０のゲート部には、ｐ型の第３窒化物半導体層１０５と第２窒化物半導体層１０４とにＰＮ接合が形成される。これにより、ゲート電極に印加する電圧が０Ｖの場合においても、ｐ型の第３窒化物半導体層１０５から第２窒化物半導体層１０４及び第１窒化物半導体層１０３中に、Ｓｉ基板１０１側及び第３ソース電極１３０ｓまたは第３ドレイン電極１３０ｄに向かって空乏層が広がる。したがって、第３ゲート電極１３０ｇに印加する電圧が０Ｖの場合においても、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を行わせることが可能となり、Ｅ型トランジスタが実現する。また、第３ゲート電極１３０ｇにＰＮ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合に、チャネル領域に正孔を注入することが出来る。窒化物半導体において、正孔の移動度は、電子の移動度よりも低いため、チャネル領域に注入された正孔は電流を流す担体としてはあまり寄与しない。このため、注入された正孔は、同量の電子をチャネル領域内に発生させ、チャネル領域内に電子を発生させる効果を向上させる、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きく、低抵抗なノーマリオフ型のパワー半導体素子を実現することが可能となる。

なお、第１トランジスタ１１０も同様の理由により、Ｅ型のトランジスタとすることができる。

上記例実施の形態においては、ｐ型の第３窒化物半導体層１０５上にＰｄとＡｕの積層体を形成してＥ型トランジスタのゲート電極としたが、ゲート電極の金属材料は、ｐ型の第３窒化物半導体層１０５とオーミック接触するＰｄ、Ｎｉ、Ｔｉなどでもよいし、ｐ型の第３窒化物半導体層１０５とショットキー接触するＷＳｉやＡｌなどでもよい。オーミック接触する場合は、たとえば３Ｖ程度の低いゲート電圧でゲート電流が流れ始めるため、正孔の注入が起こりやすく、ドレイン・ソース間の電流を増大させやすいメリットがある。ショットキー接触する場合は、たとえば４Ｖ以上のゲート電圧を与えないとゲート電流が流れ始めないため、ゲート電流による消費電流ロスを低減したい場合に有用である。

図３（ｄ）では、第２ソース電極１２０ｓと第２ドレイン電極１２０ｄとの間に、ニッケル（Ｎｉ）、白金（Ｐｔ）と金（Ａｕ）と、からなる第２ゲート電極１２０ｇを蒸着法などにより形成する。第２ゲート電極１２０ｇは、第２窒化物半導体層１０４とショットキー接触している。ここで、Ｄ型の第２トランジスタ１２０が完成する。Ｅ型の第３トランジスタ１３０と第２窒化物半導体層は共通であるが、ｐ型の第３窒化物半導体層１０５が除去されているためＰＮ接合が形成されず、Ｄ型トランジスタとなる。

Ｄ型トランジスタのゲート電極の金属材料は、第２窒化物半導体層１０４とショットキー接触する、Ｎｉ、Ｐｄ、Ａｌなどを用いればよい。

以上から、ｐ型の第３窒化物半導体層１０５によるｐｎ接合と、ｐ型の第３窒化物半導体層１０５と第２窒化物半導体層１０４のＡｌ組成の差を利用することにより、同一基板上に容易にＤ型トランジスタとＥ型トランジスタを作製することができる。

なお、ｐ型の第３窒化物半導体層１０５を用いずに同一基板上にＤ型トランジスタとＥ型トランジスタを製造しようとする場合は、ゲートしきい値電圧が０Ｖより小さいＤ型トランジスタになる程度に厚みをもった第２窒化物半導体層１０４の一部を、ドライエッチングによりＥ型トランジスタになる程度の厚みまで薄膜化したリセス構造を形成し、Ｅ型トランジスタを製造することができることが知られている。しかしながら、この方法では、第２窒化物半導体層１０４の厚みをウエハ間及びウエハ面内で歩留まりよく制御することは現実的に困難である。本実施例によれば、選択的にｐ型の第３窒化物半導体層１０５をドライエッチング除去できるため、ｐ型の第３窒化物半導体層１０５がアンダーエッチングになることも、第２窒化物半導体層１０４がオーバーエッチングされることも起こりにくく、制御性よくＤ型トランジスタとＥ型トランジスタを実現できる。

また、同一基板上にＤ型トランジスタとＥ型トランジスタを製造しようとする他の方法として、Ｅ型トランジスタになる程度の厚みをもった第２窒化物半導体層１０４の上に、選択的に酸化シリコンや、酸化アルミニウムなどのゲート絶縁膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成し、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造をとることでＤ型トランジスタを作製する方法もある。しかしながら、第２窒化物半導体層１０４とゲート絶縁膜との界面に形成される欠陥及びゲート絶縁膜中の欠陥に起因した、ゲート電圧に対するドレイン電流のヒステリシス特性の発現が頻発するため、実用上で問題があった。本実施の形態によれば、第２窒化物半導体層１０４の上に、同じ窒化物半導体層であるｐ型の第３窒化物半導体層１０５を結晶成長するため、第２窒化物半導体層１０４とｐ型の第３窒化物半導体層１０５との界面にできる欠陥の数は、ゲート絶縁膜を用いた場合の欠陥の数より少なく、ヒステリシス特性の問題は発生しない。

図４（ａ）〜図４（ｄ）はそれぞれ、図１の窒化物半導体装置のパターンレイアウトにおける断面１Ａ、断面１Ｂ、断面１Ｃ、断面１Ｄで切った断面図を示す。なお、断面１Ａ、断面１Ｂ、断面１Ｃ、断面１Ｄは、図１の紙面に対し垂直である。

図４（ａ）は、図１の断面１Ａに関する断面図である。すなわち、同図は、第１トランジスタ１１０の構成の例を示している。

図４（ｂ）は、図１の断面１Ｂに関する断面図である。すなわち、同図は、第２トランジスタ１２０及び第３トランジスタ１３０の構成例に加え、第１ゲート電極１１０ｇと第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄとの電気的な接続状態を示した図である。第１ゲート電極１１０ｇを覆うようにして第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄを形成することにより、第１ゲート電極１１０ｇと第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄを電気的に接続し、かつ、第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄは、第２窒化物半導体層１０４と接している部分でチャネル領域とオーミック接触させる。これにより、第１ゲート電極１１０ｇと第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄとの配線を別途形成する必要がなくなり、コストを削減できる。

図４（ｃ）は、図１の断面１Ｃに関する断面図である。すなわち、同図は、第２ゲート電極１２０ｇと第２ソース電極１２０ｓとを、配線１８１で電気的に接続していることを示している。

図４（ｄ）は、図１の断面１Ｄに関する断面図である。すなわち、同図は、第２トランジスタ１２０及び第３トランジスタ１３０の構成の例を示している。

以下、第１の実施の形態に係る窒化物半導体装置の動作の例について、図１及び図２を参照しつつ説明する。電源電極配線パッド１６４に電源電圧を供給している状態おいて、ゲート端子（ゲート電極パッド１６３）にローレベルの信号が入力された時には、各々の第３トランジスタ１３０がそれぞれオフ状態となる。このとき、各々の第２トランジスタ１２０に高電圧が印加される。第２トランジスタ１２０はＤ型トランジスタであり、第２ゲート電極１２０ｇと第２ソース電極１２０ｓは短絡されているため、各々の第２トランジスタ１２０はオン状態になる。その結果、第２トランジスタ１２０のオン抵抗程度の低インピーダンスで、電源と、第１トランジスタ１１０の第１ゲート１１０ｇと、が接続される。これにより、第１トランジスタ１１０の各々の第１ゲート１１０ｇは充電される。すなわち、第１トランジスタ１１０を高速にオン状態にすることができる。

一方、ハイレベルの信号がゲート端子に入力された時は、各々の第３トランジスタ１３０はオン状態となる。このとき、第２トランジスタ１２０の第２ゲート電極１２０ｇと第２ソース電極１２０ｓとの間の電圧は０Ｖとなり、第２トランジスタ１２０はオフ状態となる。その結果、第１トランジスタ１１０の第１ゲート１１０ｇは、オン状態の第３トランジスタ１３０を介して放電される。これにより、第１トランジスタ１１０は高速にオフ状態にできる。

以下、第１の実施の形態に係る窒化物半導体装置１１２の動作の特性について説明する。図５は、第１の実施の形態に係るＤ型の第２トランジスタ１２０とＥ型の第３トランジスタ１３０のゲート幅１ｍｍ当たりのオン抵抗とゲート電圧の関係をプロットしたものである。図５（ａ）はＤ型である第２トランジスタ１２０に関する図であり、図５（ｂ）はＥ型である第３トランジスタ１３０に関する図である。第２トランジスタ１２０のドレイン・ソース間距離を４μｍ、第３トランジスタ１３０のドレイン・ソース間距離を２μｍとした。第１ゲート電極１１０ｇに与えられるローレベルの信号電圧は、第２トランジスタ１２０のオン抵抗と第３トランジスタ１３０のオン抵抗の比率で決定される。図５の例では、第２トランジスタ１２０と第３トランジスタ１３０の各々のゲート幅を１０μｍに揃え、オン抵抗はそれぞれ２５０Ω、３．５ｋΩとした。電源電圧を５Ｖとすると、ローレベルの信号電圧は５Ｖの１５分の１である、約０．３Ｖと見積もることができる。第３トランジスタ１３０と同構造の第１トランジスタ１１０のゲート電圧が０．３Ｖのとき、第１トランジスタ１１０はオフされる。ローレベルの信号電圧は０Ｖが好ましく、０．３Ｖからローレベルの信号電圧を小さくするためには、第２トランジスタ１２０のオン抵抗を増加したり、第３トランジスタ１３０のオン抵抗を低減したりすればよい。第２トランジスタ１２０と第３トランジスタ１３０のそれぞれのゲートしきい値電圧は、ｐ型の第３窒化物半導体層１０５の正孔の量に依存して差が生じる。この例では、第２トランジスタ１２０のしきい値電圧を、第３トランジスタ１３０のしきい値電圧より約１．８Ｖ負側にシフトさせた。

図５から分かるように、第２トランジスタ１２０のしきい値電圧を調整することで、第２トランジスタ１２０のオン抵抗は容易に大きく変化することができる。また、第２トランジスタ１２０あるいは第３トランジスタ１３０のドレイン・ソース間距離を調整し、所望のオン抵抗比を得ることも容易に実現できる。

一方、第２トランジスタ１２０の代わりに抵抗素子を用いる場合、たとえば加工が容易なアルミニウム（抵抗率：０．０３μΩｍ）を使用した場合、３．５ｋΩを得ようとすると、アルミニウムの高さを０．２μｍ、幅を１０μｍとすると、必要なアルミニウムの長さは約２３３ｍｍと見積もることができる。図５のＤ型トランジスタのドレイン・ソース間距離は４μｍであるから、２３３ｍｍは非常に大きい値であることが分かる。窒化物トランジスタを用いた場合、１２Ｖ入力のＤＣ−ＤＣコンバータ用途とし、耐圧を３０Ｖ保証にするとしても、第１トランジスタ１１０のドレイン・ソース間距離は２μｍ〜１０μｍあれば十分であるから、抵抗の長さが２３３ｍｍにわたると、デバイスサイズが無駄に大きくなり、コスト面で不利である。アルミニウムより高抵抗の金属を使用するにしても、４桁近く長さを短縮することは難しく、金属を使用した抵抗素子を、各々の第１ゲート１１０ｇの根元に配置することは高コストとなる。

他方、抵抗として２ＤＥＧを利用する場合は、第２トランジスタ１２０や第３トランジスタ１３０からゲート部を除去した形になるため、面積当たりの抵抗は、第３トランジスタ１３０と同等、あるいは小さい値となる。このため、第３トランジスタ１３０と抵抗比を２０程度とろうとした場合、抵抗の長さは第３トランジスタ１３０の２０倍以上となり、面積を大きく占有してしまうことになる。よって、２ＤＥＧを使用した抵抗素子を、各々の第１ゲート１１０ｇの根元に配置することは高コストとなる。

また、第２トランジスタ１２０の代わりに抵抗素子を用いた場合、電源電圧とゲートの信号電圧の差が小さくなるにしたがって第１ゲート１１０ｇへの出力電流が小さくなってしまうが、Ｄ型の第２トランジスタ１２０を用いた場合、動作の大半で定電流動作させることができるため、第１トランジスタ１１０を高速動作させてスイッチング損失を低減することができる。

そして、本実施の形態においては、ｐチャンネルを使用せずに、ｎチャンネルのトランジスタにより、上記のように、高速に動作する回路が得られる。ゲート駆動回路には、通常、ｐチャンネルのトランジスタが用いられる。しかしながら、窒化物半導体装置において、ｐチャンネルのトランジスタを形成することが実用上、困難である。本実施の形態においては、上記の構成を用いることで、ｐチャンネルのトランジスタを用いず、ｎチャンネルのトランジスタにより駆動回路を形成しており、実用性が高い。

よって、本実施の形態によれば、Ｄ型の第２トランジスタ１２０を用いるため、抵抗素子を用いる場合よりも小型で高速な低消費電力の窒化物半導体装置を実現することができる。

（第１の実施の形態の変形例１）
以下、本発明の第１の実施の形態の変形例１に係る半導体装置について添付の図面を参照して説明する。図６において、図１〜図４で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１の第１の実施の形態とは、第３トランジスタ１３０の第３ゲート電極１３０ｇ以外の構造は同じである。図６では、第３トランジスタ１３０の第３ゲート電極１３０ｇを、第１トランジスタ１１０の活性領域１７１まで延伸した、延伸部１９０を備えていることを特徴とする。また、第２トランジスタ１２０、第３トランジスタ１３０にも活性領域１７２が存在する。

窒化物半導体では、スイッチング動作のような高周波動作をすることによりオン抵抗が増加し電流出力が低下する、電流コラプスという現象が知られている。電流コラプスは、高速動作させるほど顕著に発現する。電流コラプスが発生するとスイッチング損失が増加してしまうため、高速動作させることができなくなってしまう。トランジスタがオフ状態のときにドレイン・ソース電極間に高電圧を印加すると、電子が窒化物半導体層中の欠陥にトラップされてしまい、トラップされた電子は、トランジスタがオン状態に遷移しても欠陥中に留まり、２ＤＥＧの電子を狭窄する、といったメカニズムが電流コラプスの原因の１つである。

本変形例１によれば、第１トランジスタ１１０がオフ状態となりドレイン・ソース電極間に高電圧が印加されているとき、第３トランジスタ１３０の第３ゲート電極１３０ｇにはハイレベルの信号電圧が印加されているため、第３ゲート電極１３０ｇの延伸部１９０から正孔が第１トランジスタ１１０の活性領域１７１に注入される。この正孔が、トラップされた電子と再結合するため、第１トランジスタ１１０がオン状態に遷移しても２ＤＥＧの電子は狭窄されず、電流コラプスの発生を抑制することができる。よって、第３ゲート電極１３０ｇの延伸部１９０を備えることにより、オン抵抗の増加を発生させることなく高速動作させ、低消費電力の窒化物半導体装置を実現することができる。

（第１の実施の形態の変形例２）
以下、本発明の第１の実施の形態の変形例２に係る半導体装置について添付の図面を参照して説明する。図７において、図１〜図４で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１に示す構造とは、ゲート電極パッド１６３と電源電極配線パッド１６４以外の構造は同じである。なお、図７においてゲート電極パッド１６３は一点鎖線にて囲まれた領域で示されており、電源電極配線パッド１６４は二点鎖線にて囲まれた領域で示されている。なお、図７において煩雑さをさけるため、適宜図番を省略している。図では、第３ゲート電極１３０ｇの少なくとも一部の上に堆積した窒化シリコンや酸化シリコンゲートなどの絶縁膜（図示せず）に、少なくとも２箇所のゲート電極パッド用開口１６５を設け、各々のゲート電極パッド用開口１６５の上にゲート電極パッド１６３を形成している。これにより、図１における第１の実施の形態よりも、ゲート電極パッド１６３から第３ゲート電極までの配線の寄生抵抗及び寄生インダクタンスを低減することができるため、第３トランジスタ１３０をより高速動作することができ、すなわち第１トランジスタ１１０をより高速動作することができる。また、図７では、第２ドレイン電極１２０ｄの少なくとも一部の上に堆積した窒化シリコンや酸化シリコンゲートなどの絶縁膜に、少なくとも２箇所の電源電極パッド用開口１６６を設け、各々の電源電極パッド用開口１６６の上に電源電極配線パッド１６４を形成している。これにより、図１における第１の実施の形態よりも、電源電極配線パッド１６４から第２ドレイン電極１２０ｄまでの配線の寄生抵抗及び寄生インダクタンスを低減することができるため、第２トランジスタ１２０をより高速動作することができ、すなわち第１トランジスタ１１０を高速動作させて低消費電力の窒化物半導体装置を実現することができる。

なお、図７において、ゲート電極パッド用開口１６５および電源電極パッド用開口１６６は、点線にて表されている。

（第１の実施の形態の変形例３）
以下、本発明の第１の実施の形態の変形例３に係る半導体装置について添付の図面を参照して説明する。図８において、図１〜図４で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１に示す構造とは、第２トランジスタ１２０と第３トランジスタ１３０の配置以外の構造は同じである。なお、図８においてドレイン電極パッド１６１は一点鎖線にて囲まれた領域で示されている。なお、図８において煩雑さをさけるため、適宜図番を省略している。図８では、図１のように第１トランジスタ１１０の各々の第１ゲート電極１１０ｇの片方の端部に第２トランジスタ１２０及び第３トランジスタ１３０を配置するのではなく、第１トランジスタ１１０の各々の第１ゲート電極１１０ｇの両端に、第２トランジスタ１２０と第３トランジスタ１３０とを備えることを特徴とする。これにより、フィンガー状の第１ゲート電極１１０ｇのもつ寄生抵抗及び寄生インダクタンスを半減することができ、すなわち第１トランジスタ１１０を高速動作することができるため、低消費電力の窒化物半導体装置を実現できる。

なお、図８の例では、各々の第１ドレイン電極１１０ｄの少なくとも一部の上に堆積した窒化シリコンに、ドレイン電極パッド用開口１６７を設け、その上にドレイン電極パッド１６１を形成している。図８の構成では、図１の構成よりも、第２トランジスタ１２０及び第３トランジスタ１３０が占有する面積が大きくなってしまうため、コスト面で不利になる。コストの観点からは、図８のドレイン電極パッド１６１のように、活性領域１７１内に電極パッドを作製することが好ましい。

（第１の実施の形態の変形例４）
以下、本発明の第１の実施の形態の変形例４に係る半導体装置について添付の図面を参照して説明する。図９において、図１〜図４で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１に示す構造とは、ドレイン電極パッド１６１、ソース電極パッド１６２、電源電極配線パッド１６４の作製方法以外、同じである。なお、図９においてドレイン電極パッド１６１は点線にて囲まれた領域で示されており、ソース電極パッド１６２は一点鎖線にて囲まれた領域で示されており、電源電極配線パッド１６４は二点鎖線にて囲まれた領域で示されている。なお、図９において煩雑さをさけるため、適宜図番を省略している。図９では、ソース電極パッド１６２を、第１トランジスタ１１０活性領域上に設けることを特徴とする。第１トランジスタ１１０の第１ドレイン電極１１０ｄと第１ソース電極１１０ｓに流れる電流量は、ゲート駆動用回路を構成する第２トランジスタ１２０及び第３トランジスタ１３０にそれぞれ流れる電流量よりも大きいことが一般的である。図１の構成によると、第１ドレイン電極１１０ｄから第１ソース電極１１０ｓに流れた電流は、第３ソース電極１３０ｓを介して、ソース電極パッド１６２へ流れていく。このとき、第３ソース電極１３０ｓでは、電流が流れる方向に沿って、第３ソース電極１３０ｓの抵抗と流れる電流とを乗じた大きさの電位差が生じる。この電位差分だけ、第３トランジスタ１３０に実質的に印加されるゲート電圧に電位差が生じる。この電位差により、第３トランジスタ１３０のゲートのオン・オフそれぞれに必要な時間が異なってしまったり、第３トランジスタ１３０のオン抵抗が異なったりしてしまうため、第１トランジスタ１１０の高速動作が妨げられてしまう。図９の構成では、第１トランジスタ１１０を大きな電流が流れる場合も、第３ソース電極１３０ｓを流れることなく、ソース電極パッド１６２へ流れこんでゆくため、第３ソース電極１３０ｓ内で電位差はほとんど発生しない。よって、図９の構成によると、第１トランジスタ１１０を高速動作させることができ、低消費電力の窒化物半導体装置を実現することができる。

（第１の実施の形態の変形例５）
以下、本発明の第１の実施の形態の変形例５に係る半導体装置について添付の図面を参照して説明する。図１０において、図１〜図４で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１に示す構造とは、第２ゲート電極１２０ｇと第２ソース電極１２０ｓとの電気的な接続に、配線１８１を用いず、第２ゲート電極１２０ｇで直接に第２ソース電極１２０ｓと接続している部分以外、同じである。

図１１は、図１０の断面１Ｅでの断面図である。なお、断面１Ｅは、図１０の紙面に対し垂直である。電極が形成された部分を除いて、第２窒化物半導体層１０４の表面は、窒化シリコンからなる絶縁層１０８に覆われている。第２ドレイン電極１２０ｄと第２ソース電極１２０ｓとに挟まれた部分に絶縁層１０８の開口部を形成し、また、第２ソース電極１２０ｓの上に形成された絶縁層１０８の一部に開口部を形成し、上記２箇所の開口部を覆うように第２ゲート電極１２０ｇを形成している。これにより、第２ゲート電極１２０ｇは、第２ソース電極１２０ｓと電気的に接続される。よって、図１０及び図１１の構成によれば、第２ゲート電極１２０ｇと第２ソース電極１２０ｓとの配線１８１を削減できるため、工程を簡略化し、低コストで、小型・高速動作の低消費電力の窒化物半導体装置を実現することができる。

（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る窒化物半導体装置のパターンレイアウトの例を模式的に示したものである。

図１３は、第２の実施の形態に係る窒化物半導体装置の構成を例示する回路図である。

図１２及び図１３に表したように、本実施の形態に係る窒化物半導体装置１１３は、上記の第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０に加え、第４トランジスタ１４０と、第５トランジスタ１５０と、をさらに備える。第１トランジスタ１１０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０はＥ型トランジスタであり、第２トランジスタ１２０はＤ型トランジスタである。

第２トランジスタ１２０、第３トランジスタ１３０、第４トランジスタ１４０および第５トランジスタ１５０は、各々の第１ゲート１１０ｇの根元に配置されている。

第１トランジスタ１１０は、２本以上のフィンガー状に形成された第１ゲート電極１１０ｇと、第１ソース電極１１０ｓと、第１ドレイン電極１１０ｄと、を有する。

第２トランジスタ１２０は、第２ゲート電極１２０ｇと、第２ソース電極１２０ｓと、第２ドレイン電極１２０ｄと、を有する。第２ゲート電極１２０ｇと第２ソース電極１２０ｓは、第２ゲート電極１２０ｇと第２ソース電極１２０ｓとの配線１８１で電気的に接続される。

第３トランジスタ１３０は、第３ゲート電極１３０ｇと、第３ソース電極１３０ｓと、第３ドレイン電極１３０ｄと、を有する。第３ソース電極１３０ｓは、第１ソース電極１１０ｓと電気的に接続される。第３ドレイン電極１３０ｄは、第２ソース電極１２０ｓ及び第４ゲート電極１４０ｇと電気的に接続される。

第４トランジスタ１４０は、第４ゲート電極１４０ｇと、第４ソース電極１４０ｓと、第４ドレイン電極１４０ｄと、を有する。第４ゲート電極１４０ｇは、第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄと電気的に接続される。第４ソース電極１４０ｓは、第１ゲート電極１１０ｇと電気的に接続される。第４ドレイン電極１４０ｄは、第２ドレイン電極１２０ｄと電気的に接続される。

第５トランジスタ１５０は、第５ゲート電極１５０ｇと、第５ソース電極１５０ｓと、第５ドレイン電極１５０ｄと、を有する。第５ゲート電極１５０ｇは、第３ゲート電極１３０ｇと電気的に接続される。第５ソース電極１５０ｓは、第１ソース電極１１０ｓ及び第３ソース電極１３０ｓと電気的に接続される。第５ドレイン電極１５０ｄは、第１ゲート電極１１０ｇ及び第４ソース電極１４０ｓと電気的に接続される。

なお、図１２において煩雑さをさけるため、適宜図番を省略している。

第１ソース電極１１０ｓと第３ソース電極１３０ｓと第４ソース電極１４０ｓは、同一レイヤで接続されるよう形成することが好ましい。これにより、マスク数を削減し、コストを削減することができる。また、第１トランジスタ１１０〜第５トランジスタ１５０の各々のドレイン電極及び各々のソース電極は同一レイヤで形成されることが好ましい。これにより、マスク数を削減し、コストを削減することができる。

この例では、窒化物半導体装置１１３は、ドレイン電極パッド１６１と、ソース電極パッド１６２と、ゲート電極パッド１６３と、電源電極配線パッド１６４と、第１ソース配線１８０と、をさらに備える。

ドレイン電極パッド１６１は、第１ドレイン電極１１０ｄと電気的に接続される。ソース電極パッド１６２は、第１ソース電極１１０ｓ及び第３ソース電極１３０ｓ及び第５ソース電極１５０ｓと、第１ソース配線１８０で電気的に接続される。ゲート電極パッド１６３は、第３ゲート電極１３０ｇ及び第５ゲート電極１５０ｇと電気的に接続される。電源電極配線パッド１６４は、第２ドレイン電極１２０ｄ及び第４ドレイン電極１４０ｄと電気的に接続される。

本実施の形態では、ＤＣＦＬ回路を構成する第２トランジスタ１２０及び第３トランジスタ１３０と、ＤＣＦＬ回路のバッファアンプ回路を構成する第４トランジスタ及び第５トランジスタとが、スイッチ素子である第１トランジスタ１１０の第１ゲート電極１１０ｇのフィンガー１本ごとに隣接して配置されている。また、第２トランジスタ１２０と第３トランジスタ１３０とにより第１トランジスタ１１０のゲートドライバを形成している。第４トランジスタ１４０と第５トランジスタ１５０とは後述するように同一のＳｉ基板１０１の上に第４ソース電極１４０ｓと第５ドレイン電極１５０ｄとを共通に設けた構成となっている。これにより、第１トランジスタ１１０のデバイスサイズが変わっても、第１トランジスタ１１０のフィンガー状の各々の第１ゲート１１０ｇと、各々の第４ソース電極１４０ｓ及び各々の第５ドレイン電極１５０ｄとの配線距離を常に等しくすることができる。よって、デバイスサイズの増大で発生する、各々の第１ゲート電極での各々のゲート信号の遅延量の差を小さくすることができ、高速なスイッチングを確保できる。

本実施の形態に係るＤ型のトランジスタとＥ型のトランジスタの製造方法は第１の実施の形態と同じであるので省略する。Ｅ型トランジスタである第１トランジスタ１１０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０は、同時に形成される。

図１４（ａ）および図１４（ｂ）は、図１２に示す窒化物半導体装置の一部の構成を例示する模式的断面図である。なお、断面２Ａ、断面２Ｂは、図１４の紙面に対し垂直である。

図１４（ａ）は、図１２の断面２Ａの断面図である。すなわち、同図は、第４トランジスタ１４０及び第５トランジスタ１５０の構成例に加え、第１ゲート電極１１０ｇと第４ソース電極１４０ｓ及び第５ドレイン電極１５０ｄとの電気的な接続状態を示した図である。の構成の例を示している。第１ゲート電極１１０ｇを覆うようにして第４ソース電極１４０ｓ及び第５ドレイン電極１５０ｄを形成することにより、第１ゲート電極１１０ｇと第４ソース電極１４０ｓ及び第５ドレイン電極１５０ｄを電気的に接続し、かつ、第４ソース電極１４０ｓ及び第５ドレイン電極１５０ｄは、第２窒化物半導体層１０４と接している部分でチャネル領域とオーミック接触させる。これにより、第１ゲート電極１１０ｇと第４ソース電極１４０ｓ及び第５ドレイン電極１５０ｄとの配線を別途形成する必要がなくなり、コストを削減できる。

図１４（ｂ）は、図１２の断面２Ｂの断面図である。すなわち、同図は、第４トランジスタ１４０及び第５トランジスタ１５０の構成例を示している。
以下、第２の実施の形態に係る窒化物半導体装置の動作の例について、図１２及び図１３を参照しつつ説明する。電源電極配線パッド１６４に電源電圧を供給している状態おいて、ゲート端子（ゲート電極パッド１６３）にローレベルの信号が入力された時には、各々の第３トランジスタ１３０及び各々の第５トランジスタ１５０がそれぞれオフ状態となる。このとき、各々の第２トランジスタ１２０に高電圧が印加される。第２トランジスタ１２０はＤ型トランジスタであり、第２ゲート電極１２０ｇと第２ソース電極１２０ｓは短絡されているため、各々の第２トランジスタ１２０はオン状態になる。その結果、各々の第４トランジスタ１４０の第４ゲート電極１４０ｇが充電される。これにより、第４トランジスタ１４０がオン状態になる。よって、第４トランジスタ１４０のオン抵抗程度の低インピーダンスで、電源と、第１トランジスタ１１０の第１ゲート１１０ｇと、が接続される。これにより、第１トランジスタ１１０の各々の第１ゲート１１０ｇは充電される。すなわち、第１トランジスタ１１０を高速にオン状態にすることができる。

一方、ハイレベルの信号がゲート端子に入力された時は、各々の第３トランジスタ１３０及び各々の第５トランジスタ１５０はオン状態となる。このとき、第２トランジスタ１２０の第２ゲート１２０ｇと第２ソース電極１２０ｓとの間の電圧は０Ｖとなり、第２トランジスタ１２０はオフ状態となる。その結果、第１トランジスタ１１０の第１ゲート１１０ｇは、オン状態の第５トランジスタ１５０を介して放電される。これにより、第１トランジスタ１１０は高速にオフ状態にできる。

ところで、第１トランジスタ１１０を高速で動作するためには、第１ゲート１１０ｇのゲートチャージ容量を高速で充電すればよい。すなわち、大きな電流を第１ゲート１１０ｇに流せばよい。一方で、バッファアンプ回路のない第１の実施の形態のように、第２トランジスタ１２０と第３トランジスタ１３０で構成されるＤＣＦＬ回路のみで第１トランジスタ１１０を駆動する場合、ハイレベルの信号がゲート端子に入力されたときは、電源から、第２トランジスタ１２０を通じて、第３トランジスタ１３０のソースまで、第１トランジスタ１１０の駆動と関係のない電流が流れ、無駄な消費電力が発生する。よって、第１トランジスタ１１０の駆動を高速にしようと第２トランジスタ１２０及び第３トランジスタ１３０の最大電流量を大きくすると消費電力が大きくなるデメリットがあった。しかしながら、本実施の形態では、第１トランジスタ１１０のゲートチャージ容量を充電する役割を、第４トランジスタ１４０及び第５トランジスタで構成されるバッファアンプ回路が担うため、第４トランジスタ１４０及び第５トランジスタ１５０の最大電流量を大きくしても消費電力はほとんど変わらない。よって、本実施例の構成によれば、低消費電力で高速動作する窒化物半導体装置を実現することができる。なお、上記理由により、低消費電力で高速動作させるため、第２トランジスタ１２０がオン状態で流すことができる電流量より、第４トランジスタ１４０がオン状態で流すことができる電流量が大きいことが好ましい。また、第３トランジスタ１３０がオン状態で流すことができる最大電流量より、第５トランジスタ１５０がオン状態で流すことができる最大電流量が大きいことが好ましい。ただし、電源が、第２トランジスタ１２０を通じて第４トランジスタ１４０のゲートチャージ容量を充電する時間は、電源が、第４トランジスタ１４０を通じて第１トランジスタ１１０のゲートチャージ容量を充電する時間の１／１０以下が好ましい。それでないと、ゲート端子に信号が送られた瞬間からの第１トランジスタ１１０の動作に必要な時間が大きくなり、高速動作が損なわれてしまう。電流量の増減の調整は、ゲート幅を増減させて調整してもよいし、ドレイン・ソース間の距離を増減させて調整してもよい。また、今回の回路構成では、バッファアンプ回路は１段のみであるが、２段以上で構成されていても構わない。

本実施の形態ではＤ型の第２トランジスタ１２０を用いるため、抵抗素子を用いる場合よりも小型で高速な窒化物半導体装置を実現することができる理由は、実施の形態１と同様の理由であるため説明は省略する。

本実施の形態によれば、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

（第２の実施の形態の変形例１）
以下、本発明の第２の実施の形態の変形例１に係る半導体装置について添付の図面を参照して説明する。図１５において、図１２〜図１４で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１２に示す構造とは、第４トランジスタ１４０の第４ゲート電極以外の構造は同じである。図１５では、第４トランジスタ１４０の第４ゲート電極を、第１トランジスタ１１０の活性領域１７１まで延伸した、延伸部１９１を備えていることを特徴とする。

なお、図１５において煩雑さをさけるため、適宜図番を省略している。

本変形例１によれば、第１トランジスタ１１０がオン状態となりドレイン・ソース電極間に電流が流れているとき、第４トランジスタ１４０の第４ゲート電極１４０ｇにはハイレベルの信号電圧が印加されているため、第４ゲート電極１４０ｇの延伸部１９１から正孔が第１トランジスタ１１０の活性領域に注入される。注入された正孔は、同量の電子をチャネル領域内に発生させる。その結果、オン抵抗を低減することができ、低消費電力を実現することができる。また、ドレイン・ソース間の電流量が増大することになるため、第１トランジスタ１１０が同じ電流量を流すために必要なゲート幅は小さくなり、デバイスサイズを小型化することもできる。

よって、第４ゲート電極１４０ｇの延伸部１９１を備えることにより、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

（第３の実施の形態）
図１６は、本発明の第３の実施の形態に係る窒化物半導体装置１１４のパターンレイアウトの例を模式的に示したものである。図１６において、図１２〜図１４で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。なお、図１６において煩雑さをさけるため、適宜図番を省略している。

第３の実施の形態に係る窒化物半導体装置１１４の回路図は、図１３の第２の実施の形態と同じである。

図１６に表したように、本実施の形態に係る窒化物半導体装置１１４は、上記の第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０、第４トランジスタ１４０および第５トランジスタ１５０を備える。図１６では、第１トランジスタ１１０と、第２トランジスタ１２０〜第５トランジスタ１５０との間に、隙間なくゲート配線１８３を有している。さらに、ソース配線１８２と、ドレイン配線１８４と、を備える。これ以外の構成は、窒化物半導体装置１１３と同様とすることができるので説明を省略する。

ゲート配線１８３は、第４ソース電極１４０ｓ及び第５ドレイン電極１５０ｄと、電気的に接続される。ゲート配線１８３は、第１ゲート電極１１０ｇと、電気的に接続される。

ゲート配線１８３は、第１ゲート電極１１０ｇ、第３ゲート電極１３０ｇ、第４ゲート電極１４０ｇおよび第５ゲート電極１５０ｇと同様、ｐ型の第３窒化物半導体層１０５と、Ｐｄなどの金属材料との積層体で構成される。

第１トランジスタ１１０と他のトランジスタとを分離するための不活性化を目的としたＢなどをイオン注入する際、実施の形態１及び２の構成では、第１ゲート電極１１０ｇの上に、活性領域と不活性領域の境界、すなわちイオン注入端が存在した。イオン注入端では、注入されるイオンのばらつきにより、Ｓｉ基板１０１と垂直な方向において、第１窒化物半導体層１０３及び第２窒化物半導体層１０４へはイオン注入されず、ｐ型の第３窒化物半導体層１０５はイオン注入される、といった領域が存在することがある。ｐ型の第３窒化物半導体層１０５が不活性化すると、ｐｎ接合が形成されなくなるため、２ＤＥＧにまで空乏層が伸びずチャネルが形成されてしまう。よって、第１トランジスタ１１０がオフ状態において、この領域のみドレイン・ソース間に大きなリーク電流が流れ、消費電力が増大してしまう。第２トランジスタ１２０〜第５トランジスタ１５０に比べて大電流を扱う第１トランジスタ１１０は、通常、デバイスサイズを大きくするため、リーク電流が発生する領域が生じる可能性が高い。しかしながら、本実施の形態の構成によれば、第１トランジスタ１１０と他のトランジスタとの間に配置されたゲート配線１８３上の一部にイオン注入を施すため、第１ゲート電極１１０ｇにイオン注入端は存在せず、第１トランジスタ１１０のリーク電流を抑制することができる。すなわち、低消費電力を実現することができる。

なお、図１６では、第１トランジスタ１１０の周囲をゲート配線１８３で囲む形としたが、イオン注入端による第１トランジスタ１１０リーク電流を抑制するためには、第１トランジスタ１１０と第２トランジスタ１２０〜第５トランジスタ１５０との間にゲート配線１８３があればよく、囲む必要はない。ゲート配線１８３で第１トランジスタ１１０を囲んだ場合は、第１トランジスタ１１０のゲート抵抗を低減するこができ、より高速動作させることができる。

また、上記リーク電流の抑制は、第４トランジスタ及び第５トランジスタのバッファアンプ回路の有無に依らないため、実施の形態１のように第２トランジスタ１２０及び第３トランジスタ１３０のＤＣＦＬ回路で構成されるゲート駆動回路の場合もゲート配線１８３は有効である。

ゲート配線１８３の作製方法は、第１トランジスタ１１０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０のゲート部と同じにすればよく、同時形成がコスト低減のためには好ましい。

本実施の形態によれば、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

（第３の実施の形態の変形例１）
以下、本発明の第３の実施の形態の変形例１に係る半導体装置について添付の図面を参照して説明する。

図１７において、図１６で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図１６の第３の実施の形態とは、第２トランジスタ１２０〜第５トランジスタ１５０で構成されるゲート駆動回路の数以外の構造は同じである。図１７では、ｎ本のフィンガー状のゲート電極をもつ第１トランジスタ１１０（ｎ≧３）に対して、ｎ―ｍ個のゲート駆動回路（ｎ＞ｍ≧１）をもつことを特徴とする。なお、図１７において煩雑さをさけるため、適宜図番を省略している。

本変形例１によれば、第１トランジスタ１１０のゲート電極間隔に制限されずに、第２トランジスタ１２０〜第５トランジスタ１５０のデバイスサイズを決定でき、たとえば各々のドレイン・ソース間距離を第１トランジスタ１１０のドレイン・ソース間距離より長く設計することができる。ゲート駆動回路では、第１トランジスタ１１０の単位デバイスあたり、第２トランジスタ１２０と第３トランジスタ１３０がそれぞれ１つずつ並列に配置されるため、もしも、リソグラフィ装置などの設備スペックにより第２トランジスタ１２０と第３トランジスタ１３０を並列に配置した大きさが、第１トランジスタ１１０に必要な単位デバイスサイズより大きい場合は、第１トランジスタ１１０の単位デバイスサイズが無駄に大きくなり、第１トランジスタ１１０のオン抵抗が大きくなったり、第１トランジスタ１１０のゲート・ソース間容量やドレイン・ソース間容量が大きくなったりして、消費電力が無駄に大きくなってしまう。本変形例１では、ゲート駆動回路設計への要求が緩和されるため、第１トランジスタ１１０のデバイスサイズが無駄に大きくならず、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

本変形例では、ゲート配線１８３を配置しているが、必ずしも必要ではない。ただし、第１トランジスタ１１０のフィンガー状の第１ゲート電極１１０ｇの１本あたりのゲート駆動回路数が減ってしまうと、第１ゲート電極１１０ｇのゲートチャージ容量の充電時間が長くなってしまうため、ゲート抵抗低減を目的にゲート配線１８３が配置されることが望ましい。

（第４の実施の形態）
図１８は、第４の実施の形態に係る窒化物半導体装置１１５のパターンレイアウトの例を模式的に示したものである。図１８において、図１、図２で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。なお、図１８において煩雑さをさけるため、適宜図番を省略している。

第４の実施の形態に係る窒化物半導体装置１１５の回路図は、第１の実施の形態に示す回路図（図２）と同じである。

図１９（ａ）、（ｂ）は、図１８の窒化物半導体装置のパターンレイアウトにおける断面４Ａ、断面４Ｂで切った断面図である。なお、断面４Ａ、断面４Ｂは、図１８の紙面に垂直である。

図１９（ａ）は、図１８の断面４Ａでの断面図である。すなわち、同図は、第１トランジスタ１１０の構成例を示したものである。図１９（ｂ）は、図１８の断面４Ｂでの断面図である。これらの図は、第２トランジスタ１２０及び第３トランジスタ１３０の構成例に加え、第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄと、第１ゲート電極１１０ｇとが電気的に接続された構成例を示したものである。

図１８、図１９（ａ）、図１９（ｂ）に示すように、本実施の形態に係る窒化物半導体装置１１５は、実施の形態１における上記の第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０に加え、Ｉｎ_sＡｌ_tＧａ_1-s-tＮ（ｔ＞０、ｓ＋ｔ＜１）からなる再成長窒化物半導体層１０６と、ｐ型のＩｎ_xＡｌ_yＧａ_1-x-yＮ（ｔ＞ｙ、ｘ＋ｙ≦１）からなる再成長ｐ型窒化物半導体層１０７と、リセス部１０９と、をさらに備える。リセス部１０９は、第２窒化物半導体層１０４を貫通し、リセス底部１０９ａは、第２窒化物半導体層１０４よりもＳｉ基板１０１に近い側に位置する。再成長窒化物半導体層１０６は、第２窒化物半導体層１０４及びリセス部１０９の上に形成されている。再成長ｐ型窒化物半導体層１０７は、リセス部１０９の一部または全部を覆う形で、再成長窒化物半導体層１０６の上に形成されている。

この実施の形態では、Ｅ型トランジスタのゲートしきい値電圧を、再成長窒化物半導体層１０６の膜厚と組成と、再成長ｐ型窒化物半導体層１０７の膜厚と組成とホール濃度と、で決定している。ドライエッチングのように制御性が悪く、面内均一性などで問題が生じる方法でなく、制御性のよいエピタキシャル成長によりゲートしきい値電圧を決めることができるため、同一基板上にＤ型とＥ型のトランジスタを歩留まりよく製造することができる。

図２０は、本実施の形態に係るＤ型のトランジスタとＥ型のトランジスタの製造方法を示した断面図である。

図２０（ａ）では、導電性のＳｉ基板１０１の（１１１）面上に有機金属気相成長（ＭＯＣＶＤ）法により、厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１０２と、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１窒化物半導体層１０３と、厚さが４０ｎｍのアンドープの窒化アルミニウムガリウム（Ａｌ_0.25Ｇａ_0.75Ｎ）からなる第２窒化物半導体層１０４とを順次に成長する。第１窒化物半導体層１０３と第２窒化物半導体層１０４とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０¹³ｃｍ^-2以上でかつ移動度が１０００ｃｍ²Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。また、図示しないが、各々のトランジスタ間を分離するため、ボロン（Ｂ）などのイオン注入を行い不活性化する。

図２０（ｂ）では、レジストをマスクとして（図示せず）、たとえば塩素ガスやＳＦ₆ガスを用いた誘導結合プラズマ（ＩＣＰ）を用いたドライエッチング等により、リセス部１０９を形成する。このとき、前記のとおり、リセス底部１０９ａが第２窒化物半導体層１０４よりも基板側に位置するようにエッチング処理を施す。第２窒化物半導体層１０４を貫通するようにリセス部１０９を形成すればよいので、エッチング量は数ｎｍの精度が要求されることはなく、たとえば第２窒化物半導体層１０４よりさらに３０ｎｍ程度基板側にエッチングしておけばよい。

図２０（ｃ）では、再度、有機金属気相成長（ＭＯＣＶＤ）法により、厚さが２０ｎｍのＡｌ０．２５Ｇａ０．７５Ｎからなる再成長窒化物半導体ｐ型の第３窒化物半導体層１０５と、厚さが１００ｎｍのＧａＮからなるｐ型の第３窒化物半導体層１０５とを順次に成長する。ｐ型の第３窒化物半導体層１０５は、マグネシウム（Ｍｇ）が約１×１０¹⁹ｃｍ^-3のドーズ量でドープされており、ｐ型の第３窒化物半導体層１０５中のキャリア密度は約１×１０¹⁸ｃｍ^-3である。なお、再成長窒化物半導体層１０６の膜厚と組成は、第２窒化物半導体層１０４の膜厚と組成によらず、再成長ｐ型窒化物半導体層１０７の組成と膜厚とホール濃度との関係にのみ制限され、Ｅ型トランジスタが実現できる範囲であれば自由に設定できる。見方を変えれば、第２窒化物半導体層１０４の膜厚を厚くしたり、たとえばＡｌ組成を大きくしたりしても、ゲートしきい値電圧は変化しないため、ゲート部以外のチャネル領域のシート抵抗を低減することができる。つまり、オン抵抗を低減することができる。また、ドレイン・ソース間の電流量を増大することができる。よって、第１トランジスタ１１０が同じ電流量を流すために必要なゲート幅は小さくなり、デバイスサイズを小型化することができる。

図２０（ｄ）では、レジストをマスクとして（図示せず）、たとえば塩素ガスやＳＦ₆ガスを用いた誘導結合プラズマ（ＩＣＰ）を用いたドライエッチング等により、再成長ｐ型窒化物半導体層１０７を選択的に除去する。このとき、再成長ｐ型窒化物半導体層１０７より再成長窒化物半導体層１０６のＡｌ組成が高いことから、酸素ガスを添加することで酸化アルミニウムを生成し、再成長ｐ型窒化物半導体層１０７のエッチングレートより再成長窒化物半導体層１０６のエッチングレートを小さくすることができる。これにより、容易に再成長ｐ型窒化物半導体層１０７を選択除去できる。酸素の代わりにＳＦ₆ガスなどを用いてフッ素を添加してもフッ化アルミニウムが生成されるため、同様にエッチング選択比をとることができる。その後、レジストマスクを剥離して、厚さ２０ｎｍのパラジウム（Ｐｄ）と厚さ１００ｎｍの金（Ａｕ）とからなる第３ゲート電極１３０ｇを蒸着法などによりリフトオフ形成する（図示しないが、第１ゲート電極１１０ｇも同時に形成する）。

図２０（ｅ）では、チタン（Ｔｉ）とアルミニウム（Ａｌ）からなる第２ドレイン電極１２０ｄ及び第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄ及び第３ソース電極１３０ｓを、再成長窒化物半導体層１０６の上に蒸着法などにより形成する（図示しないが、第１ドレイン電極１１０ｄ及び第１ソース電極１１０ｓも同時に形成する）。ここで、Ｅ型の第３トランジスタ１３０が完成する。第３トランジスタ１３０のゲート部には、再成長ｐ型窒化物半導体層１０７と再成長窒化物半導体層１０６とにＰＮ接合が形成される。これにより、第３ゲート電極１３０ｇに印加する電圧が０Ｖの場合においても、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を行わせることが可能となり、Ｅ型トランジスタが実現する。なお、第１トランジスタ１１０も同様の理由により、Ｅ型のトランジスタとすることができる。

上記例では、ｐ型の第３窒化物半導体層１０５上にＰｄとＡｕの積層体を形成してＥ型トランジスタのゲート電極としたが、ゲート金属材料は、ｐ型の第３窒化物半導体層１０５とオーミック接触するＰｄ、Ｎｉ、Ｔｉなどでもよいし、ｐ型の第３窒化物半導体層１０５とショットキー接触するタングステンシリサイド（ＷＳｉ）、Ａｌなどでもよい。オーミック接触する場合は、たとえば３Ｖ程度の低いゲート電圧でゲート電流が流れ始めるため、正孔の注入が起こりやすく、ドレイン・ソース間の電流を増大させやすいメリットがある。ショットキー接触する場合は、たとえば４Ｖ以上のゲート電圧を与えないとゲート電流が流れ始めないため、ゲート電流による消費電流ロスを低減したい場合に有用である。

図２０（ｆ）では、第２ソース電極１２０ｓと第２ドレイン電極１２０ｄの間に、ニッケル（Ｎｉ）、白金（Ｐｔ）と金（Ａｕ）と、からなる第２ゲート電極１２０ｇを蒸着法などにより形成する。第２ゲート電極１２０ｇは、再成長窒化物半導体層１０６とショットキー接触している。ここで、Ｄ型の第２トランジスタ１２０が完成する。Ｅ型の第３トランジスタ１３０と第２窒化物半導体層は共通であるが、ｐ型の第３窒化物半導体層１０５が除去されているためＰＮ接合が形成されず、Ｄ型トランジスタとなる。

Ｄ型トランジスタのゲート電極の金属材料は、第２窒化物半導体層とショットキー接触する、Ｎｉ、Ｐｄ、Ａｌなどを用いればよい。

以上から、本実施の形態によれば、第１トランジスタ１１０のオン抵抗を低減できるため、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

（第５の実施の形態）
図２１および図２２は、本発明の第５の実施の形態に係る窒化物半導体装置のパターンレイアウトの例を模式的に示したものである。図２１は本実施の形態に係る窒化物半導体装置の配線に関する図であり、図２２は本実施の形態に係る半導体装置の電極パッドの配置に関する図である。図２１、図２２において、図１６で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。

なお、図２１、図２２において煩雑さをさけるため、適宜図番を省略している。

第５の実施の形態に係る窒化物半導体装置１１６の回路図は、第２の実施の形態に示した図（図１３）と同じである。

図２１、図２２に示すように、本実施の形態に係る窒化物半導体装置１１６は、上記の第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０と、ゲート配線１８３と、を備える。第１トランジスタ１１０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０はＥ型トランジスタであり、第２トランジスタ１２０はＤ型トランジスタである。

図２１において第２トランジスタ１２０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０は、点線の領域にて現されている。また、図２２においてドレイン電極パッド１６１は点線にて囲まれた領域で示されており、ソース電極パッド１６２は一点鎖線にて囲まれた領域で示されており、電源電極配線パッド１６４は二点鎖線にて囲まれた領域で示されている。また、
図２１、図２２では、第１トランジスタ１１０と、第２トランジスタ１２０〜第５トランジスタ１５０とが、デバイスの向きが９０°回転した関係にあることを特徴としている。

第１トランジスタ１１０は、２本以上のフィンガー状に形成された第１ゲート電極１１０ｇと、第１ソース電極１１０ｓと、第１ドレイン電極１１０ｄと、を有する。

第２トランジスタ１２０は、第２ゲート電極１２０ｇと、第２ソース電極１２０ｓと、第２ドレイン電極１２０ｄと、を有する。第２ゲート電極１２０ｇと第２ソース電極１２０ｓは、第２ゲート電極１２０ｇと第２ソース電極１２０ｓとの配線１８１で電気的に接続される。

第３トランジスタ１３０は、第３ゲート電極１３０ｇと、第３ソース電極１３０ｓと、第３ドレイン電極１３０ｄと、を有する。第３ソース電極１３０ｓは、第１ソース電極１１０ｓと電気的に接続される。第３ドレイン電極１３０ｄは、第２ソース電極１２０ｓ及び第４ゲート電極１４０ｇと電気的に接続される。第２ソース電極１２０ｓと、第３ドレイン電極１３０ｄは同一レイヤで接続されることが好ましい。これにより、配線を省略でき、コストの観点上好ましい。

第４トランジスタ１４０は、第４ゲート電極１４０ｇと、第４ソース電極１４０ｓと、第４ドレイン電極１４０ｄと、を有する。第４ゲート１４０ｇは、第４ドレイン電極１４０ｄを囲んでおり、第４ソース電極と遠い側で、第２ソース電極１２０ｓ及び第３ドレイン電極１３０ｄと電気的に接続される。第４ドレイン電極１４０ｄを、第４ゲート電極１４０ｇで囲むことにより、第４トランジスタ１４０がオフ状態においてドレイン電流が他の電極に流れることがなくなるため、イオン注入などで素子分離する必要がなくなり、素子分離に必要なパターンサイズによって他のパターンのサイズが影響を受けなくなり、小型化に有効である。第４ソース電極１４０ｓは、第１ゲート電極１１０ｇと電気的に接続される。第４ドレイン電極１４０ｄは、第２ドレイン電極１２０ｄと電気的に接続される。

第５トランジスタ１５０は、第５ゲート電極１５０ｇと、第５ソース電極１５０ｓと、第５ドレイン電極１５０ｄと、を有する。第５ゲート電極１５０ｇは、第５ソース電極１５０ｓを囲んでおり、第３ゲート電極１３０ｇと電気的に接続される。第５ゲート電極１５０ｇと、第３ゲート電極１３０ｇは同一レイヤで接続されることが好ましい。これにより、配線を省略でき、コストの観点上好ましい。第５ソース電極１５０ｓは、第１ソース電極１１０ｓ及び第３ソース電極１３０ｓと電気的に接続される。第５ソース電極１５０ｓと、第３ソース電極１３０ｓは同一レイヤで接続されることが好ましい。これにより、配線を省略でき、コストの観点上好ましい。第５ドレイン電極１５０ｄは、第１ゲート電極１１０ｇ及び第４ソース電極１４０ｓと電気的に接続される。第５ドレイン電極１５０ｄと、第４ソース電極１４０ｓは同一レイヤで接続されることが好ましい。これにより、配線を省略でき、コストの観点上好ましい。

また、第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０の各々のドレイン電極及び各々のソース電極は同一レイヤで形成されることが好ましい。これにより、マスク数を削減し、コストを削減することができる。

また、第２ソース電極１２０ｓと第３ドレイン電極１３０ｄの凸部１８５を、第２ゲート１２０ｇと、第３ゲート１３０ｇとの間に設けることにより、第２ゲート電極１２０ｇと、第３ゲート１３０ｇとの互いから流れる素子間でのゲートリーク電流を低減することができる。さらに、第３トランジスタ１３０がオン状態におけるドレイン電流を増加することができるため、第４トランジスタ１４０のゲートチャージ容量に溜まった電荷を高速で引き抜けるようになり、第４トランジスタ１４０を高速でオフすることができるため、結果、第１トランジスタ１１０を高速でオフすることができるようになる。

また、第４ソース電極１４０ｓと第５ドレイン電極１５０ｄの凸部１８６を、第４ゲート電極１４０ｇと第５ゲート電極１５０ｇとの間に設けることにより、第４ゲート電極１４０ｇと、第５ゲート電極１５０ｇとの互いから流れる素子間でのゲートリーク電流を低減することができる。さらに、第４トランジスタ１４０、第５トランジスタ１５０それぞれのオン状態におけるドレイン電流を増加することができるため、第１トランジスタ１１０を高速で駆動できるようになる。

この例では、窒化物半導体装置１１６は、ドレイン電極パッド用開口１６７と、ドレイン電極パッド１６１と、ソース電極配線用開口１６８と、ソース電極パッド１６２と、電源電極配線用開口１６９と、電源電極配線パッド１６４と、ゲート電極パッド１６３と、をさらに備える。なお、図２２において、ソース電極配線用開口１６８および電源電極配線用開口１６９とは、点線にて表されている。

ドレイン電極パッド１６１は、窒化シリコンなどの絶縁膜の電源電極配線用開口１６９を介して、第１ドレイン電極１１０ｄと電気的に接続される。ソース電極パッド１６２は、窒化シリコンなどの絶縁膜の電源電極配線用開口１６９を介して、第１ソース電極１１０ｓ及び第３ソース電極１３０ｓ及び第５ソース電極１５０ｓと電気的に接続される。電源電極配線パッド１６４は、窒化シリコンなどの絶縁膜の電源電極配線用開口１６９を介して、第２ドレイン電極１２０ｄ及び第４ドレイン電極１４０ｄと電気的に接続される。ゲート電極パッド１６３は、第３ゲート電極１３０ｇ及び第５ゲート電極１５０ｇと電気的に接続される。

図２３（ａ）、図２３（ｂ）はそれぞれ図２１の窒化物半導体装置のパターンレイアウトにおける断面５Ａ、断面５Ｂ、断面５Ｃで切った断面図を示す。なお、断面５Ａ、断面５Ｂ、断面５Ｃは、図２１の紙面に対し垂直である。

図２３（ａ）は、図２１の断面５Ａに係る断面図である。すなわち、同図は、第２トランジスタ１２０及び第４トランジスタ１４０の構成例に加え、第２ゲート電極１２０ｇと、第２ソース電極１２０ｓとの電気的な接続状態と、第２ソース電極１２０ｓと、第４ゲート電極１４０ｇとの電気的な接続状態と、第４ソース電極１４０ｓと、第１ゲート電極１１０ｇとの電気的な接続状態とを示した図である。

図２３（ｂ）は、図２１の断面５Ｂに係る断面図である。すなわち、同図は、第３トランジスタ１３０及び第４トランジスタ１４０の構成例に加え、第３ドレイン電極１３０ｄと、第４ゲート電極１４０ｇとの電気的な接続状態と、第４ソース電極１４０ｓと、第１ゲート電極１１０ｇとの電気的な接続状態とを示した図である。

図２３（ｃ）は、図２１の断面５Ｃに係る断面図である。すなわち、同図は、第５トランジスタ１５０の構成例を示した図である。

本実施の形態に係るＤ型のトランジスタとＥ型のトランジスタの製造方法は第１の実施の形態と同じであるので省略する。Ｅ型トランジスタである第１トランジスタ１１０、第３トランジスタ１３０、第４トランジスタ１４０、第５トランジスタ１５０は、同時に形成される。

本実施の形態では、第２トランジスタ１２０及び第３トランジスタ１３０とからなるＤＣＦＬ回路のバッファアンプ回路を構成する第４トランジスタ１４０及び第５トランジスタ１５０と、スイッチ素子である第１トランジスタ１１０の第１ゲート電極１１０ｇのゲート配線１８３とが平行に隣接して配置されている。これにより、第１トランジスタ１１０のフィンガー状の各々の第１ゲート１１０ｇと、各々の第４ソース電極１４０ｓ及び各々の第５ドレイン電極１５０ｄとの配線内に存在する寄生抵抗及び寄生インダクタンスを小さくすることができる。ゲート配線１８３と、第４ソース電極１４０ｓあるいは第５ドレイン電極１５０ｄとが直角に接続されている場合は、第４ソース電極１４０ｓあるいは第５ドレイン電極１５０ｄの電極長の分だけ寄生抵抗及び寄生インダクタンスが大きくなり、第１トランジスタ１１０の駆動を遅くする。よって、本実施の形態の構成によれば、第１トランジスタ１１０の高速なスイッチングを確保できる。

また、本実施の形態では、ＤＣＦＬ回路を構成する第２トランジスタ１２０及び第３トランジスタ１３０と、ＤＣＦＬ回路のバッファアンプ回路を構成する第４トランジスタ及び第５トランジスタとが、スイッチ素子である第１トランジスタ１１０に対して９０°回転して配置されている。これにより、第１トランジスタ１１０のゲート電極間隔に制限されずに、第２トランジスタ１２０〜第５トランジスタ１５０のデバイスサイズを決定でき、たとえば各々のドレイン・ソース間距離を第１トランジスタ１１０のドレイン・ソース間距離より長く設計することができる。たとえば、前記実施の形態２のゲート駆動回路では、第１トランジスタ１１０の単位デバイスあたり、第２トランジスタ１２０と第３トランジスタ１３０がそれぞれ１つずつ並列に配置されるため、もしも、リソグラフィ装置などの設備スペックにより第２トランジスタ１２０と第３トランジスタ１３０を並列に配置した大きさが、第１トランジスタ１１０に必要な単位デバイスサイズより大きい場合は、第１トランジスタ１１０の単位デバイスサイズが無駄に大きくなり、第１トランジスタ１１０のオン抵抗が大きくなったり、第１トランジスタ１１０のゲート・ソース間容量やドレイン・ソース間容量が大きくなったりして、消費電力が無駄に大きくなってしまう。本実施の形態では、ゲート駆動回路設計への要求が緩和されるため、第１トランジスタ１１０のデバイスサイズが無駄に大きくならず、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

（第５の実施の形態の変形例１）
以下、本発明の第５の実施の形態の変形例１に係る半導体装置について図２４を参照して説明する。図２４において、図２１で示した構造と同じ構成要素には同一の符号を付すことにより、説明を省略する。図２１に示す構造とは、第１トランジスタ１１０〜第５トランジスタ１５０を上下対称に折り返した構成になっていることに加え、各々の電極を電気的に接続するための、ドレイン電極パッド１６１と、ソース電極パッド１６２と、ゲート電極パッド１６３と、電源電極配線パッド１６４と、ドレイン配線用開口１６７Ａと、ドレイン電極パッド用開口１６７Ｂと、ソース配線用開口１６８Ａと、ソース電極パッド用開口１６８Ｂと、電源配線用開口１６９Ａと、電源電極パッド用開口１６９Ｂと、ソース配線１８２と、ドレイン配線１８４と、電源配線１８７と、を備えることを特徴とする。それ以外の構造は同じである。なお、図２４において電源電極パッド用開口１６９Ｂは点線にて示されており、電源電極配線パッド１６４は二点鎖線にて囲まれた領域で示されている。なお、図２４において煩雑さをさけるため、適宜図番を省略している。なお、この半導体装置は、ゲートドライバ１９９が集積化されて配置されている。

ドレイン電極パッド１６１は、酸化シリコンなどの絶縁膜のドレイン電極パッド用開口１６７Ｂを介して、ドレイン配線１８４と電気的に接続される。ソース電極パッド１６２は、酸化シリコンなどの絶縁膜のソース電極パッド用開口１６８Ｂを介して、ソース配線１８２と電気的に接続される。ドレイン電極パッド１６１及びソース電極パッド１６２は、第１トランジスタ１１０の上に配置するため、第１トランジスタ１１０の横に配置する場合よりパッドの占有面積分だけ小型化できる。ゲート電極パッド１６３は、第３ゲート電極１３０ｇ及び第５ゲート電極１５０ｇと電気的に接続される。電源電極配線パッド１６４は、酸化シリコンなどの絶縁膜の電源電極パッド用開口１６９Ｂを介して、電源配線１８７と電気的に接続される。ドレイン配線１８４は、窒化シリコンなどの絶縁膜のドレイン配線用開口１６７Ａを介して、第１ドレイン電極１１０ｄと電気的に接続される。ソース配線１８２は、窒化シリコンなどの絶縁膜のソース配線用開口１６８Ａを介して、第１ソース電極１１０ｓ及び第３ソース電極１３０ｓ及び第５ソース電極１５０ｓと電気的に接続される。ドレイン配線１８４及びソース配線１８２は、第１トランジスタ１１０の上に配置するため、第１トランジスタ１１０の横に配置する場合より配線の占有面積分だけ小型化できる。電源配線１８７は、窒化シリコンなどの絶縁膜の電源配線用開口１６９Ａを介して、第２ドレイン電極１２０ｄ及び第４ドレイン電極１４０ｄと電気的に接続される。

また、ドレイン配線１８４の上にはドレインパッド１９７が形成され、ソース配線１８２の上にはソースパッド１９８が形成されている。

図２４では、図２１、図２２のようにゲート配線１８３の１辺に第２トランジスタ１２０〜第５トランジスタ１５０を配置するのに加え、ゲート配線１８３の別の１辺に第２トランジスタ１２０〜第５トランジスタ１５０を備えることを特徴とする。これにより、第４トランジスタ１４０、第５トランジスタ１５０が流すことができるドレイン電流を増加することができるため、第１トランジスタ１１０を高速動作することができる。なお、電源電極配線パッド１６４は、図２４のように、第２トランジスタ１２０〜第５トランジスタ１５０が占有する面積と同じ程度の面積の幅で配置することが好ましい。これにより、窒化物半導体装置１１６の占有面積を大きくすることなく、各々の第２ドレイン電極１２０ｄ及び各々の第４ドレイン電極１４０ｄ間の配線の寄生抵抗及び寄生インダクタンスを低減することができ、第１トランジスタ１１０を高速動作することができる。

以上から、本実施の形態によれば、小型で高速動作する低消費電力の窒化物半導体装置を実現することができる。

（第６の実施の形態）
本発明の第６の実施の形態に係る窒化物半導体装置について、図２５〜図２８を用いて説明する。なお、図２５〜図２８いて煩雑さをさけるため、適宜図番を省略している。

図２５は、本発明の第６の実施の形態に係る窒化物半導体装置のパターンレイアウトの例を模式的に示したものである。

図２５において、ゲートドライバ１１７は、第１トランジスタ１１０、第２トランジスタ１２０、第３トランジスタ１３０、第４トランジスタ１４０はそれぞれ第１ソース電極１１０ｓ、第１ドレイン電極１１０ｄ、第１ゲート電極１１０ｇ、第２ソース電極１２０ｓ、第２ドレイン電極１２０ｄ、第２ゲート電極１２０ｇ、第３ソース電極１３０ｓ、第３ドレイン電極１３０ｄ、第３ゲート電極１３０ｇ、第４ソース電極１４０ｓ、第４ドレイン電極１４０ｄ、第４ゲート電極１４０ｇが形成されている。また、第２トランジスタ１２０の第２ソース電極１２０ｓと第４トランジスタ１４０の第４ソース電極１４０ｓとは接続されている。第３ソース電極１３０ｓと第４ドレイン電極１４０ｄとはともに配線１９２に接続されている。第１ドレイン電極１１０ｄと第３ドレイン電極１３０ｄとは図示しないが接続されており、第１ドレイン電極１１０ｄには端子１９３より電圧Ｖｄｄが印加される。また、第１ソース電極１１０ｓと第２ドレイン電極１２０ｄとは共通であり、第２ゲート電極１２０ｇと第４ゲート電極１４０ｇとは共通であり、入力信号パッド１９４に接続されている。また、第３トランジスタの第３ソース電極１３０ｓと第４ドレイン電極１４０ｄとが接続されている。配線１９２は電界効果トランジスタ（図示せず）が接続されている。

なお、第１トランジスタ１１０はデプレッション型のトランジスタであり、第２トランジスタ１２０、第３トランジスタ１３０および第４トランジスタ１４０はエンハンスメント型のトランジスタである。

なお、図２５において、ゲートドライバ１１７の左端を１１７Ｌ、右端を１１７Ｒと表す。

本実施の形態において、ゲートドライバ１１７の大きさは配線１９２に沿った方向にて９０μｍであり、配線１９２に垂直な方向にて８０μｍである。

ここで、第３トランジスタ１３０および第４トランジスタ１４０は、いわゆるノコギリ型の配置をなしている。この構成により、配線１９２に沿って第３トランジスタ１３０および第４トランジスタ１４０よりなるバッファ段を最短距離に配置することができる。

また、このノコギリ型の効果として、チップの横幅を大きくせずにドライバの出力電流を大きくすることができる。具体的には、ゲートドライバ１１７の配線１９２に沿った方向の長さを保ったまま、図２１に示すレイアウトの場合よりも大きな電流を流すことができる。

図２６は、本実施の形態における、窒化物半導体よりなる電界効果トランジスタ１１９に対するゲートドライバ１１７の回路図である。第２トランジスタ１２０のゲート端子１２０ｇより入力信号が入力される。また、第１トランジスタ１１０の第１ドレイン電極１１０ｄよりＶｄｄが印加される。

ゲートドライバ１１７が複数用いられてできる半導体装置１１８の概略を表すブロック図を図２７に示す。ゲートドライバ１１７について左端１１７Ｌ、右端１１７Ｒを入れ替えた配置すなわち左右対称となる素子および電極の配置は可能である。図２７において、この左端１１７Ｌ、右端１１７Ｒを入れ替えたゲートドライバ１１７を１１７’と表す。

図２７に示す半導体装置１１８は、ゲートドライバ１１７、１１７’が交互に配置された構成を有している。また、ゲートドライバ１１７、１１７’には電界効果トランジスタ１１９が接続され、電界効果トランジスタ１１９にはＣｕよりなる配線１９５が形成されている。

半導体装置１１８と電極との配置関係を図２８に示す。図２８において吹き出し図は部分拡大図を示す。半導体装置１１８を上下対称に設けることは可能であり、図２８において半導体装置１１８を上下対称にひっくり返した装置を１１８’と表記する。

図２８において、Ｃｕよりなる配線１９５が半導体装置１１８、１１８’に接続されており、配線１９５の上にはパッド電極１９６が設けられている。

なお、上記実施の形態において、半導体装置１１８を構成する各々の素子や配線の寸法や材料等は、上記に限定されない。

以上、本発明における半導体装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各々の種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、高周波かつ出力動作が要求されるパワーデバイス分野において大変有用である。

１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、２Ａ、２Ｂ、４Ａ、４Ｂ、５Ａ、５Ｂ、５Ｃ 断面
１０１ Ｓｉ基板
１０２ バッファ層
１０３ 第１窒化物半導体層
１０４ 第２窒化物半導体層
１０５ 第３窒化物半導体層
１０６ 再成長窒化物半導体層
１０７ 再成長ｐ型窒化物半導体層
１０８ 絶縁層
１０９ リセス部
１０９ａ リセス底部
１１０ 第１トランジスタ
１１０ｄ 第１ドレイン電極
１１０ｇ 第１ゲート電極
１１０ｓ 第１ソース電極
１１２、１１３、１１４、１１５、１１６ 窒化物半導体装置
１２０ 第２トランジスタ
１２０ｄ 第２ドレイン電極
１２０ｇ 第２ゲート電極
１２０ｓ 第２ソース電極
１３０ 第３トランジスタ
１３０ｄ 第３ドレイン電極
１３０ｇ 第３ゲート電極
１３０ｓ 第３ソース電極
１４０ 第４トランジスタ
１４０ｄ 第４ドレイン電極
１４０ｇ 第４ゲート電極
１４０ｓ 第４ソース電極
１５０ 第５トランジスタ
１５０ｄ 第５ドレイン電極
１５０ｇ 第５ゲート電極
１５０ｓ 第５ソース電極
１６１ ドレイン電極パッド
１６２ ソース電極パッド
１６３ ゲート電極パッド
１６４ 電源電極配線パッド
１６５ ゲート電極パッド用開口
１６６ 電源電極パッド用開口
１６７ ドレイン電極パッド用開口
１６７Ｂ ドレイン電極パッド用開口
１６８ ソース電極配線用開口
１６８Ｂ ソース電極パッド用開口
１６９ 電源電極配線用開口
１６９Ｂ 電源電極パッド用開口
１７１、１７２ 活性領域
１８０ 第１ソース配線
１８１、１９２、１９５ 配線
１８２ ソース配線
１８３ ゲート配線
１８４ ドレイン配線
１８５、１８６ 凸部
１８７ 電源配線
１９０、１９１ 延伸部

Claims (8)

1. 同一基板上に配置され、それぞれソース電極、ドレイン電極およびゲート電極を有し、かつそれぞれ窒化物半導体よりなる第１トランジスタ、第２トランジスタおよび第３トランジスタを有し、
   前記第１トランジスタおよび前記第３トランジスタはエンハンスメント型であり、前記第２トランジスタはデプレッション型であり、
   前記第１トランジスタのゲート電極はフィンガー形状であり、
   前記第１トランジスタのゲート電極の端部には前記第２トランジスタおよび前記第３トランジスタが配置され、
   前記第１のトランジスタのゲート電極と前記第２のトランジスタのソース電極およびゲート電極と前記第３のトランジスタのドレイン電極とが電気的に接続されており、
   前記第１のトランジスタのソース電極と前記第３のトランジスタのソース電極とが電気的に接続されていることを特徴とする窒化物半導体装置。
2. 同一基板上に配置され、それぞれソース電極、ドレイン電極およびゲート電極を有し、かつそれぞれ窒化物半導体よりなる第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタを有し、
   前記第１トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタはエンハンスメント型であり、前記第２トランジスタはデプレッション型であり、
   前記第１トランジスタのゲート電極はフィンガー形状であり、
   前記第１トランジスタのゲート電極の端部には前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタが配置され、
   前記第１トランジスタのゲート電極と前記４トランジスタのソース電極およびゲート電極と前記第５トランジスタのドレイン電極とが電気的に接続されており、
   前記第１トランジスタのドレイン電極と前記第２トランジスタのドレイン電極とが電気的に接続されており、
   前記第１トランジスタのソース電極と前記第３のトランジスタのソース電極と前記第５トランジスタのソース電極とが電気的に接続されており、
   前記第２のトランジスタのゲート電極及びソース電極と前記第３のトランジスタのドレイン電極と前記第４のトランジスタのゲート電極とが電気的に接続されており、
   前記第３のトランジスタのゲート電極と前記第５のトランジスタのゲート電極とが電気的に接続されていることを特徴とする窒化物半導体装置。
3. 前記第４トランジスタのゲート電極の一部は、前記第１トランジスタのゲート電極とドレイン電極との間に延伸部として配置され、前記延伸部と前記第４トランジスタのゲート電極とが電気的に接続されていることを特徴とする請求項２に記載の窒化物半導体装置。
4. 前記第３トランジスタのゲート電極の一部は、前記第１トランジスタのゲート電極とドレイン電極の間に延伸部として配置され、前記延伸部と前記第３トランジスタのゲート電極とが電気的に接続されていることを特徴とする請求項１ないし３のいずれか１項に記載の窒化物半導体装置。
5. 前記第１トランジスタのゲート電極は、少なくとも前記第２トランジスタ側のフィンガーの端部においてゲート接続部を有し、前記ゲート接続部は前記第１トランジスタと前記第２のトランジスタとの間に延在していることを特徴とする請求項１ないし４のいずれか１項に記載の窒化物半導体装置。
6. 前記ゲート接続部は第１の方向に伸び、前記第２〜５のトランジスタのソース電極及びドレイン電極は前記第１の方向に沿って伸び、前記第２のトランジスタと前記第３のトランジスタは前記第１の方向に並び、前記第４のトランジスタと前記第５のトランジスタは前記第１の方向に沿って並び、前記第２のトランジスタと前記第４のトランジスタは前記ゲート接続部と直角をなす第２の方向に並び、前記第３のトランジスタと前記第４のトランジスタは前記第２の方向に並んでいることを特徴とする請求項５に記載の窒化物半導体装置。
7. 前記第２のトランジスタのゲート電極は、前記第２のトランジスタのソース電極の上まで延在し、前記第２のトランジスタのソース電極と電気的に接続していることを特徴とする請求項１ないし６のいずれか１項に記載の窒化物半導体装置。
8. 前記第１トランジスタは前記基板上に複数形成され、かつ前記第１トランジスタのゲート電極は、長手方向に平行に配置されていることを特徴とする請求項１ないし７のいずれか１項に記載の窒化物半導体装置。

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